JP2011066052A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【課題】半導体基板の素子分離溝内の絶縁膜をエッチバック処理したときに側壁に残存する絶縁膜を除去して容量カップリングのロスを低減する。
【解決手段】シリコン基板1に、ゲート絶縁膜4、浮遊ゲート電極用の多結晶シリコン膜5、シリコン窒化膜8を積層形成する。所定間隔で複数のトレンチ1aを形成し、トレンチ1a内に素子分離絶縁膜2を埋め込み形成する。トレンチ1a内の素子分離絶縁膜2を所定深さまでエッチバックする。フォトレジストを全面に塗布してトレンチ1a底部が露光されにくい条件で露光し、トレンチ1aの底面部にレジスト10aを残す。レジスト10aをマスクとしてウェットエッチングでシリコン酸化膜をエッチングしてトレンチ1a内の側壁に残存する素子分離絶縁膜を除去する。
【選択図】図3
【解決手段】シリコン基板1に、ゲート絶縁膜4、浮遊ゲート電極用の多結晶シリコン膜5、シリコン窒化膜8を積層形成する。所定間隔で複数のトレンチ1aを形成し、トレンチ1a内に素子分離絶縁膜2を埋め込み形成する。トレンチ1a内の素子分離絶縁膜2を所定深さまでエッチバックする。フォトレジストを全面に塗布してトレンチ1a底部が露光されにくい条件で露光し、トレンチ1aの底面部にレジスト10aを残す。レジスト10aをマスクとしてウェットエッチングでシリコン酸化膜をエッチングしてトレンチ1a内の側壁に残存する素子分離絶縁膜を除去する。
【選択図】図3
Description
本発明は、浮遊ゲート電極を備えた構成においてカップリング比の改善を図ることができる半導体装置の製造方法および半導体装置に関する。
例えば浮遊ゲート電極を備えたフラッシュメモリ装置などの半導体装置は、制御ゲート電極との間に電極間絶縁膜が介在された構成となっており、データの書き込みや消去などの電気的処理においてカップリング比が大きくとれるように構成することが要求される。
そこで、例えば特許文献1に示されるように、浮遊ゲート電極と制御ゲート電極とが対向する電極間絶縁膜の面積を増やす構造を採用している。この場合、隣接するメモリセルトランジスタの間の素子分離領域に埋め込む絶縁膜を、エッチバック処理により浮遊ゲート電極の上面よりも低い位置となるように加工している。
そこで、例えば特許文献1に示されるように、浮遊ゲート電極と制御ゲート電極とが対向する電極間絶縁膜の面積を増やす構造を採用している。この場合、隣接するメモリセルトランジスタの間の素子分離領域に埋め込む絶縁膜を、エッチバック処理により浮遊ゲート電極の上面よりも低い位置となるように加工している。
しかしながら、素子分離絶縁膜をエッチバックする工程では、セル間の素子分離絶縁膜中央位置では必要な深さにエッチングできるが、浮遊ゲートの側面にはエッチングされずに裾を引くように残存する傾向にある。この結果、この残存する絶縁膜が制御ゲート電極との間の容量を低下させることになる。
このため、浮遊ゲート電極側壁の絶縁膜を除去して必要なカップリング容量を得るために、ウェットエッチングもしくは等方性成分の強いドライエッチングでこれを除去するなどの方法を採用しているが、裾を引く形状は完全には改善できず容量カップリングのロスが生じている。また、上記のウェットもしくはドライエッチングを行うことで、素子分離絶縁膜のエッチバック処理で落とし込んだ狙い値に対しさらにエッチングされてしまう為、深さ制御ばらつきが増加する。
本発明の目的は、素子分離絶縁膜のエッチバック工程での裾引きを防止してカップリング比を高めることができるようにした半導体装置の製造方法および半導体装置を提供することにある。
本発明の一態様の半導体装置の製造方法は、半導体基板の表面に溝を形成する工程と、前記溝内に絶縁膜を埋め込む工程と、前記溝内に埋め込み形成された前記絶縁膜を溝内の所定高さまでエッチバック処理をする工程と、前記エッチバック処理時に前記溝内の側壁にエッチングされずに残存した前記絶縁膜を高いエッチングレートで選択エッチングする加工処理をする工程とを備えたところに特徴を有する。
また、本発明の半導体装置は、所定間隔で溝が形成された半導体基板と、前記半導体基板の前記溝で分離された部分の上面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上面に形成された浮遊ゲート電極と、前記半導体基板の前記溝内に埋め込み形成され、上面両端部が前記ゲート絶縁膜の上面よりも高く、上面中央部が前記上面両端部よりも高い位置となる形状に形成された素子分離絶縁膜と、前記浮遊ゲート電極の上面および側面と前記素子分離絶縁膜の上面とを覆うように形成された電極間絶縁膜と、前記電極間絶縁膜を覆うように形成された制御ゲート電極とを備えたところに特徴を有する。
本発明の半導体装置の製造方法および半導体装置によれば、浮遊ゲート型不揮発性メモリのメモリセル浮遊ゲートと制御ゲートとのカップリング容量低減を抑える事で書き込み特性が向上する。
(第1の実施形態)
以下、本発明をNAND型フラッシュメモリ装置に適用した場合の第1の実施形態について図1〜図8を参照して説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
以下、本発明をNAND型フラッシュメモリ装置に適用した場合の第1の実施形態について図1〜図8を参照して説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
先ず、本実施形態のNAND型フラッシュメモリ装置の構成を説明する。
図1は、NAND型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。NAND型フラッシュメモリ装置のメモリセルアレイは、2個の選択ゲートトランジスタTrs1、Trs2と、当該選択ゲートトランジスタTrs1、Trs2間に対して直列接続された複数個(例えば16個または32個)のメモリセルトランジスタTrmとからなるNANDセルユニット(メモリユニット)Suが行列状に形成されることにより構成されている。NANDセルユニットSu内において、複数個のメモリセルトランジスタTrmは隣接するもの同士でソース/ドレイン領域を共用して形成されている。
図1は、NAND型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。NAND型フラッシュメモリ装置のメモリセルアレイは、2個の選択ゲートトランジスタTrs1、Trs2と、当該選択ゲートトランジスタTrs1、Trs2間に対して直列接続された複数個(例えば16個または32個)のメモリセルトランジスタTrmとからなるNANDセルユニット(メモリユニット)Suが行列状に形成されることにより構成されている。NANDセルユニットSu内において、複数個のメモリセルトランジスタTrmは隣接するもの同士でソース/ドレイン領域を共用して形成されている。
図1中X方向(ワード線方向、ゲート幅方向に相当)に配列されたメモリセルトランジスタTrmは、ワード線(制御ゲート線)WLにより共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1は選択ゲート線SGL1で共通接続され、選択ゲートトランジスタTrs2は選択ゲート線SGL2で共通接続されている。
選択ゲートトランジスタTrs1のドレイン領域にはビット線コンタクトCBが接続されている。このビット線コンタクトCBは図1中X方向に直交するY方向(ゲート長方向、ビット線方向に相当)に延びるビット線BLに接続されている。また、選択ゲートトランジスタTrs2はソース領域を介して図1中X方向に延びるソース線SLに接続されている。
図2はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板1に、STI(shallow trench isolation)構造を有する素子分離絶縁膜2が図2中Y方向に沿って形成され、これによって活性領域3が図2中X方向に所定間隔で分離した状態に形成されている。活性領域3と直交する図2中X方向に沿ってメモリセルトランジスタのワード線WLが複数本形成されている。
また、図2中X方向に沿って一対の選択ゲートトランジスタの選択ゲート線SGL1が形成されている。一対の選択ゲート線SGL1間の活性領域3にはビット線コンタクトCBが形成されている。ワード線WLと交差する活性領域3上にはメモリセルトランジスタのゲート電極MGが、選択ゲート線SGL1と交差する活性領域3上には選択ゲートトランジスタのゲート電極SGが形成されている。
図3は、図2中、切断線3−3で示す部分の断面図である。すなわち、活性領域3に沿って(図2中Y方向)切断して示すメモリセルトランジスタのゲート電極MG部分の断面図である。図3に示すように、シリコン基板1上に複数のゲート電極MGが所定間隔を存して配置されている。
シリコン基板1の活性領域3の上面には、ゲート絶縁膜4が形成され、その上面には浮遊ゲート電極としての多結晶シリコン膜5が形成されている。素子分離絶縁膜2は、隣接する活性領域3の間のトレンチ(素子分離溝)1a内を埋めるように形成されている。この素子分離絶縁膜2の上面は、中央部2aが高く、多結晶シリコン膜5と接する両端部2bにおいては中央部2aよりも低い高さに形成されている。
シリコン基板1の活性領域3の上面には、ゲート絶縁膜4が形成され、その上面には浮遊ゲート電極としての多結晶シリコン膜5が形成されている。素子分離絶縁膜2は、隣接する活性領域3の間のトレンチ(素子分離溝)1a内を埋めるように形成されている。この素子分離絶縁膜2の上面は、中央部2aが高く、多結晶シリコン膜5と接する両端部2bにおいては中央部2aよりも低い高さに形成されている。
多結晶シリコン膜5の上面および側面の上部から下部近傍に至る表面および素子分離絶縁膜2の上面2a、2bには、これらの表面に沿うようにONO(oxide-nitride-oxide)膜などからなる電極間絶縁膜6が形成されている。従って、電極間絶縁膜6は、多結晶シリコン膜5の上面および側面の下部近傍に至る部分まで形成されている。
電極間絶縁膜6の上面には、各多結晶シリコン膜5の上部を覆うとともに多結晶シリコン膜5の間の凹部を埋めるように制御ゲート電極用の電極膜である多結晶シリコン膜7が積層形成されている。多結晶シリコン膜7は、上層側に低抵抗となるシリサイド膜が形成されるもので、あらかじめタングステンシリサイド膜やコバルトシリサイド膜、あるいはニッケルシリサイド膜などを積層した構成としても良いし、多結晶シリコン膜7をシリサイド化する加工をすることでシリサイド膜を形成する構成としても良い。
電極間絶縁膜6の上面には、各多結晶シリコン膜5の上部を覆うとともに多結晶シリコン膜5の間の凹部を埋めるように制御ゲート電極用の電極膜である多結晶シリコン膜7が積層形成されている。多結晶シリコン膜7は、上層側に低抵抗となるシリサイド膜が形成されるもので、あらかじめタングステンシリサイド膜やコバルトシリサイド膜、あるいはニッケルシリサイド膜などを積層した構成としても良いし、多結晶シリコン膜7をシリサイド化する加工をすることでシリサイド膜を形成する構成としても良い。
上記の構成を採用することにより、素子分離絶縁膜2の上面は、中央部2aの高さよりも両端部2bが低く形成されているので、電極間絶縁膜6が多結晶シリコン膜5の上面および側面に十分に覆うように形成でき、これによって容量カップリングのロスを低減して書き込み特性を向上させることができる。
次に、上記構成を製造する場合の製造工程について図4〜図8も参照して説明する。
図4(a)にはこの製造工程で加工する対象となる膜の構成を示している。シリコン基板1の上面にシリコン酸化膜からなるゲート絶縁膜4が形成され、この上面に多結晶シリコン膜5、加工用のシリコン窒化膜8が積層形成されている。多結晶シリコン膜5は、アモルファスシリコン膜を形成し、後の熱処理によって多結晶シリコン膜に変化させることもできる。
図4(a)にはこの製造工程で加工する対象となる膜の構成を示している。シリコン基板1の上面にシリコン酸化膜からなるゲート絶縁膜4が形成され、この上面に多結晶シリコン膜5、加工用のシリコン窒化膜8が積層形成されている。多結晶シリコン膜5は、アモルファスシリコン膜を形成し、後の熱処理によって多結晶シリコン膜に変化させることもできる。
次に、図4(b)に示すように、フォトリソグラフィ工程によりレジストをパターニングしてエッチングマスクを形成し、RIE(reactive ion etching)法によりシリコン窒化膜8をエッチング加工してハードマスクを形成する。この後、シリコン窒化膜8によるハードマスクを用いて多結晶シリコン膜5、ゲート絶縁膜4及びシリコン基板1を所定深さまでエッチング加工し、素子分離溝としてのトレンチ1aを形成する。
この場合、トレンチ1aは、通常のフォトリソグラフィ処理で光学的に形成可能なパターン幅で形成することもできるし、あるいは、側壁転写法などの技術を用いて光学的に形成可能なパターン幅よりも狭い幅のラインアンドスペースパターンとして形成することもできる。
続いて、図5(c)に示すように、トレンチ1内に素子分離絶縁膜2を形成するためのシリコン酸化膜9を埋め込み形成する。埋め込みに用いるシリコン酸化膜は、ポリシラザンなどの塗布系の材料を用いて形成しても良いし、CVD法などにより堆積させることで形成することもできる。
続いて、図5(c)に示すように、トレンチ1内に素子分離絶縁膜2を形成するためのシリコン酸化膜9を埋め込み形成する。埋め込みに用いるシリコン酸化膜は、ポリシラザンなどの塗布系の材料を用いて形成しても良いし、CVD法などにより堆積させることで形成することもできる。
この後、図5(d)に示すように、CMP(chemical mechanical polishing)法などによりシリコン窒化膜8をストッパとして研磨することでシリコン酸化膜9の上面を平坦化し、さらに、エッチバック処理によりトレンチ1a内部のシリコン酸化膜9を所定深さまでエッチングして素子分離絶縁膜2を形成する。
このとき、トレンチ1a内に残存する素子分離絶縁膜2は、上面の中央部2aはエッチバックにより所定深さまで下げられた位置に形成されるが、両端部2cにおいては、シリコン酸化膜9が多結晶シリコン膜5に接触する位置に裾引きをおこす状態に残存していて全体としてU字状の断面となるように形成される。
このとき、トレンチ1a内に残存する素子分離絶縁膜2は、上面の中央部2aはエッチバックにより所定深さまで下げられた位置に形成されるが、両端部2cにおいては、シリコン酸化膜9が多結晶シリコン膜5に接触する位置に裾引きをおこす状態に残存していて全体としてU字状の断面となるように形成される。
以下の工程においては、素子分離絶縁膜2の上面の両端部2cにおいて多結晶シリコン膜5の側壁に残存したシリコン酸化膜9を除去する工程を実施する。すなわち、図6(e)に示すように、まず、全面にフォトレジスト10を塗布してトレンチ1a内を埋めて素子分離絶縁膜2の上面に接するように充填する。
続いて、フォトレジスト10を、例えば敢えてデフォーカスする条件で露光してトレンチ1a内の底面部近傍すなわち素子分離絶縁膜2の上面2a近傍部分が感光されにくいようにして露光する。この後、現像工程を経ると、図6(f)に示すように、大部分の露光されたフォトレジスト10が除去されるが、露光されなかったり露光が不足したトレンチ1aの底面部のフォトレジスト10aが所定膜厚で残存し、結果としてリセスした状態に現像される。このとき、残存しているフォトレジスト10aは、端部において素子分離絶縁膜2の裾引きの状態で残存した両端部2cの一部を覆い、且つ多結晶シリコン膜5の側壁に残存する部分は露出する状態となる。
次に、図7(g)に示すように、上記した状態で、残存したフォトレジスト10aをマスクとしてシリコン酸化膜をウェットエッチングすることで、フォトレジスト10aの両端部から露出している素子分離絶縁膜2cを選択的にエッチングする。この場合、フォトレジスト10aの直下の部分は、素子分離絶縁膜2が横方向から若干エッチングされるが、それより中央部ではエッチングされずに残存する。これにより、多結晶シリコン膜5の側壁に裾状に残存していたシリコン酸化膜9が選択的にエッチングされ、素子分離絶縁膜2は、上面中央部2aの高さはそのままの状態に保持されると共に、その上面中央部2aよりも低い高さとなる両端部2bが形成される。
この後、図7(h)に示すように、ウェットエッチング処理のマスクとして利用したフォトレジスト10aをアッシング処理などにより除去する。この状態では、トレンチ1a内の素子分離絶縁膜2は、上面中央部2aの高さに対して、両端部2bが低い高さに形成され、多結晶シリコン膜5の側壁部にはシリコン酸化膜9が残存しない状態に形成されている。
次に、図8に示すように、全面に渡って所定膜厚のONO膜を成膜して電極間絶縁膜6を形成する。これにより、多結晶シリコン膜5の上面および両側面、素子分離絶縁膜2の上面に沿うようにして全体を覆うように電極間絶縁膜6が形成される。
この後、上記構成の全面に渡って制御ゲート電極となる多結晶シリコン膜7を形成することで図3に示した構成を得る。この状態では、制御ゲート電極(CG)となる多結晶シリコン膜7は、電極間絶縁膜6を介した状態で、多結晶シリコン膜5の上面部分を覆うと共に、隣接する多結晶シリコン膜5の間の凹部(トレンチ1a)を埋め込むように形成される。
この後、上記構成の全面に渡って制御ゲート電極となる多結晶シリコン膜7を形成することで図3に示した構成を得る。この状態では、制御ゲート電極(CG)となる多結晶シリコン膜7は、電極間絶縁膜6を介した状態で、多結晶シリコン膜5の上面部分を覆うと共に、隣接する多結晶シリコン膜5の間の凹部(トレンチ1a)を埋め込むように形成される。
これにより、制御ゲート電極となる多結晶シリコン膜7は、浮遊ゲート電極となる多結晶シリコン膜5の上面および側面上部から中央部よりもやや低い位置程度までの部分で電極間絶縁膜6を挟んで対向した状態となる。
このような本実施形態によれば、素子分離絶縁膜2のエッチバック処理で、多結晶シリコン膜5の側壁への裾状の残存部分を除去すべく、素子分離絶縁膜2の上面の両端部2bを上面中央部2aよりも低くなるように選択的に加工する工程を実施したので、制御ゲート電極となる多結晶シリコン膜7と浮遊ゲート電極となる多結晶シリコン膜5とが対向する面積を有効に利用することができ、これによって容量カップリングのロスを低減した良好なカップリング比を得ることができる。
(第2の実施形態)
図9および図10は本発明の第2の実施形態を示すもので、以下、第1の実施形態と異なる部分について説明する。第2の実施形態においては、トレンチ1a内への埋め込みを行ったシリコン酸化膜9のエッチバック処理以降の工程で異なる部分がある。シリコン酸化膜9をエッチバック処理する際に多結晶シリコン膜5の側壁に裾状に残るのを防止するための加工工程である。
図9および図10は本発明の第2の実施形態を示すもので、以下、第1の実施形態と異なる部分について説明する。第2の実施形態においては、トレンチ1a内への埋め込みを行ったシリコン酸化膜9のエッチバック処理以降の工程で異なる部分がある。シリコン酸化膜9をエッチバック処理する際に多結晶シリコン膜5の側壁に裾状に残るのを防止するための加工工程である。
すなわち、第1の実施形態において図5(c)に示す状態まで加工した後、シリコン酸化膜9の平坦化処理を行ってからエッチバック処理をする場合のエッチング深さが図9(a)に示すように、図5(d)に示す深さに比べて浅くなるように形成されている。この場合においても、シリコン酸化膜9は多結晶シリコン膜5の側壁に残存部2eとして裾状に残存しており、これを除去する必要がある。
そこで、この実施形態においては、図9(b)に示すように、イオン注入により全面に窒素(N)イオンを所定エネルギーで所定量注入し、素子分離絶縁膜2の上面に窒素注入領域2dを形成する。このイオン注入では、残存部2eは、縦方向に角度を有する部分であることから窒素イオンの高濃度注入領域が形成されず、平坦な中央部には高い濃度で注入された領域として窒素注入領域2dが形成される。この後、シリコン窒化膜8を除去し、図示の状態を得る。
次に、図10(c)に示すように、多結晶シリコン膜5の側壁に残存するシリコン酸化膜(残存部2e)をウェットエッチング処理して除去する。この場合、ウェットエッチング処理では、窒素濃度が高い窒素注入領域2dではエッチングされにくく(エッチングレートが低い)、窒素濃度が低い残存部2eがエッチングされやすい(エッチングレートが高い)という性質を利用して残存部2eを選択的に除去しようというものである。
この時、エッチングレートが低い窒素注入領域もエッチングされるので、素子分離絶縁膜2の上面高さは全体として低くなる。また、このエッチング処理では、第1の実施形態の場合と異なり、残存部2eが中央部よりも低くなる程の選択性が得られない場合があり、図示のように若干多結晶シリコン膜5の側壁に残存した状態となる。
この後、図10(d)に示すように、電極間絶縁膜6および多結晶シリコン膜7を順次積層形成することで第1の実施形態と同等の構成を得ることができる。
このような第2の実施形態においても、素子分離絶縁膜2のエッチバック処理で、多結晶シリコン膜5の側壁への裾を引いた状態の残存を無くすべく、素子分離絶縁膜2に窒素イオンを注入して、上面中央部2aに高濃度領域を形成し、両端部2fのエッチングレートを高めた状態でエッチングすることで、第1の実施形態に比べて、少ない工程の追加で多結晶シリコン膜5の側壁に残存するシリコン酸化膜を除去することができる。これにより、制御ゲート電極となる多結晶シリコン膜7と浮遊ゲート電極となる多結晶シリコン膜5とが対向する面積を有効に利用することができ、これによって容量カップリングのロスを低減した良好なカップリング比を得ることができる。
このような第2の実施形態においても、素子分離絶縁膜2のエッチバック処理で、多結晶シリコン膜5の側壁への裾を引いた状態の残存を無くすべく、素子分離絶縁膜2に窒素イオンを注入して、上面中央部2aに高濃度領域を形成し、両端部2fのエッチングレートを高めた状態でエッチングすることで、第1の実施形態に比べて、少ない工程の追加で多結晶シリコン膜5の側壁に残存するシリコン酸化膜を除去することができる。これにより、制御ゲート電極となる多結晶シリコン膜7と浮遊ゲート電極となる多結晶シリコン膜5とが対向する面積を有効に利用することができ、これによって容量カップリングのロスを低減した良好なカップリング比を得ることができる。
(他の実施形態)
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
第1の実施形態で、レジスト10以外にトレンチ1a内の素子分離絶縁膜2の上面にマスクとして残存可能な材料を用いることができる。
第2の実施形態で、窒素イオン以外に濃度差によりエッチングレートの差を発生させることができる場合には、用いることができる。
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
第1の実施形態で、レジスト10以外にトレンチ1a内の素子分離絶縁膜2の上面にマスクとして残存可能な材料を用いることができる。
第2の実施形態で、窒素イオン以外に濃度差によりエッチングレートの差を発生させることができる場合には、用いることができる。
電極間絶縁膜は、ONO膜以外に、NONON(nitride-oxide-nitride-oxide-nitride)膜やhigh-k(高誘電率材料)膜などの誘電体膜を用いることができる。
対象とするデバイスは、NAND型フラッシュメモリ装置に限らず、所定ピッチで並ぶラインパターンと部分的に幅寸法と配置間隔が異なるラインパターンを有する構成のものに適用することができる。たとえば、NOR型フラッシュメモリや、SRAMあるいはその他の半導体記憶装置にも適用できる。
対象とするデバイスは、NAND型フラッシュメモリ装置に限らず、所定ピッチで並ぶラインパターンと部分的に幅寸法と配置間隔が異なるラインパターンを有する構成のものに適用することができる。たとえば、NOR型フラッシュメモリや、SRAMあるいはその他の半導体記憶装置にも適用できる。
図面中、1はシリコン基板(半導体基板)、2は素子分離絶縁膜(絶縁膜)、4はゲート絶縁膜、5、7は多結晶シリコン膜、6は電極間絶縁膜、10はレジストである。
Claims (5)
- 半導体基板の表面に素子分離溝を形成する工程と、
前記素子分離溝内に絶縁膜を埋め込む工程と、
前記素子分離溝内に埋め込み形成された前記絶縁膜を前記素子分離溝内の所定高さまでエッチバック処理をする工程と、
前記エッチバック処理時に前記素子分離溝内の側壁にエッチングされずに残存した前記絶縁膜を高いエッチングレートで選択エッチングする加工処理をする工程とを備えたことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記選択エッチング処理は、
前記素子分離溝内を充填するようにレジストを塗布する工程と、
前記塗布したレジストを前記素子分離溝内の底面部が感光しない条件で露光する工程と、
前記レジストを現像して前記素子分離溝内の底面部に前記レジストの一部を残存させる工程と、
前記素子分離溝内の底面部に残存された前記レジストをマスクとして前記素子分離溝内の側壁にエッチングされずに残存する前記絶縁膜を選択的にエッチングする工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記選択エッチング処理は、
前記エッチバック処理の後に前記絶縁膜の上面に窒素イオンを注入する工程と、
前記窒素イオンが注入された領域のうち前記素子分離溝内の前記絶縁膜の両端部の窒素濃度が低い領域を速く、前記絶縁膜の両端部を除いた表層の窒素濃度が高い領域を遅くなるエッチング処理を行って前記素子分離溝内の側壁に残存した前記絶縁膜を除去する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 半導体基板の表面にゲート絶縁膜および多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板を所定深さまでエッチングして所定間隔で複数の素子分離溝を形成する工程と、
前記素子分離溝内に素子分離絶縁膜を埋め込む工程と、
前記素子分離溝内に埋め込み形成された前記素子分離絶縁膜を前記素子分離溝内の所定高さまでエッチバック処理をする工程と、
前記エッチバック処理時に前記素子分離溝内の側壁にエッチングされずに残存した前記素子分離絶縁膜に対して選択エッチング処理をする工程と、
電極間絶縁膜を形成する工程と、
制御ゲート電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。 - 所定間隔で素子分離溝が形成された半導体基板と、
前記半導体基板の前記素子分離溝で分離された部分の上面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に形成された浮遊ゲート電極と、
前記半導体基板の前記素子分離溝内に埋め込み形成され、上面両端部が前記ゲート絶縁膜の上面よりも高く、上面中央部が前記上面両端部よりも高い位置となる形状に形成された素子分離絶縁膜と、
前記浮遊ゲート電極の上面および側面と前記素子分離絶縁膜の上面とを覆うように形成された電極間絶縁膜と、
前記電極間絶縁膜を覆うように形成された制御ゲート電極と
を備えたことを特徴とする半導体装置。
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