JP2007103652A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ＮＯＲ型のメモリセルに形成するワード線の抵抗を低減する。
【解決手段】シリコン基板１は、ＳＴＩ２により活性領域３が分離形成される。活性領域３を直交するようにゲート電極４が所定間隔で形成される。ワード線としてのゲート電極４は、コントロールゲート電極としての多結晶シリコン膜、ＷＳｉ膜が積層され、その上の上面には、シリコン窒化膜１７が形成されるが、これには開口部が形成され、タングステンなどの導体が溝配線５として埋め込まれる。この構成により、微細化が進んでも、ワード線の高抵抗化を抑制できる。
【選択図】図１

Description

本発明は、ＮＯＲ型のメモリセルアレイに形成するワード線の低抵抗化を図れるようにした半導体装置およびその製造方法に関する。

ＮＯＲ型のメモリセル領域を備えるフラッシュメモリなどの半導体装置では、縮小化が推進されることにしたがってセルのワード線の間隔が狭くなってきている。これにより、ワード線の高さと間隔の比であるアスペクト比が大きくなり、ワード線のスペースを埋め込むことが難しくなってきている。
特にワード線間にシリコン基板上コンタクトを多数形成する基板消去型のＮＯＲ型フラッシュメモリの場合には、ワード線間の埋め込み材にボイドが発生すると、隣接配置されるコンタクトの間で、発生したボイドを介したリークパスが形成され隣接コンタクト間に電気的なショートが発生してセル不良が発生することになる。

この対策としてワード線間の埋め込み時のアスペクト比を低減するために、例えばワード線の膜厚を薄くして高さを低くするという方法が考えられる。しかし、この方法では、ワード線を薄膜化することでワード線の通電経路方向の断面積が減少し、これによって抵抗値が増大することになり、メモリセルの読み出し動作速度の低下を引き起こすことが予想され、この方法を採用することができない。
そこで、従来では、このように微細化に伴うコンタクトホールの形成が難しくなることの対応として、例えば特許文献１に示されるものは、高低差のある位置にコンタクトホールを同時に形成する場合に、一方のコンタクトホールを長方形状とすることで確実に形成することができるようにしたものである。
特開平０５−８２４６７号公報

しかしながら、上記した特許文献１に示すような構成では、コンタクトホール部分での接触抵抗の増大を防止することができるが、依然としてワード線そのものの電気的抵抗を低減することはできないので、その解決法が望まれるものである。

本発明は、上記事情を考慮してなされたもので、その目的は、ＮＯＲ型のメモリセルに形成するワード線の抵抗を低減することができるようにした半導体装置およびその製造方法を提供することにある。

本発明の半導体装置は、半導体基板と、この半導体基板上のメモリセル形成領域に形成された複数のＮＯＲ型のメモリセルと、前記ＮＯＲ型のメモリセルの隣接するゲート電極間を電気的に接続するワード線と、このワード線上に配線抵抗を低くするように形成された導電体形成部とを備えたところに特徴を有する。

また、本発明の半導体装置の製造方法は、半導体基板に素子分離領域を形成すると共に複数のメモリセルトランジスタのゲート電極を形成する工程と、前記ゲート電極を覆うように層間絶縁膜を平坦化した状態に形成する工程と、前記複数のメモリセルにまたがって形成されているワード線としてのゲート電極の上部の前記層間絶縁膜および前記複数のメモリセルトランジスタのドレインおよびソースの部分の前記層間絶縁膜を開口する工程と、前記層間絶縁膜を開口した部分に導体を埋め込み形成することで、前記ワード線に導電体形成部を形成すると共に前記メモリセルのドレインにドレインコンタクトおよびソースにソース線を形成する工程とを備えたところに特徴を有する。

上記構成を採用することで、ワード線に導電体形成部を設けて配線抵抗を下げることができるため、メモリセルに対する読み出し動作時の動作速度を速くすることができる。また、導電体形成部の形成工程をドレインコンタクトおよびローカルソース線の導体形成時に同時に行えるので、工数の増加を抑制できる。

（第１の実施形態）
以下、本発明をＮＯＲ型フラッシュメモリに適用した場合の第１の実施形態について図１〜図１５を参照しながら説明する。
図１は、メモリセル領域の平面図であり、図２および図３は、それぞれ図１中のＡ−Ａ線およびＢ−Ｂ線に沿った断面図を示している。図１において、半導体基板としてのシリコン基板１上に所定間隔で素子分離領域であるＳＴＩ２が形成され、シリコン基板１を素子形成用の活性領域３を分離形成している。

活性領域３およびＳＴＩ２と直交するようにゲート電極４が配置形成されている。ゲート電極４は、後述するように、下層側にフローティングゲート電極、上層側にコントロールゲート電極が積層された構成となっている。ゲート電極４はワード線として機能するもので、その上面部には、後述するように、絶縁膜を開口して形成した凹部にＷ（タングステン）からなる導電体形成部としての溝配線５が形成されている。
また、隣接するゲート電極４の間には活性領域３に不純物が導入され、図１中左側の領域はソース領域として、右側の領域はドレイン領域として形成され、メモリセルトランジスタを構成している。各メモリセルトランジスタのソース領域には、これらを電気的に接続するソース線６が形成され、その一端部にコンタクト７が形成されている。また、各メモリセルトランジスタのドレイン領域にはドレインコンタクト８が形成されている。

ソース線６のコンタクト７は、活性領域３と並行するように図中左右方向に配置形成された配線パターン９により電気的に接続され、ドレインコンタクト８は、ビット線１０により電気的に接続されている。また、前述のゲート電極４にも同様に端部にゲートコンタクト１１が形成され、このゲートコンタクト１１に電気的に接続する配線パターン１２が形成されている。

次に、図１中Ａ−Ａ線で示す部分の断面を示す図２において、シリコン基板１の上面に形成されたゲート電極４についてその詳細な構造を説明する。シリコン基板１上にゲート酸化膜１２、フローティングゲート電極を構成する多結晶シリコン膜１３、ＯＮＯ（Oxide-Nitride-Oxide）膜１４、コントロールゲート電極を構成する多結晶シリコン膜１５、ＷＳｉ（タングステンシリサイド）膜１６が順次積層された構成である。ＷＳｉ膜１６の上面には、ＴＥＯＳ系参加膜１７が形成され、これを開口する加工をして溝配線５が埋め込み形成されている。ゲート電極４の側壁にはこれを保護するように後酸化膜としてのシリコン酸化膜１８が形成されている。また、ゲート電極４の側壁にはさらにサイドウォールスペーサ１９が形成され、これを覆うようにシリコン窒化膜２０が形成されている。

隣接するゲート電極４間には層間絶縁膜としてＢＰＳＧ膜２１が埋め込み形成され、この上部にはさらにＴＥＯＳ系酸化膜２２が形成されている。前述の溝配線５、ソース線６およびドレインコンタクト８はＢＰＳＧ膜２２およびＴＥＯＳ系酸化膜２２を開口した状態で形成されている。

この上部には、ＴＥＯＳ系酸化膜２３が積層されており、これには溝配線５、ソース線６およびドレインコンタクト８のそれぞれに電気的に接続するためのヴィア２４が形成されている（図２では、ドレインコンタクト８に対応するヴィア２４が形成された状態を示している）。このヴィア２４に電気的に接続するようにメタル配線層をパターニングして形成した図示のビット線１０が形成されている。

次に、図１中Ｂ−Ｂ線で示す部分の断面を示す図３において、前述したように、シリコン基板１には所定間隔でＳＴＩ２が形成されており、これによりシリコン基板１に活性領域３が分離形成されている。図示の部分では、ゲート電極４が設けられない部分で、層間絶縁膜としてのＢＰＳＧ膜２１およびＴＥＯＳ系酸化膜２２が埋め込み形成されており、その層間絶縁膜にドレインコンタクト８が埋め込み形成されている。この上面にＴＥＯＳ系酸化膜２３が形成され、ドレインコンタクト８の部分にはヴィア２５が埋め込み形成されている。さらに、それぞれのヴィア２４と電気的に接触するようにビット線１０がパターニング形成されている。

上記構成を採用することにより、ワード線つまりゲート電極４には、Ｗ（タングステン）などの導体からなる溝配線５が埋め込み形成されているので、微細化に伴うワード線のパターン縮小でも電気的抵抗の増大を抑制して電気的特性の向上を図ることができるものである。

次に、上記構成の製造工程について図４ないし図１５を参照して説明する。図５は図４に示す平面図のＣ−Ｃ部分で切断した断面を示しており、これらの図の状態まではゲート先作りプロセスを適用して以下のように形成している。まず、シリコン基板１にトンネル酸化膜としてのゲート酸化膜１２を形成した後に、多結晶シリコン膜１３の一部を形成し、この上に図示しないシリコン窒化膜などを形成する。次に、シリコン窒化膜、多結晶シリコン膜１３の一部、ゲート酸化膜１２をエッチングすると共にシリコン基板１を所定深さまでエッチングしトレンチを形成する。

つづいて、トレンチ内部に絶縁膜を埋め込んでＳＴＩ２を形成する。ここでは、例えば絶縁膜を形成した後に、ＣＭＰ（Chemical Mechanical Polishing）処理などで平坦化し、この後シリコン窒化膜をエッチングにより除去するなどしている。続いて、残りの多結晶シリコン膜１３を形成し、ＳＴＩ２の部分でスリットＳを形成するように多結晶シリコン膜１３をパターニングする。ＯＮＯ膜１４を形成した後、コントロールゲート電極となる多結晶シリコン膜１５、ＷＳｉ膜をそれぞれ１００ｎｍ程度の膜厚で形成し、続いてゲート電極加工用のハードマスクとなるシリコン窒化膜１７を例えば２００ｎｍ程度の膜厚で形成する。以上のように加工した状態が図４および図５に示す状態である。

次に、上記の状態から、フォトリソグラフィ処理により、フォトレジストを塗布パターニングしてゲート電極４の形状となるようにパターニングを行い、ドライエッチング法によりハードマスクとしてのＴＥＯＳ系酸化膜１７を加工する。続いて、ＴＥＯＳ系酸化膜１７を用いて、セル領域のＷＳｉ膜１６と多結晶シリコン膜１５を除去し、さらにＯＮＯ１４、多結晶シリコン膜１３をドライエッチングにより除去する。これにより図７に示すようなゲート電極４となる積層ゲート構造が形成される。

続いて、上記した状態で、熱酸化を行ってゲート電極４の側壁に後酸化膜としてのシリコン酸化膜１８を形成する。次に、フォトリソグラフィ処理によりフォトレジストをパターニングして、メモリセルトランジスタと周辺トランジスタの形成に必要な不純物拡散層を形成するためのイオン注入を行う。

次に、図８に示すように、上記の状態から、シリコン窒化膜１９ａを所望の厚さに堆積し、これをエッチバック処理することで図９に示すようなサイドウォールスペーサ１９を形成する。続いて、セルの高濃度拡散層形成に必要なイオン注入を行い、ＬＤＤ（Lightly Doped Drain）構造を形成する。

この後、図１０に示すように、コンタクト開口時にストッパーとなるシリコン窒化膜２０を例えば４０ｎｍの膜厚で堆積し、この上に層間絶縁膜となるＢＰＳＧ膜２１を堆積する。次に、このＢＰＳＧ膜２１をリフロー処理し、続いてＣＭＰ処理により研磨することで平坦化する。この後、ＴＥＯＳ系酸化膜２２を例えば２５０ｎｍの膜厚で堆積する。このとき図７のようになる。

次に、図１１に示すように、フォトリソグラフィ処理により、フォトレジスト２５を塗布してパターニング処理することで、ゲート電極４の上部つまりワード線上に開口部２５ａを形成し、エッチング処理をすることでＴＥＯＳ系酸化膜２２、シリコン窒化膜２０およびＴＥＯＳ系酸化膜１７の部分にコンタクトホール１７ａを開口し、ＷＳｉ膜１６の上面を露出させる。これにより溝配線５用の凹部が形成される。

この後、図１２に示すように、フォトリソグラフィ処理により、フォトレジスト２６を塗布してパターニング処理することで、ソース線６のコンタクトホール６ａおよびドレインコンタクトのコンタクトホール８ａを形成するための開口部２６ａを形成し、続いてエッチング処理することで、まず、シリコン窒化膜２０を露出させる。このとき、シリコン窒化膜２０がエッチングストッパとして機能している。この後、フォトレジスト２６を剥離処理し、これに続けて、シリコン窒化膜２０およびシリコン酸化膜１８、ゲート酸化膜１２をエッチングしてシリコン基板１の活性領域３を露出させ、コンタクトホール６ａ、８ａを形成する。

続いて、コンタクトホール５ａ、６ａ、８ａが開口された状態で、ＴｉおよびＴｉＮを積層形成しバリアメタル２７を形成する。このときＴｉ膜は例えば２０ｎｍの膜厚、ＴｉＮ膜は例えば１０ｎｍの膜厚でスパッタ法により形成する。次に、図１３に示すように、配線材となるＷ膜を堆積し、各コンタクトホール５ａ、６ａ、８ａへの埋め込みを行い、ＣＭＰ処理により研磨してコンタクトホール部分以外のＷ膜とバリアメタル２７を除去して平坦化する。この結果、溝配線５、ソース線６、ドレインコンタクト８が形成される。

次に、図１４および図１５に示すように、ＴＥＯＳ系の酸化膜２３を堆積し、溝配線５をしたワード線に接続するヴィアホールとセルのソース線６に接続するヴィアホール、そして図示のドレインコンタクト８に接続するヴィアホールをパターニングし、ドライエッチングにより開口する。続いて、バリアメタルとなるＴｉＮ膜を堆積しその上に配線材となるＷ膜を堆積し、Ｗ膜とＴｉＮ膜をＣＭＰ処理により研磨し除去すると、ヴィア２４および他のヴィアが形成される。

さらにメタル配線層を堆積してパターニングすることにより、図１および図２に示したような配線パターン９、１０、１２が形成される。なお、この後の工程では、上部の配線層とパッシベーション層が形成され、パッドを開口することで、ＬＳＩの製造プロセスが終了する。

このような本実施形態によれば、ワード線つまりゲート電極４に溝配線５が埋め込み形成するので、微細化に伴うワード線のパターン縮小でも電気的抵抗の増大を抑制して電気的特性の向上を図ることができる。また、このような構成を形成するのに、特殊な工程を必要とせず形成できるので、安定した条件で確実に形成することができる。

なお、上記実施形態においては、図１１および図１２に示したように、ワード線の溝配線５のコンタクトホール形成のフォトリソグラフィ処理と、ソース線およびドレインコンタクトの形成用のフォトリソグラフィ処理を別の工程として実施する場合で説明したが、これに限らず、例えば、フォトレジストの２重露光技術などを用いることで一括してパターニングし開口することも可能である。

（第２の実施形態）
図１６および図１７は本発明の第２の実施形態を示すもので、以下第１の実施形態と異なる部分について説明する。
すなわち、図１６および図１７に示すように、この実施形態では、導電体形成部としてワード線としてのゲート電極４の形状に沿うように矩形状としていた溝配線５に代えて、楕円形状をなす溝配線２８を形成したものである。この場合には、溝配線２８の形状が、溝配線５と異なり、ワード線に沿って長尺状ではなく例えば複数の活性領域３間をまたがる程度の楕円形状としている。そして、このような溝配線２８をワード線に沿って所定間隔で複数個配設するようにした構成である。

上記構成の製造工程は、第１の実施形態とほぼ同じであり、図１０で示したＴＥＯＳ系酸化膜１７を積層形成するところまでは同じである。そして、図１１で示したワード線であるゲート電極４のＴＥＯＳ系酸化膜１７に開口を形成するときの開口形状パターンが図１６に示したように楕円形状となる。そして、この後の工程においても同様の工程を経ることになる。

このような構成によっても、第１の実施形態と同様の効果を得ることができる。また、長尺状の楕円形状をなす溝配線２８のパターンを採用しているので、フォトリソグラフィ処理工程においても、円形をなすパターンに比べてパターニング性が高く加工しやいというメリットがある。

（第３の実施形態）
図１８は本発明の第３の実施形態を示すものであり、第２の実施形態と異なるところは、導電体形成部となる溝配線２８に代えて、溝配線２９を形成するようにしたところである。この実施形態では、溝配線２９の形状を、第２の実施形態で説明した溝配線２８の形状のものをいわば連結した状態のパターンとして形成したものである。

このような形状の溝配線２９を形成するので、第１の実施形態の特徴を第２の実施形態の中庸的な構成となり、同様の作用効果を得ることができるものである。また、この溝配線２９は、第１の実施形態における溝配線５よりもセルトランジスタのドレインコンタクト、ソース線との距離を長くすることで絶縁性を確保でき、しかも、第２の実施形態の溝配線２８の形状よりも配線抵抗を低減させることができる。

（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
第２の実施形態では、長尺な楕円形状の溝配線２８を設ける構成としたが、この形状は適宜変更できる。例えば、楕円形状の縦横比を適宜変更できる。具体的には、ワード線に沿った方向の長さをさらに長くすることができる。
また、第２の実施形態では、長尺な楕円形状の溝配線２８を設ける構成としたが、これに代えて、同等の縦横比を有する長方形状のパターンとすることもできる。

本発明の第１の実施形態を示す模式的な平面図 図１中Ａ−Ａ線で示す部分の模式的な断面図 図１中Ｂ−Ｂ線で示す部分の模式的な断面図 製造工程における図１相当図 製造工程における図３相当図 製造工程における図１相当図 製造工程における図２相当図（その１） 製造工程における図２相当図（その２） 製造工程における図２相当図（その３） 製造工程における図２相当図（その４） 製造工程における図２相当図（その５） 製造工程における図２相当図（その６） 製造工程における図２相当図（その７） 製造工程における図１相当図 製造工程における図２相当図（その８） 本発明の第２の実施形態を示す図１相当図（その１） 図１６相当図 本発明の第３の実施形態を示す図１相当図

符号の説明

図面中、１はシリコン基板（半導体基板）、２はＳＴＩ（素子分離領域）、３は活性領域（素子形成領域）、４はゲート電極（ワード線）、５は溝配線（導電体形成部）、６はソース線、８はドレインコンタクト、１０はビット線、１２はゲート酸化膜である。

Claims (5)

1. 半導体基板と、
   この半導体基板上のメモリセル形成領域に形成された複数のＮＯＲ型のメモリセルと、
   前記ＮＯＲ型のメモリセルのゲート電極間を電気的に接続するワード線と、
   このワード線上に配線抵抗を低くするように形成された導電体形成部とを備えたことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記導電体形成部は、前記ワード線の上部に形成された溝部に埋め込まれるように形成されていることを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記導電体形成部は、前記ワード線上に矩形状に形成されていることを特徴とする半導体装置。
4. 請求項１または２に記載の半導体装置において、
   前記導電体形成部は前記ワード線上に楕円形状をなす複数の導電部からなり、その楕円の中心が前記ワード線と前記メモリセルを形成しているトランジスタのドレインコンタクト間の中間部分に位置し、長径は前記ワード線方向のセルピッチの２倍以内の寸法となるように形成されていることを特徴とする半導体装置。
5. 半導体基板に素子分離領域を形成すると共に複数のメモリセルトランジスタのゲート電極を形成する工程と、
   前記ゲート電極を覆うように層間絶縁膜を平坦化した状態に形成する工程と、
   前記複数のメモリセルにまたがって形成されているワード線としてのゲート電極の上部の前記層間絶縁膜および前記複数のメモリセルトランジスタのドレインおよびソースの部分の前記層間絶縁膜を開口する工程と、
   前記層間絶縁膜を開口した部分に導体を埋め込み形成することで、前記ワード線に導電体形成部を形成すると共に前記メモリセルのドレインにドレインコンタクトおよびソースにソース線を形成する工程と
   を備えたことを特徴とする半導体装置の製造方法。
   
   

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