JP2009130137A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】NANDフラッシュメモリのような不揮発性メモリにおいて、トランジスタ素子の安定動作を確保する。
【解決手段】半導体記憶装置は、半導体基板11、この上に形成されたゲート絶縁膜14a、ゲート絶縁膜14aを介して形成された浮遊ゲート15a、この上に形成されたゲート間絶縁膜16a及びその上に形成されたシリサイド化された制御ゲート17aを有する複数のメモリセルと、メモリセルと同時に形成された半導体基板11、ゲート絶縁膜14b、下側ゲート15b、ゲート間絶縁膜16b及び上側ゲート17bを備え、ゲート間絶縁膜16bに下側ゲート15bと上側ゲート17bとを接続する開口部13を有し、開口部13とゲート絶縁膜14bとの間にシリサイド化された上側ゲート17bからの金属原子の拡散を抑制するシリサイド抑制領域27を有するトランジスタとを備えたことを特徴とする。
【選択図】図2
【解決手段】半導体記憶装置は、半導体基板11、この上に形成されたゲート絶縁膜14a、ゲート絶縁膜14aを介して形成された浮遊ゲート15a、この上に形成されたゲート間絶縁膜16a及びその上に形成されたシリサイド化された制御ゲート17aを有する複数のメモリセルと、メモリセルと同時に形成された半導体基板11、ゲート絶縁膜14b、下側ゲート15b、ゲート間絶縁膜16b及び上側ゲート17bを備え、ゲート間絶縁膜16bに下側ゲート15bと上側ゲート17bとを接続する開口部13を有し、開口部13とゲート絶縁膜14bとの間にシリサイド化された上側ゲート17bからの金属原子の拡散を抑制するシリサイド抑制領域27を有するトランジスタとを備えたことを特徴とする。
【選択図】図2
Description
本発明は、半導体記憶装置及びその製造方法に関し、特に、スタックゲート型不揮発性半導体メモリの構造及びその製造方法に関する。
不揮発性半導体メモリの一つとして、NAND型フラッシュメモリが周知である。このようなNAND型フラッシュメモリは、半導体基板上に、メモリセル及び選択トランジスタが形成されるとともに、メモリとして動作させるために必要な周辺回路が形成されて構成される。メモリセルは、半導体基板上にゲート絶縁膜を介して、例えば導電性ポリシリコンから成る浮遊ゲート、この浮遊ゲート上にゲート間絶縁膜を介して設けられる例えば導電性ポリシリコンから成る制御ゲートを備える。
一方、選択トランジスタ及び周辺回路のトランジスタも、メモリセルの形成に合わせた製造工程を経ることによって、半導体基板上にゲート絶縁膜を介して、例えば導電性ポリシリコンから成る下側ゲートと、その上に絶縁膜を介して設けられた例えば導電性ポリシリコンから成る上側ゲートを備える。
このように、NAND型フラッシュメモリは、複数のゲートが絶縁膜を介して積層されたスタックゲート型の不揮発性半導体メモリを構成する。
ここで、選択トランジスタ及び周辺回路のトランジスタについては、トランジスタとして機能させるために、メモリセルの形成に合わせて、上側ゲートと下側ゲートとを電気的にショートさせる必要がある。この電気的ショートは、上側ゲートと下側ゲートとの間のゲート間絶縁膜の一部に開口部を設けることにより行う。
一方、トランジスタのゲート長が50nm以下になると、ゲートの抵抗が上昇してゲートへの印加電圧不足や信号速度の遅延という問題が生じる。これらの問題を解決するために、例えばゲートの全体をシリサイド化するフルシリサイド構造が提案されている(例えば、特許文献1)。
このようなフルシリサイド構造を上記したスタックゲート型の不揮発性半導体メモリに適用する場合、制御ゲートのフルシリサイド化と同時に、選択トランジスタの上側ゲートについてもフルシリサイド化が行われる。このとき、上側ゲートがフルシリサイド化すると、上側ゲートと下側ゲートとの間の絶縁膜に設けられた開口部を通じて、下側ゲートに金属原子が拡散し、下側ゲート電極の一部もシリサイド化する。
そして、下側ゲート電極のシリサイド化がゲート絶縁膜まで進行すると、ゲート絶縁膜近傍では、シリサイドがゲート絶縁膜に接触する部分と導電性ポリシリコンがゲート絶縁膜に接する部分とが混在する構造となる。
その場合、選択トランジスタの閾値などのトランジスタの動作特性が変化してしまい、安定したトランジスタ動作を保持することができなくなる。
特開2005−228868号公報
本発明は、半導体記憶装置において、フルシリサイド化したトランジスタの上側ゲートから下側ゲートに拡散する金属原子がゲート絶縁膜に達するのを防止することにより、半導体記憶装置の安定動作を確保することを目的とする。
本発明の一つの態様において、半導体記憶装置は、半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、前記半導体基板上に前記ゲート絶縁膜を介して形成された下側ゲートと、この下側ゲート上に形成されたゲート間絶縁膜と、前記下側ゲート上に前記ゲート間絶縁膜を介して形成され、シリサイド化された上側ゲートとを有するスタックゲート構造の複数のトランジスタを備えて構成され、一部の前記トランジスタは、前記ゲート間絶縁膜に前記下側ゲートと前記上側ゲートとを接続する開口部を有し、前記開口部と前記ゲート絶縁膜との間に前記シリサイド化された上側ゲートからの金属原子の拡散を抑制するシリサイド抑制領域を有することを特徴とする。
本発明の他の態様において、半導体記憶装置は、半導体基板、この半導体基板上に形成されたゲート絶縁膜、前記半導体基板上に前記ゲート絶縁膜を介して形成された浮遊ゲートとなる下側ゲート、この下側ゲート上に形成されたゲート間絶縁膜及び前記下側ゲート上に前記ゲート間絶縁膜を介して形成されたシリサイド化された制御ゲートとなる上側ゲートを有する複数のメモリセルと、前記メモリセルと同時に形成された前記半導体基板、ゲート絶縁膜、下側ゲート、ゲート間絶縁膜及び上側ゲートを備え、前記ゲート間絶縁膜に前記下側ゲートと前記上側ゲートとを接続する開口部を有し、前記開口部と前記ゲート絶縁膜との間に前記シリサイド化された上側ゲートからの金属原子の拡散を抑制するシリサイド抑制領域を有するトランジスタとを備えたことを特徴とする。
本発明のさらに他の態様において、半導体記憶装置を製造する方法は、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上に第1導電性膜を形成する工程と、第1導電性膜の上にゲート間絶縁膜を形成する工程と、エッチングにより、ゲート間絶縁膜のトランジスタを形成するべき領域の一部に選択的に開口部を形成すると共に、第1導電性膜を途中までエッチングして第1導電性膜の中に溝を形成する工程と、溝の底部にのみシリサイド抑制領域を形成する工程と、ゲート間絶縁膜の上に第2導電性膜を形成する工程と、第2導電性膜、ゲート間絶縁膜及び第1導電性膜をエッチングにより選択的に除去してメモリセル及びトランジスタのゲートを形成する工程と、第2導電性膜にシリサイド金属を堆積させて第2の導電性膜をシリサイド化する工程とを有することを特徴とする。
本発明によれば、半導体記憶装置において、フルシリサイド化したトランジスタの上側ゲートから下側ゲートに拡散する金属原子がゲート絶縁膜に達するのが防止され、半導体記憶装置の安定動作を確保することができる。
以下、図面を参照しながら、本発明の実施の形態に係る半導体記憶装置について詳細に説明する。
図1は、本発明の実施の形態に係るNANDフラッシュメモリのセルアレイ領域の平面図である。
セルアレイ領域には、図中Y方向に延びる複数のビット線BL(BL1、BL2、BL3、・・・)が形成されている。これらビット線BLよりも下側の層には、ビット線BLと直交するようにX方向に延びる選択ゲートSGLと、複数のワード線WL(WL1、WL2、・・・)とが形成されている。
ワード線WLとビット線BLとの交差部の下側にはそれぞれメモリセルMCが形成され、且つ、ビット線BL方向に沿って複数のメモリセルMC(MC1、MC2、・・・)が直列接続され、選択ゲートSGLとビット線BLとの交差部の下側には選択トランジスタSTが形成され、直列接続されたメモリセルMCの一端に接続されている。これらメモリセルMC及び選択トランジスタSTは、ビット線BL方向に沿って延在するSTI(Shallow Trench Isolation)により、ワード線WL方向については互いに分離されている。
図2は、本発明の実施形態に係るNANDフラッシュメモリのビット線BLに沿ったB−B’ 線断面図の一部を省略して示したものである。本実施の形態に係るNANDフラッシュメモリは、メモリセル(MC)及び該メモリセルを選択または制御する選択トランジスタ(ST)を備える。尚、図2は、説明の都合上、ゲート上の層間絶縁膜等を省略して示している。
まず、メモリセル(MC)の構成について説明する。メモリセルは、P型シリコン基板11と、シリコン基板11の上に例えばシリコン酸化膜から成るゲート絶縁膜14aを介して形成された例えばリン(P)などの不純物がドープされた導電性ポリシリコンから成る浮遊ゲート(FG)15aを備える。
浮遊ゲート15aの上部には例えば厚さが約10nmのONO膜(SiO2/SiN/SiO2)から成る高誘電率のゲート間絶縁膜16aが堆積されている。ゲート間絶縁膜16aの上部には、例えば導電性ポリシリコンが堆積され後にシリサイド化される制御ゲート(CG)17aが形成されている。制御ゲート17aは以下で詳細に説明するように、全体がシリサイド化したフルシリサイド構造を有する。制御ゲート17aは、例えばニッケルシリサイド(NiSi)、タングステンシリサイド(WSi)、タンタルシリサイド(TaSi)、コバルトシリサイド(CoSi)などから成り、ワード線方向に延在形成されてワード線方向に隣接する複数のメモリセル間で共有される。こうして、浮遊ゲート15aの上部にゲート間絶縁膜16aを介して制御ゲート17aが積層されたスタック構造のゲート電極18aが構成される。
ゲート電極18aの側面には、例えばシリコン窒化膜から成るサイドウォール19aが形成されている。
P型シリコン基板11の表層部には、ゲート電極18aを挟むようにして、自己整合的に、ソース又はドレインを構成する、例えばリン(P)等の不純物がドープされたN型不純物拡散領域12a、12a’が形成されている。ここで、P型シリコン基板11はP型ウエルであってもよい。
次に、選択トランジスタ(ST)の構成について説明する。選択トランジスタ(ST)は、P型シリコン基板11と、該P型シリコン基板11の上に例えばシリコン酸化膜から成るゲート絶縁膜14bを介して形成された例えばリン(P)などの不純物がドープされた導電性ポリシリコンから成る下側ゲート15bを備える。
下側ゲート15bの上部には例えば厚さが約10nmのONO膜(SiO2/SiN/SiO2)から成る高誘電率のゲート間絶縁膜16bが堆積されている。ゲート間絶縁膜16bには、下側ゲート15bの上面のビット線(BL)方向略中央部に開口部13が設けられている。ゲート間絶縁膜16bの上部には、例えば導電性ポリシリコンが堆積され後にシリサイド化される上側ゲート17bが形成されている。上側ゲート17bは、全体がシリサイド化したフルシリサイド構造を有する。上側ゲート17bは、例えばニッケルシリサイド(NiSi)、タングステンシリサイド(WSi)、タンタルシリサイド(TaSi)、コバルトシリサイド(CoSi)などから成り、ワード線方向に延在形成されてワード線方向に隣接する複数の選択トランジスタ間で共有される。こうして、下側ゲート15bの上部にゲート間絶縁膜16bを介して上側ゲート17bが積層されたスタック構造のゲート電極18bが構成される。
上側ゲート17bは、上記した開口部13を通じて下側ゲート15bと電気的に接続する。該開口部13の直下には溝26が形成されており、該溝26の内部に導電性ポリシリコンが埋め込まれてシリサイド化されている。該溝26の底部には上側ゲート17bから下側ゲート15bへの金属原子の拡散を抑制するためのシリサイド抑制領域27が形成されている。該シリサイド抑制領域27は、例えば、シリコン酸化物(SiO2)、シリコン窒化物(SiN)、及びシリコン炭化物(炭素を多量に含んだCリッチ膜)の少なくともひとつから成る膜または層により構成される。シリサイド抑制領域27は、開口部13の直下にあって、下側ゲート15bの表面から深さ方向に、下側ゲート15bの膜厚の1/4から3/4の深さ、好ましくは1/3から2/3の深さ、より好ましくは約1/2の深さ位置に形成されている。
ここで、シリサイド抑制領域27についてさらに詳細に説明する。図3は、図2の選択トランジスタ(ST)を拡大して示したものである。上側ゲート17bは、下から順に積層された第1の上側ゲート17b1及び第2の上側ゲート17b2より構成されている。第1の上側ゲート17b1及び第2の上側ゲート17b2は同時にシリサイド化されて上側ゲート17bを構成する。フルシリサイド化した上側ゲート17bからの金属原子は、ゲート間絶縁膜16bの開口部13を通じて、下側ゲート15bに形成された溝26の内部に拡散し、溝26に埋め込まれた導電性ポリシリコンをシリサイド化する。その後も金属原子の拡散が進行した場合、下側ゲート15bの内部がシリサイド化される。
ここで、上側ゲート17bから開口部13を介して深さ方向に拡散する金属原子は、溝26の底部に設けられたシリサイド抑制領域27により、それ以上深さ方向に向かって拡散することができない。これにより、金属原子の深さ方向への拡散が抑制される。一方、溝26の側面からは、金属原子が横または斜め下方向に拡散し、深さ方向へ拡散する金属原子は少ない。
したがって、上記構成により、金属原子がゲート絶縁膜14bまで達することが防止される。
また、溝26の側面における下側ゲート17bがシリサイド化することによって、上側ゲート17bと下側ゲート15bとは、十分な接触面積でもって電気的な接続を確保することができる。
ゲート電極18bの側面には、例えばシリコン窒化膜から成るサイドウォール19bが形成されている。
P型シリコン基板11の表層部には、ゲート電極18bを挟むようにして、自己整合的に、ソース及びドレインをそれぞれ形成する、例えばリン(P)等の不純物がドープされたN型不純物拡散領域12b、12b’が形成されている。ここで、P型シリコン基板11はP型ウエルであってもよい。ゲート絶縁膜14bの直下のN型不純物拡散領域12b、12b’の間にはチャネル領域が形成される。
本実施の形態に係るNANDフラッシュメモリによれば、制御ゲート17a及び上側ゲート17bをフルシリサイド化した後、開口部13を通じて更に下側ゲート15bのシリサイド化が過度に進行し、金属原子がゲート絶縁膜14bまで拡散することが防止される。また、上側ゲート17bと下側ゲート15bとを電気的にショートさせるのに十分な接触面積を確保することができ、十分に接触抵抗を下げることができる。結果として、信頼性の高いNANDフラッシュメモリを提供することができる。
尚、以上の実施の形態では、選択トランジスタSTの構成について説明したが、周辺回路のトランジスタTrも同様の構成とすることができる。
[製造方法の第1の実施形態]
次に、上記したNANDフラッシュメモリの製造方法の第1の実施の形態について図面を参照しながら詳細に説明する。図4から図15は、本実施の形態に係るNANDフラッシュメモリの製造工程を説明したものである。尚、(A)は図1に示したセルアレイ領域のA−A’ 線断面図の一部であり、(B)は図1に示したセルアレイ領域のB−B’ 線断面図の一部を概略的に示すものである。
次に、上記したNANDフラッシュメモリの製造方法の第1の実施の形態について図面を参照しながら詳細に説明する。図4から図15は、本実施の形態に係るNANDフラッシュメモリの製造工程を説明したものである。尚、(A)は図1に示したセルアレイ領域のA−A’ 線断面図の一部であり、(B)は図1に示したセルアレイ領域のB−B’ 線断面図の一部を概略的に示すものである。
まず、工程1として、図4に示すように、シリコン基板などの半導体基板11の表面に例えば熱酸化処理を施し、例えばシリコン酸化膜から成るゲート絶縁膜14を例えば10nmの膜厚で形成する。次いでCVD法等により例えばリン(P)を所定の濃度でドープした導電性の第1ポリシリコン膜15を例えば100nmの厚さで堆積する。
次いで、CVD法等によりシリコン窒化膜21を例えば50nmの膜厚で堆積する。次いで、表面全体にレジストを塗布し、フォトリソグラフィー技術によりマスク22を形成する。次いで、該マスク22を使って、RIE等の異方性エッチングを行い、トレンチ23を形成する。トレンチ23は以下で説明するように、STI構造の素子分離絶縁層を形成するためのものである。
次に、工程2として、図5に示すように、マスク22を除去した後、プラズマCVD法等により、例えばTEOS膜のようなシリコン酸化膜40を堆積し、トレンチ23の内部に埋め込む。次いで、シリコン窒化膜21をストッパー膜としてCMP法により表面全体を平坦化処理する。
次に、工程3として、図6に示すように、シリコン窒化膜21をマスクとしてウエットエッチングまたはドライエッチングによりシリコン酸化膜40を後退させ、STI構造の素子分離絶縁層41を形成する。ここでウエットエッチングのウエットエッチャントとしてDHF(希フッ酸)を使用してもよい。またドライエッチングはRIEであってもよい。
次に、工程4として、図7に示すように、RIE等のドライエッチングによりシリコン窒化膜21を除去する。次いで、例えばONO(SiO2−SiN−SiO2)膜のようなゲート間絶縁膜16、例えば厚さ50nmのポリシリコン膜24、及び例えば厚さ150nmのTEOS膜のようなシリコン酸化膜25を順にCVD法等により堆積させる。尚、ここでのポリシリコン膜24は後に、上記した図3の拡大図における第1の上側ゲート17b1となるものである。
次に、工程5として、図8に示すように、シリコン酸化膜25の上にレジストを塗布し、フォトリソグラフィー技術により、上記した溝26を形成すべき領域に開口を有するマスク28を形成する。
次に、工程6として、図9に示すように、該マスク28を使って、RIE等のドライエッチングによりシリコン酸化膜25を選択的に除去する。次いで、シリコン酸化膜25をハードマスクとして、第1のポリシリコン膜15の途中までRIE等の異方性エッチングによりエッチングを行い、溝26を選択的に形成する(周辺回路のトランジスタも同様)。このとき、溝26の底面がゲート絶縁膜14にまで達しない程度にエッチングを制御する。
次に、工程7として、図10に示すように、RIE装置等により、例えば、N2、O2、CO、CH4などのガスを用いたプラズマ処理を行い、溝26の底部のみにプラズマ化されたガスの構成元素を打ち込むことで、溝26の底部に選択的にN、C、Oなどを含む、例えばシリコン酸化物、シリコン窒化物及びシリコン炭化物(炭素原子を多く含む珪化物)の少なくともひとつから成る膜または層から構成されるシリサイド抑制領域27を形成する。
次に、工程8として、図11に示すように、マスク28及びシリコン酸化膜25を例えばDHFによるウエットエッチングにより除去する。
次に、工程9として、図12に示すように、第2のポリシリコン膜17をCVD法等により例えば100nmの厚さで堆積する。尚、ここでの第2のポリシリコン膜17は、後に上記した図3の拡大図における第2の上側ゲート17b2となるものである。次いで、表面全体にフォトレジストを塗布しパターニングして、ゲート電極18a及びゲート電極18bを形成するべき領域を被覆するマスク42を形成する。
次に、工程10として、図13に示すように、マスク42を使ってRIE等の異方性エッチングを行い、ゲート電極18a及びゲート電極18bを選択的に形成する。次いで、マスク42を除去する。
次に、工程11として、図14に示すように、シリコン窒化膜を堆積し、その後エッチバックしてゲート電極18a及びゲート電極18bのそれぞれの側面にサイドウォール19a及び19bを形成する。次いで、半導体基板11の表層部に、サイドウォール19a及び19bをマスクとして、例えばリン(P)を例えば1×1018cm−3の濃度でイオン注入し、N型不純物拡散領域12a、12b、12a’、12b’を自己整合的に形成する。
次に、工程12として、図15に示すように、例えばプラズマCVD法によりTEOS膜のような層間絶縁膜を表面全体に堆積し、ゲート電極18a、ゲート電極18bの間に埋め込む。次いで、表面をCMP等により平坦化処理して、ゲート分離層20a、20bを形成する。この際、サイドウォール19a、19bがストッパー膜として機能する。ゲート分離層20aはメモリセルのゲート電極18a同士を電気的に分離し、ゲート分離層20bはメモリセルのゲート電極18aと選択トランジスタのゲート電極18bとを電気的に分離する。
最後に、工程13として、表面全体に例えばニッケル(Ni)のような金属原子をスパッタ法により堆積させる。次いで、アニール処理を行い、Niと制御ゲート17a、上側ゲート17bのポリシリコンとを反応させることにより、ニッケルシリサイドを形成させ、制御ゲート17aと上側ゲート17bをフルシリサイド化する。フルシリサイド化の方法はこれに限定されない。
本実施の形態に係る製造方法によれば、トランジスタの上側ゲート17bと下側ゲート15bを接続する溝26の底部にシリサイド抑制領域27が形成されるため、フルシリサイド化された上側ゲート17bから下側ゲート15bへの金属原子の拡散は抑制され、拡散した金属原子がゲート絶縁膜14bまで到達するのが防止される。結果として、トランジスタ素子の安定動作が確保される。
[製造方法の第2の実施の形態]
次に、NANDフラッシュメモリの製造方法の第2の実施の形態について図面を参照しながら詳細に説明する。図16から図18は、第2の実施の形態に係るNANDフラッシュメモリの製造工程を説明したものである。第2の実施の形態は、上記した第1の実施の形態と、シリサイド抑制領域を形成する工程7のみ異なる。それ以外の工程については、上記した第1の実施の形態と同様なので説明を省略する。
次に、NANDフラッシュメモリの製造方法の第2の実施の形態について図面を参照しながら詳細に説明する。図16から図18は、第2の実施の形態に係るNANDフラッシュメモリの製造工程を説明したものである。第2の実施の形態は、上記した第1の実施の形態と、シリサイド抑制領域を形成する工程7のみ異なる。それ以外の工程については、上記した第1の実施の形態と同様なので説明を省略する。
先の実施形態では、溝26の側面を露出したまま、RIE等により、溝26の底部にのみ、N、C、O等を含むシリサイド抑制領域27を形成したが、本実施形態では、シリサイド抑制領域27を形成するのに先立って、溝26の側面にサイドウォールを形成して溝26の側面の組成変化を防止する。
図9に関連して説明した工程6において溝26を形成した後、図16に示すように、マスク28を除去する。
続いて、図17に示すように、例えばTEOSのようなシリコン酸化膜をCVD法等により例えば20nm堆積する。次いで、エッチバックし、溝26の内側側面にサイドウォール43を形成する。
次に、図18に示すように、溝26の底部のみを酸化または窒化処理することにより、シリコン酸化物またはシリコン窒化物の膜または層から成るシリサイド抑制領域27を形成する。ここで、RIE装置により例えばCO、CH4ガスを用いて溝26の底部にのみ炭素原子(C)を打ち込み、炭素濃度の高いCリッチ層を形成してシリサイド抑制領域27としてもよい。
続いて、図11に示すように、ウエットエッチング処理を行い、シリコン酸化膜25とともに溝26内側のサイドウォール43を除去する。
本実施の形態に係る製造方法によれば、トランジスタの上側ゲート17bと下側ゲート15bを接続する溝26の底部にシリサイド抑制領域27が形成されるため、フルシリサイド化された上側ゲート17bから下側ゲート15bへの金属原子の拡散は抑制され、拡散した金属原子がゲート絶縁膜14bまで到達するのが防止される。結果として、トランジスタ素子の安定動作が確保される。
[その他]
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記した実施の形態ではNANDフラッシュメモリについて説明したが、NORフラッシュメモリ等他のスタックゲート型不揮発性メモリについても同様に適用可能である。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記した実施の形態ではNANDフラッシュメモリについて説明したが、NORフラッシュメモリ等他のスタックゲート型不揮発性メモリについても同様に適用可能である。
11・・・半導体基板、 12a・・・ソース領域、 12a’・・・ドレイン領域、 13・・・開口部、 14a・・・ゲート絶縁膜、 14b・・・ゲート絶縁膜、 15a・・・浮遊ゲート、 15b・・・下側ゲート、 16a・・・ゲート間絶縁膜、 16b・・・ゲート間絶縁膜、 17a・・・制御ゲート、 17b・・・上側ゲート、 18a・・・ゲート電極、 18b・・・ゲート電極、 19a・・・サイドウォール、 19b・・・サイドウォール、 26・・・溝、 27・・・シリサイド抑制領域。
Claims (5)
- 半導体基板と、
この半導体基板上に形成されたゲート絶縁膜と、
前記半導体基板上に前記ゲート絶縁膜を介して形成された下側ゲートと、
この下側ゲート上に形成されたゲート間絶縁膜と、
前記下側ゲート上に前記ゲート間絶縁膜を介して形成され、シリサイド化された上側ゲートと、
を有するスタックゲート構造の複数のトランジスタを備えて構成され、
一部の前記トランジスタは、前記ゲート間絶縁膜に前記下側ゲートと前記上側ゲートとを接続する開口部を有し、前記開口部と前記ゲート絶縁膜との間に前記シリサイド化された上側ゲートからの金属原子の拡散を抑制するシリサイド抑制領域を有する
ことを特徴とする半導体記憶装置。 - 半導体基板、この半導体基板上に形成されたゲート絶縁膜、前記半導体基板上に前記ゲート絶縁膜を介して形成された浮遊ゲートとなる下側ゲート、この下側ゲート上に形成されたゲート間絶縁膜及び前記下側ゲート上に前記ゲート間絶縁膜を介して形成されたシリサイド化された制御ゲートとなる上側ゲートを有する複数のメモリセルと、
前記メモリセルと同時に形成された前記半導体基板、ゲート絶縁膜、下側ゲート、ゲート間絶縁膜及び上側ゲートを備え、前記ゲート間絶縁膜に前記下側ゲートと前記上側ゲートとを接続する開口部を有し、前記開口部と前記ゲート絶縁膜との間に前記シリサイド化された上側ゲートからの金属原子の拡散を抑制するシリサイド抑制領域を有するトランジスタと
を備えたことを特徴とする半導体記憶装置。 - 前記シリサイド化された上側ゲート中の金属原子が、前記開口部を通じて前記ゲート絶縁膜までは拡散していないことを特徴とする請求項1又は2記載の半導体記憶装置。
- 半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に第1導電性膜を形成する工程と、
前記第1導電性膜の上にゲート間絶縁膜を形成する工程と、
エッチングにより、前記ゲート間絶縁膜のトランジスタを形成するべき領域の一部に選択的に開口部を形成すると共に、前記第1導電性膜を途中までエッチングして前記第1導電性膜の中に溝を形成する工程と、
前記溝の底部に選択的にシリサイド抑制領域を形成する工程と、
前記ゲート間絶縁膜の上に第2導電性膜を形成する工程と、
前記第2導電性膜、ゲート間絶縁膜及び第1導電性膜をエッチングにより選択的に除去してメモリセル及びトランジスタのゲートを形成する工程と、
前記第2導電性膜にシリサイド金属を堆積させて前記第2の導電性膜をシリサイド化する工程と
を有することを特徴とする半導体記憶装置の製造方法。 - 前記シリサイド抑制領域を形成する工程は、
前記第1導電性膜に形成された溝の側面にサイドウォールを形成した後に、前記溝の底部を酸化又は窒化する工程である
ことを特徴とする請求項4記載の半導体記憶装置の製造方法。
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