JP2005044844A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】Ｓｉ／Ｗの組成比が２．４以下のＷＳｉ又はＷを用いて制御ゲート低抵抗化金属を形成した場合にも、十分抵抗が低くかつゲート間の耐圧を確保し、高い信頼性が得られる装置を提供する。
【解決手段】Ｓｉ／Ｗの組成比が２．４以下のＷＳｉ又はＷを用いて形成された制御ゲート低抵抗化金属膜２５の側壁が、側壁絶縁膜３１により覆われている。このため、ゲート側壁酸化工程において、制御ゲート低抵抗化金属膜２５に異常酸化が発生せず、ゲート電極としての正常な形状及び寸法を保つことができ、制御ゲート低抵抗化金属膜２５に含まれるＷが、ゲート側壁酸化工程で酸化炉中に拡散して金属汚染を生じる可能性を低減し、また層間絶縁膜に空隙が形成されず良好な埋め込み特性を得ることができる。
【選択図】 図１
【解決手段】Ｓｉ／Ｗの組成比が２．４以下のＷＳｉ又はＷを用いて形成された制御ゲート低抵抗化金属膜２５の側壁が、側壁絶縁膜３１により覆われている。このため、ゲート側壁酸化工程において、制御ゲート低抵抗化金属膜２５に異常酸化が発生せず、ゲート電極としての正常な形状及び寸法を保つことができ、制御ゲート低抵抗化金属膜２５に含まれるＷが、ゲート側壁酸化工程で酸化炉中に拡散して金属汚染を生じる可能性を低減し、また層間絶縁膜に空隙が形成されず良好な埋め込み特性を得ることができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
チャネル領域からトンネル絶縁膜を介してトンネル電流によって電荷蓄積層に注入した電荷をディジタルビットの情報格納として用い、その電荷量に応じたＭＯＳＦＥＴのコンダクタンス変化を測定することで、情報を読み出す不揮発性半導体記憶装置が開発されている。
【０００３】
このような不揮発性半導体記憶装置では、Ｓｉ／Ｗの組成比が２．４以上のタングステンシリサイド（ＷＳｉ）から成る金属とポリシリコンとの積層構造が用いられている。
【０００４】
制御ゲート電極の抵抗を下げてゲート遅延を短縮し、書き込み時間を削減するために、このＷＳｉをより低抵抗な材料、即ちＳｉ／Ｗの組成比が２．４以下のＷＳｉ、あるいはＷにすると、セルの信頼性が悪化するという問題があった。
【０００５】
このような現象について、従来の不揮発性半導体記憶装置における問題について、図２９を用いて述べる。
【０００６】
先ず、Ｐ型半導体基板１０上に、トンネル酸化膜２１として例えばシリコン酸化膜を形成し、その上に、浮遊ゲート電極２２として例えばリンを導入したポリシリコン膜を形成する。
【０００７】
その上に、インターポリ絶縁膜２３を積層し、さらにその上に、制御ゲート電極２４としてポリシリコン膜を形成する。このポリシリコン膜上に、例えばＷＳｉ又はＷから成る制御ゲート低抵抗化金属膜２５を形成する。
【０００８】
ここで、制御ゲート低抵抗化金属膜２５として、Ｓｉ／Ｗの組成比が２．４以下のＷＳｉから成る金属又はＷを使用し、さら成る低抵抗化を試みた場合を考える。
【０００９】
制御ゲート低抵抗化金属膜２５上に、ゲート電極加工の際のエッチングマスク材と成るマスク絶縁膜２６として、例えばシリコン窒化膜を形成する。
【００１０】
このようにして形成された積層構造に対し、例えばリソグラフィ後に異方性エッチングを行い、浮遊ゲート電極２２と成るポリシリコン膜からマスク絶縁膜２６と成るシリコン窒化膜までパターニングする。
【００１１】
次いで、異方性エッチングによるダメージ回復、及び浮遊ゲート電極２２と成るポリシリコン膜からゲート側壁を介したリーク電流を防止するために、例えば５〜２０ｎｍの範囲で浮遊ゲート電極２２の側壁酸化を行う。
【００１２】
この際に、制御ゲート低抵抗化金属膜２５がＷＳｉあるいはＷから成る場合、通常のウェット酸化やドライ酸化、またはＩＳＳＧ酸化条件では、制御ゲート低抵抗化金属膜２５の方が浮遊ゲート電極２２のポリシリコン膜より多く酸化される。このため、図２９に示されたように、制御ゲート低抵抗化金属膜２５の側壁に形成された金属元素を含んだシリコン酸化膜４３が、浮遊ゲート電極２２のポリシリコン膜、制御ゲート電極２４のポリシリコン膜の側面にそれぞれ形成されたシリコン酸化膜から成る側壁酸化膜４１、４２よりも膨らんだ形状と成る。
【００１３】
特に、制御ゲート低抵抗化金属膜２５が、Ｓｉ／Ｗの組成比が２．４以下のＷＳｉから成る場合、側壁酸化工程において、導電性があるタングステン酸化物６１が異常成長する。
【００１４】
一方、制御ゲート低抵抗化金属膜２５がＷから成る場合は、７００℃以上の熱工程で容易に酸化され、導電性があるタングステン酸化物６１が異常成長する。
【００１５】
いずれにせよ、隣接する制御ゲートの制御ゲート低抵抗化金属膜２５（ＷＬ１）と制御ゲート低抵抗化金属膜２５（ＷＬ２）との間が、導電性を有するタングステン酸化膜６１によって狭まるため、データ選択線ＷＬ１とＷＬ２との間で耐圧不良を生じる。
【００１６】
さらに、ゲート側壁酸化後に、通常はソースドレイン領域２８を形成するためにリンまたは砒素等のＮ型不純物をイオン注入する。しかしながら、タングステン酸化膜６１が形成されると、イオン注入に対してシャドウイング（ｓｈａｄｏｗｉｎｇ）が生じるため、その下の半導体基板１０にＮ型不純物が充分供給されなく成る。
【００１７】
よって、図２９に示されたように、ソース、ドレイン領域と成る不純物拡散層５１が形成されない部分５２が生じ、トランジスタとして動作しなく成る。
【００１８】
この後、ゲート電極間に、例えばシリコン酸化膜やシリコン窒化膜から成る層間絶縁膜を埋め込んだ場合、タングステン酸化物６１が膨らんで形成されているために埋め込み性が悪く、巣（ｓｅａｍ）と称される空隙が生じる。また、タングステン酸化物６１の存在によってシャドウイングが生じ、浮遊ゲートの側壁に層間絶縁膜が形成されない空隙が発生する。
【００１９】
このように、電荷蓄積層の極近傍に形成された空隙が発生すると、空隙がない場合とで層間絶縁膜のエッチング深さが大幅に変わるので、その部分にコンタクトを後に形成する場合に、エッチング深さの制御性を極端に悪化させることに成る。
【００２０】
さらに、図２９の紙面に向かって垂直方向に隣接してメモリセルを形成した場合に、空隙に沿ってコンタクト電極形成用の導電体が入り込むため、隣接セル間にショートが生じるおそれもある。
【００２１】
ところで、ポリシリコンとＷとの選択酸化について、後述する非特許文献１が開示されている。
【００２２】
この文献において、８００℃から８５０℃での選択酸化によって、ポリシリコン側壁をＷよりもより多く酸化する方法を開示している。
【００２３】
しかしながらこの方法では、通常８５０℃以下の低温酸化であるが故に酸化膜の粘性が高く、側壁酸化膜４１とトンネル酸化膜２１との接点に位置する浮遊ゲート電極２２において、図２９に示されたように酸化後の形状が端部２００において凸状態に尖ったものと成る。
【００２４】
特に、浮遊ゲート電極２２のポリシリコン中のリン濃度が高く、酸化速度が速い場合にこの形状はより顕著と成る。
【００２５】
このため、不揮発性半導体記憶装置として用いた場合、その浮遊ゲート電極２２から電子を引き抜く消去時において、凸状に尖った部分２００で電界集中を生じ、平端な部分よりも凸状の部分から半導体基板１０又は不純物拡散層５１に放出されやすく成る。
【００２６】
この結果、凸状の部分に集中的に電子が流れるため、フラッシュメモリとして書き込み及び消去を繰り返すとその部分の劣化が速く進み、信頼性を損うことと成る。
【００２７】
また、本発明に関連する技術を開示するものとして、後述する特許文献１が存在する。
【００２８】
この文献には、制御ゲートにタングステンを用いた不揮発性半導体記憶装置において、制御ゲートを窒化膜で覆うことによって、タングステンの異常酸化を防止する技術が開示されている。
【００２９】
しかし、この技術には次のような問題があった。この文献の図９に示されたように、窒化膜４９ａが、制御ゲート用ポリシリコン層３９の側壁を覆っているが、ＯＮＯ膜３７及びフローティングゲート用ポリシリコン層３５の側壁は全く覆っていない。
【００３０】
この文献では、後酸化によってフローティングゲート用ポリシリコン層３５に形成される後酸化膜の形状が開示されてはいない。しかし、後酸化工程を経ると、ＯＮＯ膜３７の下部に位置するフローティングゲート用ポリシリコン層３５の側壁が酸化されてバーズビークが形成され、ＯＮＯ膜３７の上部に位置する制御ゲート用ポリシリコン層３９の側壁は全く酸化されないことになる。
【００３１】
このために、ＯＮＯ膜３７上部のエッチングダメージの回復が不十分となり、耐圧不良及び信頼性不良の原因となっていた。
【００３２】
ところで、不揮発性半導体記憶装置では、後酸化量を少なくしてＯＮＯ膜３７の側壁の上端及び下端に形成されるバーズビークを小さくすれば、ＯＮＯ膜３７の厚膜化を防止できる。これにより、ＣＯＮＯ／（ＣＯＮＯ＋ＣＯＸ）で定義されるカップリング比が大きくなり、その結果データの書き込み特性（プログラム特性）が向上する。ここで、ＣＯＮＯはＯＮＯ膜３７の容量、ＣＯＸはトンネル酸化膜３３ａの容量とする。
【００３３】
しかし、この文献の図９に開示されたＯＮＯ膜３７の下部に位置するフローティングゲート用ポリシリコン層３５の側壁にはバーズビークが形成される。このため、書き込み特性においても十分ではない。
【００３４】
つまり、ＯＮＯ膜３７の側壁の上端、下端にバーズビークを形成するか否かによって、耐圧に関する信頼性とプログラム特性とがトレードオフの関係にある。この文献に開示された技術では、そのどちらも満足させることもできないという問題があった。
【００３５】
【非特許文献１】
Ｓ．ｃｈｏｉ、”Ｈｉｇｈ Ｍａｎｕｆａｃｔｕｒａｂｌｅ Ｓｕｂ−１００ｎｍ ＤＲＡＭ Ｉｎｔｅｇｒａｔｅｄ ｗｉｔｈ Ｆｕｌｌ Ｆｕｎｃｔｉｏｎａｌｉｔｙ”、ＩＥＤＭ２００２
【特許文献１】
特開２００３−３１７０８号公報
【００３６】
【発明が解決しようとする課題】
上述したように、Ｓｉ／Ｗの組成比が２．４以下のＷＳｉから成る金属またはＷを用いて制御ゲート低抵抗化金属膜２５を形成した場合、ゲート側壁酸化工程において、導電性があるタングステン酸化物６１が異常成長し、制御ゲート間の耐圧劣化をもたらすという問題があった。
【００３７】
また、側壁酸化膜４１とトンネル酸化膜２１との接点に位置する浮遊ゲート電極２２が凸状に尖った形状となり、電界集中により劣化が進み信頼性の低下を招くという問題があった。
【００３８】
さらに、制御ゲートにタングステンを用いる装置において、制御ゲートを窒化膜で覆ってタングステンの異常酸化を防止する従来技術も提案されているが、信頼性及びプログラム特性の点において問題があった。
【００３９】
本発明は、上記事情に鑑みてなされたもので、Ｓｉ／Ｗの組成比が２．４以下のＷＳｉから成る金属又はＷを用いて制御ゲート低抵抗化金属を形成した場合においても、十分抵抗が低く、かつゲート間の耐圧を確保して高い信頼性が得られ、またプログラム特性においても向上させることが可能な不揮発性半導体記憶装置を提供することを目的とする。
【００４０】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、
半導体基板と、
前記半導体基板の表面部分に所定間隔を空けて形成されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域の間に位置するチャネル領域と、
前記チャネル領域上に、第１の絶縁膜を介して形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に、第２の絶縁膜を介して形成された半導体層と、この半導体層上に形成された金属層とを含む制御ゲート電極と、
前記制御ゲート電極上に形成された耐酸化性を有する第３の絶縁膜とを有する、電気的に情報の書き込み及び消去が可能な不揮発性半導体記憶装置において、
少なくとも前記金属層の側壁を覆うように形成された耐酸化性を有する第４の絶縁膜をさらに備え、
前記第４の絶縁膜は、前記金属層の側壁から少なくとも前記制御ゲート電極の前記半導体層の側壁の一部に渡って形成されていることを特徴とする。
【００４１】
ここで、前記第４の絶縁膜が、インターポリ絶縁膜の上部に配置されていてもよい。
【００４２】
また本発明の不揮発性半導体記憶装置は、
半導体基板と、
前記半導体基板の表面部分に所定間隔を空けて形成されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域の間に位置するチャネル領域と、
前記チャネル領域上に、第１の絶縁膜を介して形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に、第２の絶縁膜を介して形成された半導体層と、この半導体層上に形成された金属層とを含む制御ゲート電極と、
前記制御ゲート電極上に形成された耐酸化性を有する第３の絶縁膜と、
前記金属層の側壁及び前記制御ゲート電極の前記半導体層の側壁を覆うように形成された耐酸化性を有する第４の絶縁膜とを有するメモリセルを、少なくとも２個直列に接続された状態で備え、
さらに、前記ソース領域及びドレイン領域、前記チャネル領域、前記浮遊ゲート電極、前記制御ゲート電極、前記第１、第２、第３及び第４の絶縁膜を有する二つの選択トランジスタを、直列に接続された前記メモリセルのそれぞれ両端に接続された状態で備え、
前記メモリセル及び前記選択トランジスタは、同一導電型半導体領域に形成された電界効果トランジスタであることを特徴とする。
【００４３】
あるいは本発明の不揮発性半導体記憶装置は、
半導体基板と、
前記半導体基板の表面部分に所定間隔を空けて形成されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域の間に位置するチャネル領域と、
前記チャネル領域上に、第１の絶縁膜を介して形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に、第２の絶縁膜を介して形成された半導体層と、この半導体層上に形成された金属層とを含む制御ゲート電極と、
前記制御ゲート電極上に形成された耐酸化性を有する第３の絶縁膜とを有し、電気的に情報の書き込み及び消去が可能な不揮発性半導体記憶装置において、
前記金属層の側壁、前記制御ゲート電極の前記半導体層の側壁から前記浮遊ゲート電極の側壁の一部に渡って覆うように形成された耐酸化性を有する第４の絶縁膜をさらに備えることを特徴とする。
【００４４】
ここで、前記浮遊ゲート電極の前記半導体層の側壁の少なくとも一部には、前記電荷蓄積電極が酸化されて形成された第５の絶縁膜が形成されており、
この第５の絶縁膜は、前記浮遊ゲート電極の側壁における前記第１の絶縁膜と接する箇所において、前記第１の絶縁膜あるいは前記第２の絶縁膜と接しない箇所より厚膜化されていてもよい。
【００４５】
前記第５の絶縁膜は、シリコン酸化膜またはシリコン窒化膜から成り、前記第４の絶縁膜より酸素組成が多いものであってもよい。
【００４６】
前記金属層は、Ｗ又はＷＳｉ、あるいはＳｉ／Ｗ比が２．２以下のＷＳｉからなるものであってもよい。
【００４７】
前記第４の絶縁膜は、シリコン窒化膜から成るものであってもよい。
【００４８】
また本発明の不揮発性半導体記憶装置は、
前記ソース領域及びドレイン領域、前記チャネル領域、前記浮遊ゲート電極、前記制御ゲート電極、前記第１、第２、第３及び第４の絶縁膜を有するメモリセルを、前記ソース領域又はドレイン領域を共有するように、少なくとも２個隣接した状態で備え、
隣接する前記メモリセルのそれぞれの前記制御ゲート電極間に、第６の絶縁膜が埋め込み形成されていることを特徴とする。
【００４９】
あるいは本発明の不揮発性半導体記憶装置は、
前記ソース領域及びドレイン領域、前記チャネル領域、前記浮遊ゲート電極、前記制御ゲート電極、前記第１、第２、第３及び第４の絶縁膜を有するメモリセルを、少なくとも２個直列に接続された状態で備え、
さらに、前記ソース領域及びドレイン領域、前記チャネル領域、前記浮遊ゲート電極、前記制御ゲート電極、前記第３の絶縁膜を有する二つの選択トランジスタを、直列に接続された前記メモリセルのそれぞれ両端に接続された状態で備え、
前記メモリセル及び前記選択トランジスタは、同一導電型半導体領域に形成された電界効果トランジスタであってもよい。
【００５０】
本発明の不揮発性半導体記憶装置の製造方法は、
半導体基板上に、第１の絶縁膜、浮遊ゲート電極となる導電膜、第２の絶縁膜、制御ゲート電極となる半導体層及び金属層、第３の絶縁膜を順に形成する工程と、
前記第３の絶縁膜、前記金属層、前記半導体層の途中の深さまで、ゲート電極の形状にパターニングする工程と、
前記第３の絶縁膜、前記金属層、前記半導体層の表面上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜が、前記第３の絶縁膜、前記金属層、前記半導体層の側壁に残存し、前記半導体層の上面には残存しないように、前記第４の絶縁膜にエッチングを行う工程と、
前記第３の絶縁膜をマスクとして、前記半導体層、前記金属層、前記第２の絶縁膜及び前記導電膜にエッチングを行い、電極の形状にパターニングを行うことで、前記浮遊ゲート電極、前記制御ゲート電極を形成する工程と、
前記半導体層の側壁のうち前記第４の絶縁膜で覆われていない部分、及び前記導電膜の側壁に、後酸化処理を行って側壁酸化膜を形成する工程と、
前記浮遊ゲート電極及び前記制御ゲート電極をマスクとして前記半導体基板の表面部分に不純物をイオン注入し、ソース領域及びドレイン領域を形成する工程とを備えることを特徴とする。
【００５１】
また本発明の不揮発性半導体記憶装置の製造方法は、
半導体基板上に、第１の絶縁膜、浮遊ゲート電極となる導電膜、第２の絶縁膜、制御ゲート電極となる半導体層及び金属層、第３の絶縁膜を順に形成する工程と、
前記第３の絶縁膜、前記金属層、前記半導体層をゲート電極の形状にパターニングする工程と、
前記第３の絶縁膜、前記金属層、前記半導体層、前記第２の絶縁膜の表面上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜が、前記第３の絶縁膜、前記金属層、前記半導体層の側壁に残存し、前記第４の絶縁膜及び前記第２の絶縁膜が前記導電膜の上面には残存しないように、前記第４の絶縁膜及び前記第２の絶縁膜にエッチングを行う工程と、
前記第３の絶縁膜をマスクとして、前記半導体層、前記金属層、前記第２の絶縁膜及び前記導電膜にエッチングを行い、電極の形状にパターニングを行うことで、前記浮遊ゲート電極、前記制御ゲート電極を形成する工程と、
前記導電膜の側壁に、後酸化処理を行って側壁酸化膜を形成する工程と、
前記浮遊ゲート電極及び前記制御ゲート電極をマスクとして前記半導体基板の表面部分に不純物をイオン注入し、ソース領域及びドレイン領域を形成する工程とを備える製造方法を用いて、前記ソース領域及びドレイン領域、前記チャネル領域、前記浮遊ゲート電極、前記制御ゲート電極、前記第１、第２、第３及び第４の絶縁膜を有するメモリセルを、少なくとも２個直列に接続された状態で備え、
さらに、前記ソース領域及びドレイン領域、前記チャネル領域、前記浮遊ゲート電極、前記制御ゲート電極、前記第３の絶縁膜を有する二つの選択トランジスタを、直列に接続された前記メモリセルのそれぞれ両端に接続された状態で備える。
【００５２】
あるいは本発明の不揮発性半導体記憶装置の製造方法は、
半導体基板上に、第１の絶縁膜、浮遊ゲート電極となる導電膜、第２の絶縁膜、制御ゲート電極となる半導体層及び金属層、第３の絶縁膜を順に形成する工程と、
前記第３の絶縁膜、前記金属層、前記半導体層、前記導電膜の途中の深さまで、ゲート電極の形状にパターニングする工程と、
前記第３の絶縁膜、前記金属層、前記半導体層、前記導電膜の表面上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜が、前記第３の絶縁膜、前記金属層、前記半導体層、前記導電膜の側壁に残存し、前記導電膜の上面には残存しないように、前記第４の絶縁膜にエッチングを行う工程と、
前記第３の絶縁膜をマスクとして、前記半導体層、前記金属層、前記第２の絶縁膜及び前記導電膜にエッチングを行い、電極の形状にパターニングを行うことで、前記浮遊ゲート電極、前記制御ゲート電極を形成する工程と、
前記導電膜の側壁のうち前記第４の絶縁膜で覆われていない部分に、後酸化処理を行って側壁酸化膜を形成する工程と、
前記浮遊ゲート電極及び前記制御ゲート電極をマスクとして前記半導体基板の表面部分に不純物をイオン注入し、ソース領域及びドレイン領域を形成する工程とを備えることを特徴とする。
【００５３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００５４】
（Ａ）第１の実施の形態
図１に、本発明の第１の実施の形態による不揮発性半導体記憶装置の素子の断面構造を示す。
【００５５】
本実施の形態は、制御ゲート低抵抗化金属膜２５の側壁の全て、及び制御電極２４と成るポリシリコン膜の側壁の一部分が、耐酸化性を有する膜、例えばシリコン窒化膜やシリコン酸化膜等から成る側壁絶縁膜によって覆われている点に特徴がある。
【００５６】
図１において、例えばボロン又はインジウム不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の範囲のＰ型シリコン半導体基板１０上に、例えば４〜２０ｎｍの厚さのシリコン酸化膜又はオキシナイトライド膜、又はシリコン窒化膜から成るトンネルゲート絶縁膜２１を介して、例えばポリシリコンから成る浮遊ゲート電極２２が、１０ｎｍから５００ｎｍの厚さで形成されている。
【００５７】
この上に、例えばインターポリ絶縁膜２３と成るＯＮＯ膜（シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の多層膜）が、例えばそれぞれ２〜１０ｎｍ、５〜１５ｎｍ、２〜１０ｎｍの厚さの範囲で積層されている。
【００５８】
このインターポリ絶縁膜２３は、例えばＡｌ２Ｏ３膜でも良いし、あるいは単層のシリコン酸化膜でも良く、その厚さは５ｎｍ以上３０ｎｍ以下と成るようにする。
【００５９】
その上に、例えば制御ゲート電極２４（選択トランジスタ用の選択ゲート電極２４（ＳＧ）、半導体記憶装置トランジスタ用のデータ選択線２４（ＷＬ１）、データ選択線２４（ＷＬ２））と成るポリシリコンが、１０ｎｍから５００ｎｍの厚さで形成されている。
【００６０】
さらにその上に、制御ゲート低抵抗化金属膜２５として、ＷＳｉ又はＷが厚さ１０ｎｍから５００ｎｍの厚さで積層されている。
【００６１】
ここで、ＷＳｉを用いる場合には、従来用いていたＳｉ／Ｗの組成比が２．４以上のＷＳｉよりも、Ｓｉ／Ｗの組成比が２．４以下のＷＳｉから成る金属である方が、抵抗を下げることができるので望ましい。
【００６２】
さらに、より具体的には、Ｓｉ／Ｗの組成比を２．１５以下２以上とすると、Ｓｉ／Ｗの組成比が２．４以上のＷＳｉにおける抵抗率の７０％より小さくすることができる。これにより、１世代分（７０〜８０％）デザインルールを縮小した場合、即ちデータ制御線の長さを保持しつつ制御線幅を１世代分縮小した場合にも、抵抗を一定値以下に保つことができる。
【００６３】
よって、データ制御線方向の長さを一定にしてセルアレイ規模を増やすことができるので、データ制御線方向のパッケージサイズに制約のあるＮＡＮＤ型不揮発性半導体記憶装置においては特に設計上望ましい。
【００６４】
制御ゲート低抵抗化金属膜２５上に、ゲート電極加工用のエッチングマスク材と成る、例えばシリコン窒化膜やシリコン酸窒化膜（ＳｉＯＮ）から成るマスク絶縁膜２６が、１０ｎｍから５００ｎｍの厚さの範囲で積層されている。この制御ゲート低抵抗化金属膜２５は、例えばシリコン酸化膜とシリコン窒化膜等の積層絶縁膜であってもよい。
【００６５】
このマスク絶縁膜２６は、側壁酸化時に酸化剤が上面から制御ゲート低抵抗化金属膜２５を酸化しないようにするため、耐酸化性があることが必要である。
【００６６】
さらに、制御ゲート低抵抗化金属膜２５の側面と制御ゲート電極２４と成るポリシリコン膜の側面の上部両側には、例えば２ｎｍから２０ｎｍの厚さのシリコン窒化膜又はシリコン酸窒化膜から成る側壁絶縁膜３１が形成されている。
【００６７】
この側壁絶縁膜３１は、側壁酸化時に酸化剤が上面から制御ゲート低抵抗化金属膜２５を酸化しないように、耐酸化性があることが必要である。
【００６８】
特に、側壁絶縁膜３１は、ゲート後酸化工程よりも前に形成する必要がある。このため、ゲート後酸化による酸化剤が、側壁絶縁膜３１と制御ゲート低抵抗化金属膜２５との間から侵入するのを防ぐため、制御ゲート低抵抗化金属膜２５に直接接した状態で形成されていることが望ましい。
【００６９】
さらに、制御ゲート電極２４の下部側壁には、例えば３ｎｍから２０ｎｍの厚さのシリコン酸化膜から成る側壁酸化膜４２が形成されている。
【００７０】
また、浮遊ゲート電極２２の側壁には、例えば３ｎｍから２０ｎｍの厚さのシリコン酸化膜から成る側壁酸化膜４１が形成されている。
【００７１】
ここで、側壁酸化膜４１は、浮遊ゲート電極２２の酸化によって形成されており、酸素組成が側壁絶縁膜３１よりも多いシリコン酸窒化膜（ＳｉＯＮ）でもよい。尚、この側壁酸化膜４２は、制御ゲート低抵抗化金属膜２５と接しないように離れて形成されている。
【００７２】
半導体基板１０の表面部分に、ゲート電極をマスクとしてＮ型不純物がイオン注入されて、ソース、ドレイン領域と成るＮ型不純物拡散層５１が形成されている。この二つのＮ型不純物拡散層５１の間には、チャネル領域が位置する。
【００７３】
このＮ型不純物拡散層５１と、浮遊ゲート電極２２、制御ゲート電極２４により、浮遊ゲート型不揮発性ＥＥＰＲＯＭセルが構成され、浮遊ゲート電極２２のゲート長は、０．０１μｍ以上で０．５μｍ以下とする。
【００７４】
これらソース、ドレイン領域としてのＮ型不純物拡散層５１は、例えばリンや砒素、アンチモンを表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３と成るように、半導体基板１０の表面から深さ１０ｎｍ〜５００ｎｍの範囲で形成されている。
【００７５】
さらに、これらＮ型不純物拡散層５１は隣接する半導体記憶装置同士で共有され、例えばＮＡＮＤ接続やＮＯＲ接続が実現されている。
【００７６】
さらに、浮遊ゲート電極２２間には、例えばシリコン酸化膜やシリコン窒化膜、シリコン酸窒化膜から成る層間絶縁膜７１が埋め込まれるように形成されている。
【００７７】
また、半導体基板１０におけるソース、ドレイン領域としてのＮ型不純物拡散層５１の間にはチャネル領域が形成されており、ゲート絶縁膜２１を通じてその伝導キャリアの数を変化させることができるようになっている。
【００７８】
次に、本実施の形態における製造工程について、図２〜図８を用いて説明する。
【００７９】
例えば、ボロン又はインジウム不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の範囲にあるＰ型シリコン半導体基板１０上に、例えば４〜２０ｎｍの厚さから成るシリコン酸化膜又はオキシナイトライド膜、又は窒化膜から成るトンネルゲート絶縁膜２１を形成する。
【００８０】
さらに、例えばポリシリコンから成る浮遊ゲート電極２２を、１０〜５００ｎｍの厚さでＬＰＣＶＤ法により形成する。
【００８１】
この上に、例えばインターポリ絶縁膜２３と成るＯＮＯ膜（シリコン酸化膜、シリコン窒化膜、シリコン酸化膜から成る多層膜）を、例えばそれぞれ２〜１０ｎｍ、５〜１５ｎｍ、２〜１０ｎｍの厚さの範囲で積層する。このインターポリ絶縁膜２３は、例えばＡｌ２Ｏ３膜でも良いし、単層のシリコン酸化膜でも良い。
【００８２】
さらにその上に、制御ゲート電極２４（選択ゲート電極２４（ＳＧ）、データ選択線２４（ＷＬ１）、データ選択線２４（ＷＬ２））と成るポリシリコンを１０〜５００ｎｍの厚さで形成する。
【００８３】
さらにその上に、制御ゲート低抵抗化金属膜２５としてのＷＳｉ又はＷを厚さ１０〜５００ｎｍの厚さで積層する。
【００８４】
さらに、これら電極の上に、ゲート加工のエッチングマスク材として、例えばシリコン窒化膜やシリコン酸窒化膜から成るマスク絶縁膜２６を、５０〜８００ｎｍの厚さの範囲で積層する。このマスク絶縁膜２６は、上述したように例えばシリコン酸化膜とシリコン窒化膜等の積層絶縁膜で積層してもよい。このようにして、図２に示された積層構造を得る。
【００８５】
次に、リソグラフィによってパターニングされたレジスト膜をマスクとし、図３のように、反応性イオンエッチング（以下、ＲＩＥという）等のエッチング技術を用いてマスク絶縁膜２６、制御ゲート低抵抗化金属膜２５、及びポリシリコン膜等から成る制御ゲート電極２４の一部をエッチング除去する。
【００８６】
この制御ゲート電極２４のエッチング深さとしては、図１における側壁酸化膜４２の厚さをｔｏｘ２とした場合に、４×ｔｏｘ２以上とするのが、側壁酸化膜４２のバーズビークが制御ゲート低抵抗化金属膜２５に達しないようにする上で望ましい。
【００８７】
次に、２ｎｍから２０ｎｍの厚さのシリコン窒化膜又はシリコン酸窒化膜から成る側壁絶縁膜３１を図４に示されたように全面に堆積する。
【００８８】
なお、シリコン窒化膜を形成する場合には、８００℃以下の熱工程で形成する方が、後のゲート側壁酸化膜形成における熱工程よりも温度が低く成るため望ましく、ジクロロシラン系のシリコン窒化膜、テトラクロロシラン系、又はヘキサクロロジシラン系のシリコン窒化膜でもよい。
【００８９】
次に、この側壁絶縁膜３１が切り立ったゲート側壁上に残り、制御ゲート電極２４のポリシリコン上面には残らないように、異方性エッチングを行って図５に示された形状を得る。
【００９０】
さらに、マスク絶縁膜２６をエッチングマスクとして、制御ゲート電極２４、インターポリ絶縁膜２３、及び浮遊ゲート電極２２を異方性エッチングによって加工し、図６に示された形状を得る。
【００９１】
次に、トンネル酸化膜２１のエッチング加工ダメージを回復させるために、酸化雰囲気中でアニールする後酸化処理を行う。
【００９２】
図７に示されるように、ゲート側壁後酸化処理を行うと、浮遊ゲート電極２２、制御ゲート電極２４の側壁には、酸化剤とポリシリコンとが反応した薄い側壁酸化膜４１、４２が形成される。
【００９３】
この酸化条件は、従来の装置において上述した酸化膜の粘度の上昇を招くようなＷの選択酸化条件を用いる必要はない。ＩＳＳＧ酸化や１０００℃以上の高温酸化等、酸化膜の粘度が低い状態で、側壁酸化膜４１とトンネル酸化膜２１との接点において、浮遊ゲート電極２２の形状が尖らないような酸化条件を選ぶことができる。
【００９４】
この後、図８に示されたように、例えばリンや砒素、アンチモンを表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３と成るように、例えばイオン注入法を用いて、ソース、ドレイン領域と成る不純物拡散層５１を形成する。
【００９５】
この際、制御ゲート電極２４の金属は異常酸化されないので、制御ゲート間の耐圧は悪化せず、また不純物拡散層５１もシャドウイングの影響なく均一に形成することができる。
【００９６】
さらに、例えばＴＥＯＳやＨＴＯ、ＢＳＧ、ＰＳＧ、ＢＰＳＧ又はＨＤＰ等から成るシリコン酸化膜を層間絶縁膜７１として、５０ｎｍから４００ｎｍの厚さでセル間が埋まるまで全面堆積し、異方性エッチングにより埋め込むことによって、図１の断面構造を得る。
【００９７】
本実施の形態によれば、以下のような作用、効果が得られる。
【００９８】
（１）ゲート側壁酸化工程において、制御ゲート低抵抗化金属膜２５に酸化剤が達することがない。よって、図２９に示された制御ゲート低抵抗化金属膜２５の側壁に形成された酸化物６１のような、制御ゲート低抵抗化金属膜２５より下部に位置する制御ゲート電極２４よりも厚い酸化膜が形成されることがなく、ゲート電極としての正常な形状及び寸法を保つことができる。
【００９９】
これにより、制御ゲート低抵抗化金属膜２５に含まれる金属が、ゲート側壁酸化工程で酸化炉中に拡散し、金属汚染を生じる可能性を低減することができる。従って、同一ウェーハにおける接合リーク特性を、従来よりも改善することができる。
【０１００】
また、従来の装置のように層間絶縁膜に空隙が形成されず、良好な埋め込み特性を得ることができる。よって、図１における絶縁膜７１にコンタクトを後に形成する場合にも、エッチング深さの制御性を向上させることができる。
【０１０１】
さらに、図１において紙面に垂直な方向に隣接して複数の半導体記憶装置を形成する場合にも、コンタクト電極形成用の導電体が入り込むことがなく、隣接半導体記憶装置間の絶縁性を良好に保つことができる。
【０１０２】
特に、側壁酸化膜４１における浮遊ゲート電極２２に接しない側の側面を、側壁絶縁膜３１の側面で、制御ゲート低抵抗化金属膜２５の側面に接しない側の側面よりも張り出す形状とすることで、従来と異なり、図１に示されたように、層間絶縁膜７１を埋め込む際に順テーパ形状と成る。よって、従来発生していた空隙を生じることがなく、より信頼性を向上することができる。
【０１０３】
（２）ゲート側壁酸化工程において、インターポリ絶縁膜２３の側壁の上側に接した制御ゲート電極２４と、下側に接した浮遊ゲート電極２２が共に酸化され、インターポリ絶縁膜２３の側壁の上下にバーズビークが形成されて厚膜化する。
【０１０４】
よって、ゲート電極形成用のエッチング工程において、インターポリ絶縁膜２３に欠陥が形成された場合にも、厚膜化した分だけ電界を緩和することができ、より信頼性が高い半導体記憶装置を実現することができる。
【０１０５】
特に、インターポリ絶縁膜２３に接した浮遊ゲート電極２２の側壁の下側が酸化されて、インターポリ絶縁膜２３にバーズビークが形成されて、この部分のエッジが厚膜化する。よって、上記特許文献１に開示された技術と異なり、ゲート電極の形状にパターニングするためのエッチング工程において、インターポリ絶縁膜２３に欠陥が形成された場合においてもダメージが回復し、またインターポリ絶縁膜２３が厚膜化することによって電界集中が緩和されるため、より高い信頼性を実現することができる。
【０１０６】
（３）従来よりも制御ゲート低抵抗化金属膜２５が異常酸化せず、側壁酸化膜４１を厚膜化できるので、より浮遊ゲート電極２２から電子が側壁酸化膜４１を通って放出されることを防止できる。
【０１０７】
この結果、浮遊ゲート電極２２に蓄積された電子の保持特性をより向上することができる。
【０１０８】
（４）上述したように、浮遊ゲート電極２２が酸化工程後に凸状に尖る現象を防止できるので、浮遊ゲート電極２２から電子を引き抜く消去時に尖った部分における電界集中の発生が防止される。このため、浮遊ゲート電極２２から半導体基板１０又は不純物拡散層５１に対し、より均一に放出することができる。
【０１０９】
この結果、浮遊ゲート電極２２のエッジ部とチャネル領域に、より均一に電子が放出されるため、フラッシュ半導体記憶装置として書き込み及び消去を繰り返しても劣化せず、信頼性を向上することができる。
【０１１０】
（５）ゲート側壁後酸化処理工程において、従来は制御ゲート低抵抗化金属膜２５に直接酸化剤が接触し、制御ゲート低抵抗化金属膜２５が異常酸化するという問題があった。本実施の形態では、制御ゲート低抵抗化金属膜２５の側面が耐酸化性のある側壁絶縁膜３１に覆われ、上面がマスク絶縁膜２６により覆われているため、酸化剤が接触せず異常酸化の問題を回避することができる。
【０１１１】
また、浮遊ゲート電極２２、トンネル絶縁膜２１は、側壁絶縁膜３１の厚さの２倍分ゲート長が長くなり、これによりショートチャネル効果を抑制できる。
【０１１２】
（６）本実施の形態では、制御ゲート電極２４の下部と、インターポリ絶縁膜２３及び浮遊ゲート電極２２を一括加工するので、ゲート長方向の寸法差を小さくすることができる。
【０１１３】
よって、インターポリ絶縁膜２３の容量とトンネル絶縁膜２１の容量の比を大きく一定に保つことが可能である。
【０１１４】
（７）側壁酸化膜４１とトンネル酸化膜２１との接点における浮遊ゲート電極２２の形状が凸状に尖らないような酸化条件を選ぶことができる。
【０１１５】
また、従来よりも異常酸化することなく側壁酸化膜４１を厚膜化できるので、より浮遊ゲート電極２２から電子が側壁酸化膜４１を通って放出されにくくすることができる。この結果、浮遊ゲート電極２２に蓄積された電子の保持特性を向上することができる。
【０１１６】
さらに、浮遊ゲート電極２２が凸状に尖ることを防止できるので、浮遊ゲート電極２２から電子を引き抜く消去時において、尖った部分に電界集中が発生することを防止でき、浮遊ゲート電極２２から半導体基板１０又は不純物拡散層５１により均一に放出することができる。
【０１１７】
この結果、浮遊ゲート電極２２のエッジ部とチャネル領域に、より均一に電子が放出されるため、フラッシュ半導体記憶装置として書き込み及び消去を繰り返しても劣化せず、信頼性を向上することができる。
【０１１８】
（Ｂ）第２の実施の形態
図９に、本発明の第２の実施の形態による不揮発性半導体記憶装置の構成を示す。
【０１１９】
本実施の形態は、上記第１の実施の形態と比較し、側壁絶縁膜３１をインターポリ絶縁膜２３まで達するように形成している点が相違する。尚、第１の実施の形態と同一の部分には、同一符号をつけて説明を省略する。
【０１２０】
図１０〜図１５に、本実施の形態における製造工程別の素子断面を示す。
【０１２１】
先ず、上記第１の実施の形態と同様に、Ｐ型半導体基板１０上に、トンネルゲート絶縁膜２１、浮遊ゲート電極２２、インターポリ絶縁膜２３、制御ゲート電極２４（選択ゲート電極２４（ＳＧ）、データ選択線２４（ＷＬ１）、制御ゲート低抵抗化金属膜２５、マスク絶縁膜２６を積層し、図２に示された構造を得る。
【０１２２】
次に、リソグラフィによりパターニングされたレジストをマスクとし、図１０のように、ＲＩＥ等のエッチング技術を用いてマスク絶縁膜２６、制御ゲート低抵抗化金属膜２５及び制御ゲート電極２４を、インターポリ絶縁膜２３に達するまでエッチングによりパターニングする。
【０１２３】
次に、２ｎｍから２０ｎｍの厚さのシリコン窒化膜又はシリコン酸窒化膜から成る側壁絶縁膜３１を、図１１に示されたように全面に堆積する。
【０１２４】
尚、堆積するシリコン窒化膜の熱工程としては、８００℃以下の熱工程で形成すると、後のゲート側壁酸化膜を形成するための最大熱工程よりも低く成るため望ましい。このシリコン窒化膜は、ジクロロシラン系のシリコン窒化膜でも良いし、あるいはテトラクロロシラン系又はヘキサクロロジシラン系のシリコン窒化膜でよい。
【０１２５】
次に、この側壁絶縁膜３１が切り立ったゲート側壁上に残り、浮遊ゲート電極２２の上面には残らないように異方性エッチングを行って、図１２に示された形状を得る。
【０１２６】
この際に、ポリシリコンに対して選択比を有する絶縁膜エッチング条件を用いることにより、図１２に示されたように、制御性良くインターポリ絶縁膜２３と側壁絶縁膜３１とをパターニング加工することができる。
【０１２７】
さらに、マスク絶縁膜２６及び側壁絶縁膜３１をエッチングマスクとして、浮遊ゲート電極２２を異方性エッチングによってパターニング加工し、図１３に示された形状を得る。
【０１２８】
ここで、トンネル酸化膜２１のエッチング加工ダメージを回復させるために、酸化雰囲気中でアニールする後酸化処理を行う。
【０１２９】
また、図１４に示されるように、ゲート側壁の後酸化処理を行った浮遊ゲート電極２２の側壁には、酸化剤とポリシリコンとが反応して薄い側壁酸化膜４１が形成される。
【０１３０】
このときの酸化条件は、上記第１の実施の形態と同様に、ＩＳＳＧ酸化や１０００℃以上の高温酸化等、酸化膜の粘度が低い状態で、側壁酸化膜４１とトンネル酸化膜２１との接点において、浮遊ゲート電極２２の形状が凸状に尖らないような酸化条件を選ぶことができる。
【０１３１】
ここで、側壁酸化膜４１は浮遊ゲート電極２２の酸化によって形成され、酸素組成が側壁絶縁膜３１より多いシリコン酸窒化膜であってもよい。
【０１３２】
この後、例えばリンや砒素、アンチモンを表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３の範囲と成るように、イオン注入を行ってソース、ドレイン領域と成る不純物拡散層５１を形成し、図１５の構造を得る。
【０１３３】
この際、制御ゲート低抵抗化金属膜２５は異常酸化しないので、制御ゲート間の耐圧は悪化せず、また不純物拡散層５１もシャドウイングの影響なく均一に形成することができる。
【０１３４】
さらに、例えばＴＥＯＳ、ＨＴＯ、ＢＳＧ、ＰＳＧ、ＢＰＳＧ又はＨＤＰから成るシリコン酸化膜を、５０ｎｍから４００ｎｍの厚さでセル間が埋まるまで全面堆積し、異方性エッチングを行うことで、図９の断面構造を得る。
【０１３５】
本実施の形態は、上記第１の実施の形態における上記（１）、（３）〜（５）並びに（７）の特徴に加え、以下の特徴を有する。
【０１３６】
（８）図１０に示されたエッチング工程において、インターポリ絶縁膜２３に対して選択比を有するポリシリコンエッチング条件を用いることによって、インターポリ絶縁膜２３においてエッチングが止まるように制御することができる。
【０１３７】
よって、その後の図１３に示されたエッチング工程において、エッチング量を制御ゲート電極２４の膜厚のばらつきに依らないようにすることができ、オーバエッチング現象を防止することができる。
【０１３８】
これにより、不純物拡散層５１の深さをより一定にすることができ、より均一な半導体記憶装置を実現することができる。
【０１３９】
（９）制御ゲート電極２４の側壁が酸化により厚膜化しないので、インターポリ絶縁膜２３の部分においても層間絶縁膜７１の埋め込み性が良好な形状を得ることができる。
【０１４０】
また本実施の形態は、上記第１の実施の形態における上記（２）に対し、以下のような特徴がある。
【０１４１】
（２’）ゲート側壁酸化工程において、インターポリ絶縁膜２３の側壁に接した浮遊ゲート電極２２が酸化され、インターポリ絶縁膜２３の側壁における下側（浮遊ゲート電極２２側）にバーズビークが形成されて厚膜化する。
【０１４２】
よって、インターポリ絶縁膜２３の上下に共にバーズビークが形成される上記第１の実施の形態とは異成るが、下側のみ厚膜化した分だけ電界を緩和することができ、より信頼性が高い半導体記憶装置を実現することができる。
【０１４３】
また、上記第１の実施の形態よりはインターポリ絶縁膜２３が厚膜化しないが、この膜厚は薄い方が書き込み特性の点では優れる。よって本実施の形態は、インターポリ絶縁膜２３の側壁の下側のみ厚膜化することで、信頼性の向上と書き込み特性の確保を共に実現することができる。
【０１４４】
（Ｃ）第３の実施の形態
本発明の第３の実施の形態による不揮発性半導体記憶装置について、以下に説明する。
【０１４５】
本実施の形態の構造は、図１６に示されたように、上記第１、第２の実施の形態と比較して、浮遊ゲート電極２２の途中まで達するように側壁絶縁膜３１を形成している点が相違する。尚、上記第１、第２の実施の形態と同一の部分には、同一符号を付して説明を省略する。
【０１４６】
次に、本実施の形態による不揮発性半導体記憶装置の製造方法について、図１７〜図２２を参照して説明する。
【０１４７】
先ず、上記第１、第２の実施の形態と同様に、Ｐ型半導体基板１０上に、トンネルゲート絶縁膜２１、浮遊ゲート電極２２、インターポリ絶縁膜２３、制御ゲート電極２４（選択ゲート電極２４（ＳＧ）、データ選択線２４（ＷＬ１）、制御ゲート低抵抗化金属膜２５、マスク絶縁膜２６を積層し、図２に示された構造を得る。
【０１４８】
図１７に示されたように、リソグラフィによりパターニングしたレジストをマスクとし、ＲＩＥ等のエッチング技術を用いてマスク絶縁膜２６、制御ゲート電極低抵抗化金属膜２５、制御ゲート電極２４、インターポリ絶縁膜２３及び浮遊ゲート電極２２の一部をエッチング除去する。
【０１４９】
ここで、浮遊ゲート電極２２のエッチング深さは、例えば浮遊ゲート電極２２の膜厚内に表面を持つように形成された図示されない素子分離膜、あるいは高電圧を印加できるように膜厚を厚くした周辺トランジスタの図示されないゲート酸化膜の上面でエッチングを止めるようにすることで、制御性よくエッチング深さを設定することができる。
【０１５０】
図１８に示されたように、２ｎｍから２０ｎｍの厚さのシリコン窒化膜又はシリコン酸窒化膜から成る側壁絶縁膜３１を全面に堆積する。
【０１５１】
堆積するシリコン窒化膜の熱工程としては、上記第１、第２の実施の形態と同様に、８００℃以下の熱工程で形成することが望ましい。この側壁絶縁膜３１は、ジクロロシラン系のシリコン窒化膜でも良いし、テトラクロロシラン系又はヘキサクロロジシラン系のシリコン窒化膜でも良い。
【０１５２】
次に、この側壁絶縁膜３１が切り立ったゲート側壁上に残り、浮遊ゲート電極２２のポリシリコン上面には残らないように、異方性エッチングを行って図１９に示された形状を得る。
【０１５３】
さらに、マスク絶縁膜２６をエッチングマスクとして、浮遊ゲート電極２２を異方性エッチングによって加工し、図２０に示された形状を得る。トンネル酸化膜２１のエッチング加工ダメージを回復させるため、酸化雰囲気中でアニールする後酸化処理を行う。
【０１５４】
また、図２１に示されたように、後酸化処理を行うことで、浮遊ゲート電極２２の側壁に酸化剤とポリシリコンとが反応した薄いシリコン酸化膜から成る側壁酸化膜４１が形成される。
【０１５５】
この酸化条件は、上記第１、第２の実施の形態と同様に、ＩＳＳＧ酸化や１０００℃以上の高温酸化等、酸化膜の粘度が低い状態で、側壁酸化膜４１とトンネル酸化膜２１との接点での浮遊ゲート電極２２の形状が凸状に尖らない条件を選ぶことができる。
【０１５６】
ここで、この側壁酸化膜４１は、浮遊ゲート電極２２の酸化によって形成されており、酸素組成が側壁絶縁膜３１よりも多いシリコン酸窒化膜でも良い。
【０１５７】
この後、例えばリンや砒素、アンチモン等の不純物を表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３と成るようにイオン注入を行うことにより、ソース、ドレイン領域と成るＮ型不純物拡散層５１を形成し、図２２の形状を得る。
【０１５８】
ここで、制御ゲート電極２４の金属は異常酸化しないので、制御ゲート間の耐圧が悪化せず、また不純物拡散層５１もシャドウイングの影響なく均一に形成することができる。
【０１５９】
さらに、例えばＴＥＯＳ、ＨＴＯ、ＢＳＧ、ＰＳＧ、ＢＰＳＧ又はＨＤＰから成るシリコン酸化膜を５０ｎｍから４００ｎｍの厚さでセル間が埋まるまで全面堆積して埋め込み、異方性エッチングを行うことによって図１６の断面構造を得る。
【０１６０】
本実施の形態は、上記第１の実施の形態の上記（１）、（３）〜（５）、（７）の特徴、及び第２の実施の形態の上記（９）の特徴に加えて、以下の特徴を有する。
【０１６１】
（１０）インターポリ絶縁膜２３の側壁が側壁絶縁膜３１に覆われており、ゲート後酸化雰囲気に曝されることがなく、ヒドロニウムイオンや水素の透過を防ぐことができる。よって、上記特許文献１に開示された技術と異なり、例えばインターポリ絶縁膜２３にＳｉ膜が含まれる場合にもリーク電流の増大を防止することができ、またＡｌ２Ｏ３等の高誘電体膜を用いた場合にもリーク電流が増大することなく良好な絶縁膜を形成することができる。
【０１６２】
また本実施の形態は、上記第１の実施の形態における上記（２）、上記第２の実施の形態における上記（２’）に対し、以下のような特徴がある。
【０１６３】
ゲート側壁酸化工程において、制御ゲート電極２４及び浮遊ゲート電極２２におけるインターポリ絶縁膜２３の側壁に接した部分は、側壁絶縁膜３１によって覆われているので共に酸化されない。
【０１６４】
このため、インターポリ絶縁膜２３の側壁における上側と下側にはいずれもバーズビークが形成されず厚膜化されない。従って、上記第１、第２の実施の形態と異なり、インターポリ絶縁膜２３が厚膜化しないため電界集中を緩和することはできない。
【０１６５】
しかし、インターポリ絶縁膜２３が厚膜化しないため、本実施の形態によれば書き込み特性の点においてはより優れている。
【０１６６】
（１１）インターポリ絶縁膜２３の側壁が、ゲート電極の後酸化工程において酸化雰囲気に曝されることがないため、インターポリ絶縁膜２３の側壁にバーズビークが形成されない。従って、Ｃ２／（Ｃ１＋Ｃ２）で表される容量比が大きくなり、プログラム特性が向上する。ここで、Ｃ１はトンネル酸化膜２１の容量、Ｃ２はインターポリ絶縁膜２３の容量とする。
【０１６７】
（Ｄ）第４の実施の形態
図２３に、本発明の第４の実施の形態による不揮発性半導体記憶装置の回路構成を示す。本実施の形態は、上記第１の実施の形態における半導体記憶装置構造を、ＮＡＮＤセルアレイに適用した場合に相当する。
【０１６８】
尚、上記第１の実施の形態における要素と同一の要素には、同一符号をつけて説明を省略する。
【０１６９】
図２３にＮＡＮＤセルブロックＮＡ１０１の等価回路を示し、図２４に素子の平面構成を示す。ここで、図２４は、図２３に示されたＮＡＮＤセルブロックＮＡ１０１を３つ並列した構造を示し、特にセル構造をわかりやすくするために、制御ゲート電極２４よりも下の平面構成を示している。
【０１７０】
このＮＡＮＤセルブロックＮＡ１０１は、浮遊ゲート電極２２を有するＭＯＳトランジスタから成る不揮発性半導体記憶装置Ｍ０〜Ｍ１５が直列に接続され、一端が選択トランジスタＳ１を介してデータ転送線ＢＬに接続され、他一端が選択トランジスタＳ２を介して共通ソース線ＳＬに接続されている。
【０１７１】
ここで、それぞれのトランジスタＭ０〜Ｍ１５、Ｓ１、Ｓ２は、同一のＰ型半導体基板１０（Ｐ型ウエル）上に形成されている。
【０１７２】
それぞれの半導体記憶装置Ｍ０〜Ｍ１５の制御電極は、データ選択線ＷＬ０〜ＷＬ１５に接続されている。
【０１７３】
また、データ転送線ＢＬに沿って配置された複数のＮＡＮＤ半導体記憶装置ブロックＮＡ１０１から１つの半導体記憶装置ブロックを選択してデータ転送線ＢＬに接続するため、選択トランジスタＳ１の制御電極がブロック選択線ＳＳＬに接続されている。選択トランジスタＳ２の制御電極は、ブロック選択線ＧＳＬに接続されている。
【０１７４】
ここで、本実施の形態では、ブロック選択線ＳＳＬ及びＧＳＬが、半導体記憶装置Ｍ０〜Ｍ１５のデータ選択線ＷＬ０〜ＷＬ１５の浮遊ゲート電極２２と同じ層の導電体層によって、紙面の左右方向に隣接する図示されていない他のセルとの間で接続されて形成されている。
【０１７５】
ここで、半導体記憶装置ブロックＮＡ１０１には、ブロック選択線ＳＳＬ、ＧＳＬは少なくとも１本以上あればよく、データ選択線ＷＬ０〜ＷＬ１５と同一方向に形成されることが高密度化には望ましい。
【０１７６】
本実施の形態では、半導体記憶装置ブロックＮＡ１０１に１６＝２４個の半導体記憶装置が接続されている例を示したが、データ転送線ＢＬ及びデータ選択線ＷＬ０〜ＷＬ１５に接続する半導体記憶装置の数は複数であればよく、２ｎ個（ｎは正の整数）であることが、アドレスデコードをする上で望ましい。
【０１７７】
図２４におけるＢ−Ｂ線に沿う縦断面構造を図２５に、図２４におけるＡ−Ａ線に沿う縦断面構造を図２６にそれぞれ示す。図２５は、半導体記憶装置部の縦断面構造を示している。
【０１７８】
図２４、図２５及び図２６において、例えばボロン不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の間のＰ型半導体基板１３に、例えば４〜２０ｎｍの厚さから成るシリコン酸化膜又はオキシナイトライド膜で構成されたトンネルゲート絶縁膜２１、２１（ＳＳＬ）、２１（ＧＳＬ）を介して、例えばリン又は砒素を１０１８ｃｍ−３から１０２１ｃｍ−３添加したポリシリコンから成る浮遊ゲート電極２２、２２（ＳＳＬ）、２２（ＧＳＬ）が、１０ｎｍから５００ｎｍの厚さで形成されている。
【０１７９】
これらは、例えばシリコン酸化膜から成る素子分離絶縁膜１１０が形成されていない領域上に、Ｐ型半導体領域１３と自己整合的に形成されている。
【０１８０】
例えば、半導体領域１３にトンネルゲート絶縁膜２１、浮遊ゲート電極２２を全面堆積した後、パターニングして半導体領域１３に達するまで、例えば０．０５〜０．５μｍの深さでエッチングし、絶縁膜を埋め込むことで素子分離絶縁膜１１０を形成することができる。
【０１８１】
このようにトンネルゲート絶縁膜２１及び浮遊ゲート電極２２を段差のない平面に全面形成できるので、より均一性が向上し特性に優れた成膜を行うことができる。
【０１８２】
この上に、例えば厚さ５ｎｍから３５ｎｍの間のシリコン酸化膜、オキシナイトライド膜、又はシリコン酸化膜／シリコン窒化膜／シリコン酸化膜から成るインターポリ絶縁膜２３を介して、例えばリン、砒素又はボロンを１０１７〜１０２１ｃｍ−３を不純物添加したポリシリコン、又はＷＳｉとポリシリコンとの積層構造、又はＷとポリシリコンの積層構造から成る制御ゲート電極２４が１０ｎｍから５００ｎｍの厚さで形成されている。
【０１８３】
この制御ゲート電極２４は、図２４に示されたように、隣接する半導体記憶装置ブロック間で相互に接続されるように、紙面左右方向にブロック境界まで形成されており、データ選択線ＷＬ０〜ＷＬ１５を構成している。
【０１８４】
尚、Ｐ型半導体領域１３は、Ｎ型半導体領域１２によってＰ型半導体基板１１と独立に電圧印加ができるようになっていることが、消去時の昇圧回路負荷を減らして消費電力を抑えるために望ましい。
【０１８５】
本実施の形態のゲート形状では、Ｐ型半導体領域１３の側壁が素子分離絶縁膜１１０で覆われているので、浮遊ゲート電極２２を形成する前のエッチングで露出することがなく、浮遊ゲート電極２２が半導体領域１３よりも下に位置することを防ぐことができる。
【０１８６】
よって、半導体領域１３と素子分離絶縁膜１１０との境界において、ゲート電界集中が発生したり、閾値が低下した寄生トランジスタが発生することを防止できる。
【０１８７】
さらに、電界集中に起因する書込み閾値の低下現象、いわゆるサイドウォーク（ｓｉｄｅｗａｌｋ）現象が生じにくく成るため、より信頼性の高いトランジスタを形成することができる。
【０１８８】
また、上記第１の実施の形態と同様に、図２６に示されたように、マスク絶縁膜２６、制御ゲート低抵抗化金属膜２５及び制御ゲート電極２４の途中までの側壁が、例えば２ｎｍから２０ｎｍの厚さのシリコン窒化膜又はシリコン酸窒化膜から成る側壁絶縁膜３１で覆われている。
【０１８９】
また、制御ゲート電極２４の下部の側壁にはシリコン酸化膜から成る側壁絶縁膜４２が形成され、浮遊ゲート電極２２の側壁にはシリコン酸化膜から成る側壁絶縁膜４１が形成され、ソース、ドレイン領域と成るＮ型不純物拡散層５１が形成されている。
【０１９０】
これら不純物拡散層５１、浮遊ゲート電極２２、制御ゲート電極２４により、浮遊ゲート電極２２に蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭセルが形成されており、そのゲート長は０．５μｍ以下０．０１μｍ以上とする。
【０１９１】
尚、この半導体記憶装置構造は、上記第１の実施の形態におけるものと同一であるため、説明を省略する。
【０１９２】
ここで、Ｎ型不純物拡散層５１は、例えばリンや砒素、アンチモンを表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３と成るように深さ１０ｎｍから５００ｎｍの間で形成されている。このＮ型不純物拡散層５１は、隣接する半導体記憶装置同士で共有され、ＮＡＮＤ接続が実現されている。
【０１９３】
また、浮遊ゲート電極２２（ＳＳＬ）、２２（ＧＳＬ）は、それぞれブロック選択線ＳＳＬ、ＧＳＬに接続されたゲート電極であり、浮遊ゲート型ＥＥＰＲＯＭの浮遊ゲート電極と同層で形成されている。
【０１９４】
この浮遊ゲート電極２２（ＳＳＬ）、２２（ＧＳＬ）のゲート長は、半導体記憶装置ゲート電極のゲート長よりも長く、例えば１μｍ以下０．０２μｍ以上で形成することにより、ブロック選択時と非選択時とのオン／オフ比を大きく確保でき、誤書き込みや誤読み出しを防止することができる。
【０１９５】
また、制御ゲート電極２４（ＳＳＬ）の片側に形成されたＮ型不純物拡散層５１ｄは、例えばＷ、ＷＳｉ、Ｔｉ、ＴｉＮ、又はＡｌから成るデータ転送線１０４（ＢＬ）と、コンタクトホール１０１ｄに形成されたコンタクト１０２ｄを介して接続されている。
【０１９６】
ここで、データ転送線１０４（ＢＬ）は、図２４には図示されていないが、隣接する半導体記憶装置ブロック間で接続されるように、図２４の紙面の上下方向に沿ってブロック境界まで形成される。
【０１９７】
一方、制御ゲート電極２４（ＧＳＬ） の片側に形成されたＮ型不純物拡散層５１Ｓは、コンタクトホール１０１Ｓに形成されたコンタクト１０２Ｓを介して、図示されていないソース線ＳＬと接続されている。
【０１９８】
このソース線ＳＬは、図２４には図示されていないが、隣接する半導体記憶装置ブロック間で接続されるように、図２４の紙面左右方向に沿ってブロック境界まで形成される。ここで、Ｎ型不純物拡散層５１Ｓを、紙面左右方向にブロック境界まで形成することにより、ソース線ＳＬとしてもよい。
【０１９９】
これらデータ転送線ＢＬ用のコンタクト１０２ｄ、ソース線ＳＬ用のコンタクト１０２Ｓとしては、例えばＮ型又はＰ型にドープされたポリシリコンやＷ、ＷＳｉ、Ａｌ、ＴｉＮ、Ｔｉ等がコンタクトホール１０１ｄ、１０１Ｓに充填されて、導電体領域となっている。これらソース線ＳＬ、データ転送ＢＬ、各トランジスタの間は、例えばシリコン酸化膜やシリコン窒化膜等から成る層間絶縁膜１０５によって充填されている。
【０２００】
データ転送線ＢＬの上部には、例えばシリコン酸化膜、シリコン窒化膜、又はポリイミド等から成る絶縁膜保護層１０６が形成され、また図示されていないが、例えばＷ、ＡｌやＣｕから成る上部配線が形成されている。
【０２０１】
本実施の形態では、上記第１の実施の形態における特徴に加えて、以下の特徴を有する。
【０２０２】
（１２）本実施の形態は、Ｐ型半導体領域１３を共通として、この半導体領域１３からトンネル注入によって複数セルを同時に消去することが可能である。このため、消去時の消費電力を抑制しつつ、多ビットを一括で高速消去することが可能である。
【０２０３】
また本実施の形態によれば、側壁絶縁膜３１を形成することにより、浮遊ゲート電極２２の電極幅を太くする効果がある。このことから、次のような効果を奏する。
【０２０４】
（１３）図６、図１４、図２０に示すように、リソグラフィの精度により決定されるマスク絶縁膜２６の加工寸法に対し、側壁絶縁膜３１の膜厚の２倍だけ、浮遊ゲート電極２２の幅を太くすることができる。
【０２０５】
特にＮＡＮＤ型ＥＥＰＲＯＭでは、一方の不純物拡散層がビット線ＢＬに接続された選択トランジスタＳ１の他方の不純物拡散層と、一方の不純物拡散層がソース線ＳＬに接続された選択トランジスタＳ２の他方の不純物拡散層との間に、メモリセルトランジスタＭ０〜Ｍ１５の各不純物拡散層が共有された形で直列に接続されている。このため、拡散層抵抗が寄生抵抗として作用し、読み出し時のビット線ＢＬの電流を減少させ、読み出し時間を増大させるという課題がある。
【０２０６】
本実施の形態によれば、ゲート電極の電極幅が太くなった分だけ不純物拡散層の長さが短くなり、不純物拡散層の寄生抵抗が減少する。その結果、読み出し電流が増大し、読み出し動作を高速化することができる。
【０２０７】
また、ＮＡＮＤ型ＥＥＰＲＯＭにおいては、読み出し時において非選択のＮＡＮＤブロックや非選択のメモリセルトランジスタ、あるいは書き込み状態にあるメモリセルトランジスタからのリーク電流が、誤読み出しの原因となる。このようなリーク電流は、選択トランジスタ及びメモリセルトランジスタのゲート長の微細化に伴って大きくなる。これは、ショートチャネル効果によってトランジスタのオフリーク電流が増大するためである。特に、選択トランジスタのカットオフ特性が重要なパラメータとなる。
【０２０８】
本実施の形態によれば、ゲート電極が太くなった分だけショートチャネル効果が改善し、リーク電流が減少するため、誤読み出しに対するマージンが向上する。特に、メモリセルトランジスタＭ０〜Ｍ１５だけでなく、選択トランジスタＳ１、Ｓ２のゲート長を、ＮＡＮＤ長、即ちソース線ＳＬのコンタクトとビット線ＢＬのコンタクトとの間の距離を変えることなく、長くすることができるので、半導体記憶装置の高密度化と読み出し特性の向上を両立させることが可能である。
【０２０９】
（Ｅ）第５の実施の形態
本発明の第５の実施の形態による不揮発性半導体記憶装置について、以下に説明する。
【０２１０】
本実施の形態は、上記第２の実施の形態の半導体記憶装置構造を、ＮＡＮＤセルアレイに用いた場合に相当する。尚、上記第２の実施の形態における要素と同一の要素には、同一符号を付して説明を省略する。尚、等価回路構成及び平面構成は、図２３、図２４と同様であり、説明を省略する。
【０２１１】
図２７に、図２４におけるＡ−Ａ線に沿う縦断面を示す。
【０２１２】
上記第２の実施の形態と同様に、マスク絶縁膜２６、制御ゲート低抵抗化金属膜２５、制御ゲート電極２４の側壁が、例えば２ｎｍから２０ｎｍの厚さのシリコン窒化膜又はシリコン酸窒化膜から成る側壁絶縁膜３１で覆われている。
【０２１３】
浮遊ゲート電極２２の側壁には、シリコン酸化膜から成る側壁絶縁膜４１が形成され、またソース、ドレイン領域と成るＮ型不純物拡散層５１が形成されている。
【０２１４】
これら不純物拡散層５１、浮遊ゲート電極２２、制御ゲート電極２４により、浮遊ゲート電極２２に蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭセルが形成されている。
【０２１５】
本実施の形態では、上記第２の実施の形態における特徴に加えて、上記第４の実施の形態において説明した（１２）、（１３）の特徴を有する。
【０２１６】
（Ｆ）第６の実施の形態
本発明の第６の実施の形態による不揮発性半導体記憶装置について、以下に説明する。
【０２１７】
本実施の形態は、上記第３の実施の形態の半導体記憶装置構造を、ＮＡＮＤセルアレイに用いた場合に相当する。尚、上記第３の実施の形態における要素と同一の要素には、同一符号を付して説明を省略する。尚、等価回路構成及び平面構成は、図２３、図２４と同様であり、説明を省略する。
【０２１８】
図２８に、図２４におけるＡ−Ａ線に沿う縦断面を示す。
【０２１９】
上記第３の実施の形態と同様に、マスク絶縁膜２６、制御ゲート低抵抗化金属膜２５、制御ゲート電極２４、インターポリ絶縁膜２３、浮遊ゲート電極２２の途中までの側壁が、例えば２ｎｍから２０ｎｍの厚さのシリコン窒化膜又はシリコン酸窒化膜から成る側壁絶縁膜３１で覆われている。
【０２２０】
浮遊ゲート電極２２の下部の側壁には、シリコン酸化膜から成る側壁絶縁膜４１が形成され、またソース、ドレイン領域と成るＮ型不純物拡散層５１が形成されている。
【０２２１】
これら不純物拡散層５１、浮遊ゲート電極２２、制御ゲート電極２４により、浮遊ゲート電極２２に蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭセルが形成されている。
【０２２２】
本実施の形態では、上記第３の実施の形態における特徴に加えて、上記第４、第５の実施の形態において説明した（１２）、（１３）の特徴を有する。
【０２２３】
上述した実施の形態はいずれも一例であって、本発明を限定するものではない。例えば、素子分離膜や絶縁膜の形成法は、シリコンをシリコン酸化膜やシリコン窒化膜に変換する上記実施の形態における方法以外に、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法等を用いてもよい。
【０２２４】
また、インターポリ絶縁膜２３は、ＴｉＯ２膜、Ａｌ２Ｏ３膜、あるいはタンタル酸化膜、チタン酸ストロンチウム膜、チタン酸バリウム膜、チタン酸ジルコニウム鉛膜、ＺｒＳｉＯ膜、ＨＦＳｉＯ膜、ＺｒＳｉＯＮ膜、又はＨＦＳｉＯＮ膜、又はいずれか少なくとも２層を有する積層膜を用いてもよい。
【０２２５】
また、側壁絶縁膜３１やマスク絶縁膜２６は、耐酸化性がある絶縁膜であればよく、例えばＡｌ２Ｏ３、ＺｒＳｉＯ膜、ＨＦＳｉＯ膜、ＺｒＳｉＯＮ膜、ＨＦＳｉＯＮ膜、Ｓｉ膜、ＳｉＯＮ膜、又はいずれか少なくとも２層を有する積層膜でもよい。
【０２２６】
上記実施の形態では、半導体基板としてＰ型半導体基板を用いているが、替わりにＮ型半導体基板、ＳＯＩ基板のＳＯＩシリコン層、ＳｉＧｅ混晶層、ＳｉＧｅＣ混晶層等、シリコンを含む単結晶半導体基板であればよい。
【０２２７】
さらに、Ｐ型半導体基板上にＮ型ＭＯＳＦＥＴを形成する場合について述べたが、Ｎ型半導体基板上にＰ型ＭＯＳＦＥＴを形成する場合に置き換えてもよく、その場合には、上述の実施の形態におけるＮ型をＰ型、Ｐ型をＮ型と読み替え、さらに、ドーピング不純物種のＡｓ、Ｐ、ＳｂをＩＮ、Ｂのいずれかと読み替えればよい。
【０２２８】
また、制御ゲート電極として、Ｓｉ半導体、 ＳｉＧｅ混晶、ＳｉＧｅＣ混晶を用いることができ、またこれらの積層構造でもよい。
【０２２９】
また制御ゲート低抵抗化金属膜は、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭＯＳｉ等のシリサイドやポリサイド、Ｔｉ、Ａｌ、Ｃｕ、ＴｉＮ、Ｗ等の金属を用いることができる。
【０２３０】
また、上記実施の形態ではＮＡＮＤ型半導体記憶装置について示したが、ＮＯＲ型や単体型の半導体記憶装置についても、上記第１〜第３の実施の形態を適用することができる。
【０２３１】
また、制御ゲート低抵抗化金属膜としてＷを用いた場合には、制御ゲート低抵抗化金属膜と制御ゲート電極との間に、例えばＷＮ又はＷＳｉから成るバリアメタルを０．５〜１０ｎｍの厚さで形成することが、ゲート構造を積層した後の熱工程による界面での凸凹を防ぐために望ましい。
【０２３２】
その他、本発明の技術的範囲を逸脱しない範囲内で、様々に変形することができる。
【０２３３】
【発明の効果】
以上説明したように、本発明の不揮発性半導体記憶装置は、制御ゲート電極を構成する金属層の側壁が側壁絶縁膜により覆われることで、ゲート側壁酸化工程においてこの金属層が異常酸化せず、ゲート電極としての正常な形状及び寸法を保つことができるので、この後ゲート電極をマスクとして不純物をイオン注入して不純物拡散層を形成する場合に正常に形成することができるので、歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による不揮発性半導体記憶装置の断面構成を示した縦断面図。
【図２】同第１の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図３】同第１の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図４】同第１の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図５】同第１の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図６】同第１の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図７】同第１の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図８】同第１の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図９】本発明の第２の実施の形態による不揮発性半導体記憶装置の断面構成を示した縦断面図。
【図１０】同第２の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図１１】同第２の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図１２】同第２の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図１３】同第２の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図１４】同第２の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図１５】同第２の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図１６】本発明の第３の実施の形態による不揮発性半導体記憶装置の断面構成を示した縦断面図。
【図１７】同第３の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図１８】同第３の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図１９】同第３の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図２０】同第３の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図２１】同第３の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図２２】同第３の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図２３】本発明の第４、第５、第６の実施の形態による不揮発性半導体記憶装置の回路構成を示した回路図。
【図２４】本発明の第４、第５、第６の実施の形態による不揮発性半導体記憶装置の平面構成を示した平面図。
【図２５】同第４の実施の形態による不揮発性半導体記憶装置における図２６のＢ−Ｂ線に沿う断面構成を示した縦断面図。
【図２６】同第４の実施の形態による不揮発性半導体記憶装置における図２６のＡ−Ａ線に沿う断面構成を示した縦断面図。
【図２７】同第５の実施の形態による不揮発性半導体記憶装置における図２６のＡ−Ａ線に沿う断面構成を示した縦断面図。
【図２８】同第６の実施の形態による不揮発性半導体記憶装置における図２６のＡ−Ａ線に沿う断面構成を示した縦断面図。
【図２９】従来の不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【符号の説明】
１０ 半導体基板
２１ トンネルゲート絶縁膜
２２ 浮遊ゲート電極
２３ インターポリ絶縁膜
２４ 制御ゲート電極
２５ 制御ゲート低抵抗化金属膜
２６ マスク絶縁膜
３１ 側壁絶縁膜
４１、４２ 側壁酸化膜
５１ 不純物拡散層
７１ 層間絶縁膜
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
チャネル領域からトンネル絶縁膜を介してトンネル電流によって電荷蓄積層に注入した電荷をディジタルビットの情報格納として用い、その電荷量に応じたＭＯＳＦＥＴのコンダクタンス変化を測定することで、情報を読み出す不揮発性半導体記憶装置が開発されている。
【０００３】
このような不揮発性半導体記憶装置では、Ｓｉ／Ｗの組成比が２．４以上のタングステンシリサイド（ＷＳｉ）から成る金属とポリシリコンとの積層構造が用いられている。
【０００４】
制御ゲート電極の抵抗を下げてゲート遅延を短縮し、書き込み時間を削減するために、このＷＳｉをより低抵抗な材料、即ちＳｉ／Ｗの組成比が２．４以下のＷＳｉ、あるいはＷにすると、セルの信頼性が悪化するという問題があった。
【０００５】
このような現象について、従来の不揮発性半導体記憶装置における問題について、図２９を用いて述べる。
【０００６】
先ず、Ｐ型半導体基板１０上に、トンネル酸化膜２１として例えばシリコン酸化膜を形成し、その上に、浮遊ゲート電極２２として例えばリンを導入したポリシリコン膜を形成する。
【０００７】
その上に、インターポリ絶縁膜２３を積層し、さらにその上に、制御ゲート電極２４としてポリシリコン膜を形成する。このポリシリコン膜上に、例えばＷＳｉ又はＷから成る制御ゲート低抵抗化金属膜２５を形成する。
【０００８】
ここで、制御ゲート低抵抗化金属膜２５として、Ｓｉ／Ｗの組成比が２．４以下のＷＳｉから成る金属又はＷを使用し、さら成る低抵抗化を試みた場合を考える。
【０００９】
制御ゲート低抵抗化金属膜２５上に、ゲート電極加工の際のエッチングマスク材と成るマスク絶縁膜２６として、例えばシリコン窒化膜を形成する。
【００１０】
このようにして形成された積層構造に対し、例えばリソグラフィ後に異方性エッチングを行い、浮遊ゲート電極２２と成るポリシリコン膜からマスク絶縁膜２６と成るシリコン窒化膜までパターニングする。
【００１１】
次いで、異方性エッチングによるダメージ回復、及び浮遊ゲート電極２２と成るポリシリコン膜からゲート側壁を介したリーク電流を防止するために、例えば５〜２０ｎｍの範囲で浮遊ゲート電極２２の側壁酸化を行う。
【００１２】
この際に、制御ゲート低抵抗化金属膜２５がＷＳｉあるいはＷから成る場合、通常のウェット酸化やドライ酸化、またはＩＳＳＧ酸化条件では、制御ゲート低抵抗化金属膜２５の方が浮遊ゲート電極２２のポリシリコン膜より多く酸化される。このため、図２９に示されたように、制御ゲート低抵抗化金属膜２５の側壁に形成された金属元素を含んだシリコン酸化膜４３が、浮遊ゲート電極２２のポリシリコン膜、制御ゲート電極２４のポリシリコン膜の側面にそれぞれ形成されたシリコン酸化膜から成る側壁酸化膜４１、４２よりも膨らんだ形状と成る。
【００１３】
特に、制御ゲート低抵抗化金属膜２５が、Ｓｉ／Ｗの組成比が２．４以下のＷＳｉから成る場合、側壁酸化工程において、導電性があるタングステン酸化物６１が異常成長する。
【００１４】
一方、制御ゲート低抵抗化金属膜２５がＷから成る場合は、７００℃以上の熱工程で容易に酸化され、導電性があるタングステン酸化物６１が異常成長する。
【００１５】
いずれにせよ、隣接する制御ゲートの制御ゲート低抵抗化金属膜２５（ＷＬ１）と制御ゲート低抵抗化金属膜２５（ＷＬ２）との間が、導電性を有するタングステン酸化膜６１によって狭まるため、データ選択線ＷＬ１とＷＬ２との間で耐圧不良を生じる。
【００１６】
さらに、ゲート側壁酸化後に、通常はソースドレイン領域２８を形成するためにリンまたは砒素等のＮ型不純物をイオン注入する。しかしながら、タングステン酸化膜６１が形成されると、イオン注入に対してシャドウイング（ｓｈａｄｏｗｉｎｇ）が生じるため、その下の半導体基板１０にＮ型不純物が充分供給されなく成る。
【００１７】
よって、図２９に示されたように、ソース、ドレイン領域と成る不純物拡散層５１が形成されない部分５２が生じ、トランジスタとして動作しなく成る。
【００１８】
この後、ゲート電極間に、例えばシリコン酸化膜やシリコン窒化膜から成る層間絶縁膜を埋め込んだ場合、タングステン酸化物６１が膨らんで形成されているために埋め込み性が悪く、巣（ｓｅａｍ）と称される空隙が生じる。また、タングステン酸化物６１の存在によってシャドウイングが生じ、浮遊ゲートの側壁に層間絶縁膜が形成されない空隙が発生する。
【００１９】
このように、電荷蓄積層の極近傍に形成された空隙が発生すると、空隙がない場合とで層間絶縁膜のエッチング深さが大幅に変わるので、その部分にコンタクトを後に形成する場合に、エッチング深さの制御性を極端に悪化させることに成る。
【００２０】
さらに、図２９の紙面に向かって垂直方向に隣接してメモリセルを形成した場合に、空隙に沿ってコンタクト電極形成用の導電体が入り込むため、隣接セル間にショートが生じるおそれもある。
【００２１】
ところで、ポリシリコンとＷとの選択酸化について、後述する非特許文献１が開示されている。
【００２２】
この文献において、８００℃から８５０℃での選択酸化によって、ポリシリコン側壁をＷよりもより多く酸化する方法を開示している。
【００２３】
しかしながらこの方法では、通常８５０℃以下の低温酸化であるが故に酸化膜の粘性が高く、側壁酸化膜４１とトンネル酸化膜２１との接点に位置する浮遊ゲート電極２２において、図２９に示されたように酸化後の形状が端部２００において凸状態に尖ったものと成る。
【００２４】
特に、浮遊ゲート電極２２のポリシリコン中のリン濃度が高く、酸化速度が速い場合にこの形状はより顕著と成る。
【００２５】
このため、不揮発性半導体記憶装置として用いた場合、その浮遊ゲート電極２２から電子を引き抜く消去時において、凸状に尖った部分２００で電界集中を生じ、平端な部分よりも凸状の部分から半導体基板１０又は不純物拡散層５１に放出されやすく成る。
【００２６】
この結果、凸状の部分に集中的に電子が流れるため、フラッシュメモリとして書き込み及び消去を繰り返すとその部分の劣化が速く進み、信頼性を損うことと成る。
【００２７】
また、本発明に関連する技術を開示するものとして、後述する特許文献１が存在する。
【００２８】
この文献には、制御ゲートにタングステンを用いた不揮発性半導体記憶装置において、制御ゲートを窒化膜で覆うことによって、タングステンの異常酸化を防止する技術が開示されている。
【００２９】
しかし、この技術には次のような問題があった。この文献の図９に示されたように、窒化膜４９ａが、制御ゲート用ポリシリコン層３９の側壁を覆っているが、ＯＮＯ膜３７及びフローティングゲート用ポリシリコン層３５の側壁は全く覆っていない。
【００３０】
この文献では、後酸化によってフローティングゲート用ポリシリコン層３５に形成される後酸化膜の形状が開示されてはいない。しかし、後酸化工程を経ると、ＯＮＯ膜３７の下部に位置するフローティングゲート用ポリシリコン層３５の側壁が酸化されてバーズビークが形成され、ＯＮＯ膜３７の上部に位置する制御ゲート用ポリシリコン層３９の側壁は全く酸化されないことになる。
【００３１】
このために、ＯＮＯ膜３７上部のエッチングダメージの回復が不十分となり、耐圧不良及び信頼性不良の原因となっていた。
【００３２】
ところで、不揮発性半導体記憶装置では、後酸化量を少なくしてＯＮＯ膜３７の側壁の上端及び下端に形成されるバーズビークを小さくすれば、ＯＮＯ膜３７の厚膜化を防止できる。これにより、ＣＯＮＯ／（ＣＯＮＯ＋ＣＯＸ）で定義されるカップリング比が大きくなり、その結果データの書き込み特性（プログラム特性）が向上する。ここで、ＣＯＮＯはＯＮＯ膜３７の容量、ＣＯＸはトンネル酸化膜３３ａの容量とする。
【００３３】
しかし、この文献の図９に開示されたＯＮＯ膜３７の下部に位置するフローティングゲート用ポリシリコン層３５の側壁にはバーズビークが形成される。このため、書き込み特性においても十分ではない。
【００３４】
つまり、ＯＮＯ膜３７の側壁の上端、下端にバーズビークを形成するか否かによって、耐圧に関する信頼性とプログラム特性とがトレードオフの関係にある。この文献に開示された技術では、そのどちらも満足させることもできないという問題があった。
【００３５】
【非特許文献１】
Ｓ．ｃｈｏｉ、”Ｈｉｇｈ Ｍａｎｕｆａｃｔｕｒａｂｌｅ Ｓｕｂ−１００ｎｍ ＤＲＡＭ Ｉｎｔｅｇｒａｔｅｄ ｗｉｔｈ Ｆｕｌｌ Ｆｕｎｃｔｉｏｎａｌｉｔｙ”、ＩＥＤＭ２００２
【特許文献１】
特開２００３−３１７０８号公報
【００３６】
【発明が解決しようとする課題】
上述したように、Ｓｉ／Ｗの組成比が２．４以下のＷＳｉから成る金属またはＷを用いて制御ゲート低抵抗化金属膜２５を形成した場合、ゲート側壁酸化工程において、導電性があるタングステン酸化物６１が異常成長し、制御ゲート間の耐圧劣化をもたらすという問題があった。
【００３７】
また、側壁酸化膜４１とトンネル酸化膜２１との接点に位置する浮遊ゲート電極２２が凸状に尖った形状となり、電界集中により劣化が進み信頼性の低下を招くという問題があった。
【００３８】
さらに、制御ゲートにタングステンを用いる装置において、制御ゲートを窒化膜で覆ってタングステンの異常酸化を防止する従来技術も提案されているが、信頼性及びプログラム特性の点において問題があった。
【００３９】
本発明は、上記事情に鑑みてなされたもので、Ｓｉ／Ｗの組成比が２．４以下のＷＳｉから成る金属又はＷを用いて制御ゲート低抵抗化金属を形成した場合においても、十分抵抗が低く、かつゲート間の耐圧を確保して高い信頼性が得られ、またプログラム特性においても向上させることが可能な不揮発性半導体記憶装置を提供することを目的とする。
【００４０】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、
半導体基板と、
前記半導体基板の表面部分に所定間隔を空けて形成されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域の間に位置するチャネル領域と、
前記チャネル領域上に、第１の絶縁膜を介して形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に、第２の絶縁膜を介して形成された半導体層と、この半導体層上に形成された金属層とを含む制御ゲート電極と、
前記制御ゲート電極上に形成された耐酸化性を有する第３の絶縁膜とを有する、電気的に情報の書き込み及び消去が可能な不揮発性半導体記憶装置において、
少なくとも前記金属層の側壁を覆うように形成された耐酸化性を有する第４の絶縁膜をさらに備え、
前記第４の絶縁膜は、前記金属層の側壁から少なくとも前記制御ゲート電極の前記半導体層の側壁の一部に渡って形成されていることを特徴とする。
【００４１】
ここで、前記第４の絶縁膜が、インターポリ絶縁膜の上部に配置されていてもよい。
【００４２】
また本発明の不揮発性半導体記憶装置は、
半導体基板と、
前記半導体基板の表面部分に所定間隔を空けて形成されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域の間に位置するチャネル領域と、
前記チャネル領域上に、第１の絶縁膜を介して形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に、第２の絶縁膜を介して形成された半導体層と、この半導体層上に形成された金属層とを含む制御ゲート電極と、
前記制御ゲート電極上に形成された耐酸化性を有する第３の絶縁膜と、
前記金属層の側壁及び前記制御ゲート電極の前記半導体層の側壁を覆うように形成された耐酸化性を有する第４の絶縁膜とを有するメモリセルを、少なくとも２個直列に接続された状態で備え、
さらに、前記ソース領域及びドレイン領域、前記チャネル領域、前記浮遊ゲート電極、前記制御ゲート電極、前記第１、第２、第３及び第４の絶縁膜を有する二つの選択トランジスタを、直列に接続された前記メモリセルのそれぞれ両端に接続された状態で備え、
前記メモリセル及び前記選択トランジスタは、同一導電型半導体領域に形成された電界効果トランジスタであることを特徴とする。
【００４３】
あるいは本発明の不揮発性半導体記憶装置は、
半導体基板と、
前記半導体基板の表面部分に所定間隔を空けて形成されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域の間に位置するチャネル領域と、
前記チャネル領域上に、第１の絶縁膜を介して形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に、第２の絶縁膜を介して形成された半導体層と、この半導体層上に形成された金属層とを含む制御ゲート電極と、
前記制御ゲート電極上に形成された耐酸化性を有する第３の絶縁膜とを有し、電気的に情報の書き込み及び消去が可能な不揮発性半導体記憶装置において、
前記金属層の側壁、前記制御ゲート電極の前記半導体層の側壁から前記浮遊ゲート電極の側壁の一部に渡って覆うように形成された耐酸化性を有する第４の絶縁膜をさらに備えることを特徴とする。
【００４４】
ここで、前記浮遊ゲート電極の前記半導体層の側壁の少なくとも一部には、前記電荷蓄積電極が酸化されて形成された第５の絶縁膜が形成されており、
この第５の絶縁膜は、前記浮遊ゲート電極の側壁における前記第１の絶縁膜と接する箇所において、前記第１の絶縁膜あるいは前記第２の絶縁膜と接しない箇所より厚膜化されていてもよい。
【００４５】
前記第５の絶縁膜は、シリコン酸化膜またはシリコン窒化膜から成り、前記第４の絶縁膜より酸素組成が多いものであってもよい。
【００４６】
前記金属層は、Ｗ又はＷＳｉ、あるいはＳｉ／Ｗ比が２．２以下のＷＳｉからなるものであってもよい。
【００４７】
前記第４の絶縁膜は、シリコン窒化膜から成るものであってもよい。
【００４８】
また本発明の不揮発性半導体記憶装置は、
前記ソース領域及びドレイン領域、前記チャネル領域、前記浮遊ゲート電極、前記制御ゲート電極、前記第１、第２、第３及び第４の絶縁膜を有するメモリセルを、前記ソース領域又はドレイン領域を共有するように、少なくとも２個隣接した状態で備え、
隣接する前記メモリセルのそれぞれの前記制御ゲート電極間に、第６の絶縁膜が埋め込み形成されていることを特徴とする。
【００４９】
あるいは本発明の不揮発性半導体記憶装置は、
前記ソース領域及びドレイン領域、前記チャネル領域、前記浮遊ゲート電極、前記制御ゲート電極、前記第１、第２、第３及び第４の絶縁膜を有するメモリセルを、少なくとも２個直列に接続された状態で備え、
さらに、前記ソース領域及びドレイン領域、前記チャネル領域、前記浮遊ゲート電極、前記制御ゲート電極、前記第３の絶縁膜を有する二つの選択トランジスタを、直列に接続された前記メモリセルのそれぞれ両端に接続された状態で備え、
前記メモリセル及び前記選択トランジスタは、同一導電型半導体領域に形成された電界効果トランジスタであってもよい。
【００５０】
本発明の不揮発性半導体記憶装置の製造方法は、
半導体基板上に、第１の絶縁膜、浮遊ゲート電極となる導電膜、第２の絶縁膜、制御ゲート電極となる半導体層及び金属層、第３の絶縁膜を順に形成する工程と、
前記第３の絶縁膜、前記金属層、前記半導体層の途中の深さまで、ゲート電極の形状にパターニングする工程と、
前記第３の絶縁膜、前記金属層、前記半導体層の表面上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜が、前記第３の絶縁膜、前記金属層、前記半導体層の側壁に残存し、前記半導体層の上面には残存しないように、前記第４の絶縁膜にエッチングを行う工程と、
前記第３の絶縁膜をマスクとして、前記半導体層、前記金属層、前記第２の絶縁膜及び前記導電膜にエッチングを行い、電極の形状にパターニングを行うことで、前記浮遊ゲート電極、前記制御ゲート電極を形成する工程と、
前記半導体層の側壁のうち前記第４の絶縁膜で覆われていない部分、及び前記導電膜の側壁に、後酸化処理を行って側壁酸化膜を形成する工程と、
前記浮遊ゲート電極及び前記制御ゲート電極をマスクとして前記半導体基板の表面部分に不純物をイオン注入し、ソース領域及びドレイン領域を形成する工程とを備えることを特徴とする。
【００５１】
また本発明の不揮発性半導体記憶装置の製造方法は、
半導体基板上に、第１の絶縁膜、浮遊ゲート電極となる導電膜、第２の絶縁膜、制御ゲート電極となる半導体層及び金属層、第３の絶縁膜を順に形成する工程と、
前記第３の絶縁膜、前記金属層、前記半導体層をゲート電極の形状にパターニングする工程と、
前記第３の絶縁膜、前記金属層、前記半導体層、前記第２の絶縁膜の表面上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜が、前記第３の絶縁膜、前記金属層、前記半導体層の側壁に残存し、前記第４の絶縁膜及び前記第２の絶縁膜が前記導電膜の上面には残存しないように、前記第４の絶縁膜及び前記第２の絶縁膜にエッチングを行う工程と、
前記第３の絶縁膜をマスクとして、前記半導体層、前記金属層、前記第２の絶縁膜及び前記導電膜にエッチングを行い、電極の形状にパターニングを行うことで、前記浮遊ゲート電極、前記制御ゲート電極を形成する工程と、
前記導電膜の側壁に、後酸化処理を行って側壁酸化膜を形成する工程と、
前記浮遊ゲート電極及び前記制御ゲート電極をマスクとして前記半導体基板の表面部分に不純物をイオン注入し、ソース領域及びドレイン領域を形成する工程とを備える製造方法を用いて、前記ソース領域及びドレイン領域、前記チャネル領域、前記浮遊ゲート電極、前記制御ゲート電極、前記第１、第２、第３及び第４の絶縁膜を有するメモリセルを、少なくとも２個直列に接続された状態で備え、
さらに、前記ソース領域及びドレイン領域、前記チャネル領域、前記浮遊ゲート電極、前記制御ゲート電極、前記第３の絶縁膜を有する二つの選択トランジスタを、直列に接続された前記メモリセルのそれぞれ両端に接続された状態で備える。
【００５２】
あるいは本発明の不揮発性半導体記憶装置の製造方法は、
半導体基板上に、第１の絶縁膜、浮遊ゲート電極となる導電膜、第２の絶縁膜、制御ゲート電極となる半導体層及び金属層、第３の絶縁膜を順に形成する工程と、
前記第３の絶縁膜、前記金属層、前記半導体層、前記導電膜の途中の深さまで、ゲート電極の形状にパターニングする工程と、
前記第３の絶縁膜、前記金属層、前記半導体層、前記導電膜の表面上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜が、前記第３の絶縁膜、前記金属層、前記半導体層、前記導電膜の側壁に残存し、前記導電膜の上面には残存しないように、前記第４の絶縁膜にエッチングを行う工程と、
前記第３の絶縁膜をマスクとして、前記半導体層、前記金属層、前記第２の絶縁膜及び前記導電膜にエッチングを行い、電極の形状にパターニングを行うことで、前記浮遊ゲート電極、前記制御ゲート電極を形成する工程と、
前記導電膜の側壁のうち前記第４の絶縁膜で覆われていない部分に、後酸化処理を行って側壁酸化膜を形成する工程と、
前記浮遊ゲート電極及び前記制御ゲート電極をマスクとして前記半導体基板の表面部分に不純物をイオン注入し、ソース領域及びドレイン領域を形成する工程とを備えることを特徴とする。
【００５３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００５４】
（Ａ）第１の実施の形態
図１に、本発明の第１の実施の形態による不揮発性半導体記憶装置の素子の断面構造を示す。
【００５５】
本実施の形態は、制御ゲート低抵抗化金属膜２５の側壁の全て、及び制御電極２４と成るポリシリコン膜の側壁の一部分が、耐酸化性を有する膜、例えばシリコン窒化膜やシリコン酸化膜等から成る側壁絶縁膜によって覆われている点に特徴がある。
【００５６】
図１において、例えばボロン又はインジウム不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の範囲のＰ型シリコン半導体基板１０上に、例えば４〜２０ｎｍの厚さのシリコン酸化膜又はオキシナイトライド膜、又はシリコン窒化膜から成るトンネルゲート絶縁膜２１を介して、例えばポリシリコンから成る浮遊ゲート電極２２が、１０ｎｍから５００ｎｍの厚さで形成されている。
【００５７】
この上に、例えばインターポリ絶縁膜２３と成るＯＮＯ膜（シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の多層膜）が、例えばそれぞれ２〜１０ｎｍ、５〜１５ｎｍ、２〜１０ｎｍの厚さの範囲で積層されている。
【００５８】
このインターポリ絶縁膜２３は、例えばＡｌ２Ｏ３膜でも良いし、あるいは単層のシリコン酸化膜でも良く、その厚さは５ｎｍ以上３０ｎｍ以下と成るようにする。
【００５９】
その上に、例えば制御ゲート電極２４（選択トランジスタ用の選択ゲート電極２４（ＳＧ）、半導体記憶装置トランジスタ用のデータ選択線２４（ＷＬ１）、データ選択線２４（ＷＬ２））と成るポリシリコンが、１０ｎｍから５００ｎｍの厚さで形成されている。
【００６０】
さらにその上に、制御ゲート低抵抗化金属膜２５として、ＷＳｉ又はＷが厚さ１０ｎｍから５００ｎｍの厚さで積層されている。
【００６１】
ここで、ＷＳｉを用いる場合には、従来用いていたＳｉ／Ｗの組成比が２．４以上のＷＳｉよりも、Ｓｉ／Ｗの組成比が２．４以下のＷＳｉから成る金属である方が、抵抗を下げることができるので望ましい。
【００６２】
さらに、より具体的には、Ｓｉ／Ｗの組成比を２．１５以下２以上とすると、Ｓｉ／Ｗの組成比が２．４以上のＷＳｉにおける抵抗率の７０％より小さくすることができる。これにより、１世代分（７０〜８０％）デザインルールを縮小した場合、即ちデータ制御線の長さを保持しつつ制御線幅を１世代分縮小した場合にも、抵抗を一定値以下に保つことができる。
【００６３】
よって、データ制御線方向の長さを一定にしてセルアレイ規模を増やすことができるので、データ制御線方向のパッケージサイズに制約のあるＮＡＮＤ型不揮発性半導体記憶装置においては特に設計上望ましい。
【００６４】
制御ゲート低抵抗化金属膜２５上に、ゲート電極加工用のエッチングマスク材と成る、例えばシリコン窒化膜やシリコン酸窒化膜（ＳｉＯＮ）から成るマスク絶縁膜２６が、１０ｎｍから５００ｎｍの厚さの範囲で積層されている。この制御ゲート低抵抗化金属膜２５は、例えばシリコン酸化膜とシリコン窒化膜等の積層絶縁膜であってもよい。
【００６５】
このマスク絶縁膜２６は、側壁酸化時に酸化剤が上面から制御ゲート低抵抗化金属膜２５を酸化しないようにするため、耐酸化性があることが必要である。
【００６６】
さらに、制御ゲート低抵抗化金属膜２５の側面と制御ゲート電極２４と成るポリシリコン膜の側面の上部両側には、例えば２ｎｍから２０ｎｍの厚さのシリコン窒化膜又はシリコン酸窒化膜から成る側壁絶縁膜３１が形成されている。
【００６７】
この側壁絶縁膜３１は、側壁酸化時に酸化剤が上面から制御ゲート低抵抗化金属膜２５を酸化しないように、耐酸化性があることが必要である。
【００６８】
特に、側壁絶縁膜３１は、ゲート後酸化工程よりも前に形成する必要がある。このため、ゲート後酸化による酸化剤が、側壁絶縁膜３１と制御ゲート低抵抗化金属膜２５との間から侵入するのを防ぐため、制御ゲート低抵抗化金属膜２５に直接接した状態で形成されていることが望ましい。
【００６９】
さらに、制御ゲート電極２４の下部側壁には、例えば３ｎｍから２０ｎｍの厚さのシリコン酸化膜から成る側壁酸化膜４２が形成されている。
【００７０】
また、浮遊ゲート電極２２の側壁には、例えば３ｎｍから２０ｎｍの厚さのシリコン酸化膜から成る側壁酸化膜４１が形成されている。
【００７１】
ここで、側壁酸化膜４１は、浮遊ゲート電極２２の酸化によって形成されており、酸素組成が側壁絶縁膜３１よりも多いシリコン酸窒化膜（ＳｉＯＮ）でもよい。尚、この側壁酸化膜４２は、制御ゲート低抵抗化金属膜２５と接しないように離れて形成されている。
【００７２】
半導体基板１０の表面部分に、ゲート電極をマスクとしてＮ型不純物がイオン注入されて、ソース、ドレイン領域と成るＮ型不純物拡散層５１が形成されている。この二つのＮ型不純物拡散層５１の間には、チャネル領域が位置する。
【００７３】
このＮ型不純物拡散層５１と、浮遊ゲート電極２２、制御ゲート電極２４により、浮遊ゲート型不揮発性ＥＥＰＲＯＭセルが構成され、浮遊ゲート電極２２のゲート長は、０．０１μｍ以上で０．５μｍ以下とする。
【００７４】
これらソース、ドレイン領域としてのＮ型不純物拡散層５１は、例えばリンや砒素、アンチモンを表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３と成るように、半導体基板１０の表面から深さ１０ｎｍ〜５００ｎｍの範囲で形成されている。
【００７５】
さらに、これらＮ型不純物拡散層５１は隣接する半導体記憶装置同士で共有され、例えばＮＡＮＤ接続やＮＯＲ接続が実現されている。
【００７６】
さらに、浮遊ゲート電極２２間には、例えばシリコン酸化膜やシリコン窒化膜、シリコン酸窒化膜から成る層間絶縁膜７１が埋め込まれるように形成されている。
【００７７】
また、半導体基板１０におけるソース、ドレイン領域としてのＮ型不純物拡散層５１の間にはチャネル領域が形成されており、ゲート絶縁膜２１を通じてその伝導キャリアの数を変化させることができるようになっている。
【００７８】
次に、本実施の形態における製造工程について、図２〜図８を用いて説明する。
【００７９】
例えば、ボロン又はインジウム不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の範囲にあるＰ型シリコン半導体基板１０上に、例えば４〜２０ｎｍの厚さから成るシリコン酸化膜又はオキシナイトライド膜、又は窒化膜から成るトンネルゲート絶縁膜２１を形成する。
【００８０】
さらに、例えばポリシリコンから成る浮遊ゲート電極２２を、１０〜５００ｎｍの厚さでＬＰＣＶＤ法により形成する。
【００８１】
この上に、例えばインターポリ絶縁膜２３と成るＯＮＯ膜（シリコン酸化膜、シリコン窒化膜、シリコン酸化膜から成る多層膜）を、例えばそれぞれ２〜１０ｎｍ、５〜１５ｎｍ、２〜１０ｎｍの厚さの範囲で積層する。このインターポリ絶縁膜２３は、例えばＡｌ２Ｏ３膜でも良いし、単層のシリコン酸化膜でも良い。
【００８２】
さらにその上に、制御ゲート電極２４（選択ゲート電極２４（ＳＧ）、データ選択線２４（ＷＬ１）、データ選択線２４（ＷＬ２））と成るポリシリコンを１０〜５００ｎｍの厚さで形成する。
【００８３】
さらにその上に、制御ゲート低抵抗化金属膜２５としてのＷＳｉ又はＷを厚さ１０〜５００ｎｍの厚さで積層する。
【００８４】
さらに、これら電極の上に、ゲート加工のエッチングマスク材として、例えばシリコン窒化膜やシリコン酸窒化膜から成るマスク絶縁膜２６を、５０〜８００ｎｍの厚さの範囲で積層する。このマスク絶縁膜２６は、上述したように例えばシリコン酸化膜とシリコン窒化膜等の積層絶縁膜で積層してもよい。このようにして、図２に示された積層構造を得る。
【００８５】
次に、リソグラフィによってパターニングされたレジスト膜をマスクとし、図３のように、反応性イオンエッチング（以下、ＲＩＥという）等のエッチング技術を用いてマスク絶縁膜２６、制御ゲート低抵抗化金属膜２５、及びポリシリコン膜等から成る制御ゲート電極２４の一部をエッチング除去する。
【００８６】
この制御ゲート電極２４のエッチング深さとしては、図１における側壁酸化膜４２の厚さをｔｏｘ２とした場合に、４×ｔｏｘ２以上とするのが、側壁酸化膜４２のバーズビークが制御ゲート低抵抗化金属膜２５に達しないようにする上で望ましい。
【００８７】
次に、２ｎｍから２０ｎｍの厚さのシリコン窒化膜又はシリコン酸窒化膜から成る側壁絶縁膜３１を図４に示されたように全面に堆積する。
【００８８】
なお、シリコン窒化膜を形成する場合には、８００℃以下の熱工程で形成する方が、後のゲート側壁酸化膜形成における熱工程よりも温度が低く成るため望ましく、ジクロロシラン系のシリコン窒化膜、テトラクロロシラン系、又はヘキサクロロジシラン系のシリコン窒化膜でもよい。
【００８９】
次に、この側壁絶縁膜３１が切り立ったゲート側壁上に残り、制御ゲート電極２４のポリシリコン上面には残らないように、異方性エッチングを行って図５に示された形状を得る。
【００９０】
さらに、マスク絶縁膜２６をエッチングマスクとして、制御ゲート電極２４、インターポリ絶縁膜２３、及び浮遊ゲート電極２２を異方性エッチングによって加工し、図６に示された形状を得る。
【００９１】
次に、トンネル酸化膜２１のエッチング加工ダメージを回復させるために、酸化雰囲気中でアニールする後酸化処理を行う。
【００９２】
図７に示されるように、ゲート側壁後酸化処理を行うと、浮遊ゲート電極２２、制御ゲート電極２４の側壁には、酸化剤とポリシリコンとが反応した薄い側壁酸化膜４１、４２が形成される。
【００９３】
この酸化条件は、従来の装置において上述した酸化膜の粘度の上昇を招くようなＷの選択酸化条件を用いる必要はない。ＩＳＳＧ酸化や１０００℃以上の高温酸化等、酸化膜の粘度が低い状態で、側壁酸化膜４１とトンネル酸化膜２１との接点において、浮遊ゲート電極２２の形状が尖らないような酸化条件を選ぶことができる。
【００９４】
この後、図８に示されたように、例えばリンや砒素、アンチモンを表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３と成るように、例えばイオン注入法を用いて、ソース、ドレイン領域と成る不純物拡散層５１を形成する。
【００９５】
この際、制御ゲート電極２４の金属は異常酸化されないので、制御ゲート間の耐圧は悪化せず、また不純物拡散層５１もシャドウイングの影響なく均一に形成することができる。
【００９６】
さらに、例えばＴＥＯＳやＨＴＯ、ＢＳＧ、ＰＳＧ、ＢＰＳＧ又はＨＤＰ等から成るシリコン酸化膜を層間絶縁膜７１として、５０ｎｍから４００ｎｍの厚さでセル間が埋まるまで全面堆積し、異方性エッチングにより埋め込むことによって、図１の断面構造を得る。
【００９７】
本実施の形態によれば、以下のような作用、効果が得られる。
【００９８】
（１）ゲート側壁酸化工程において、制御ゲート低抵抗化金属膜２５に酸化剤が達することがない。よって、図２９に示された制御ゲート低抵抗化金属膜２５の側壁に形成された酸化物６１のような、制御ゲート低抵抗化金属膜２５より下部に位置する制御ゲート電極２４よりも厚い酸化膜が形成されることがなく、ゲート電極としての正常な形状及び寸法を保つことができる。
【００９９】
これにより、制御ゲート低抵抗化金属膜２５に含まれる金属が、ゲート側壁酸化工程で酸化炉中に拡散し、金属汚染を生じる可能性を低減することができる。従って、同一ウェーハにおける接合リーク特性を、従来よりも改善することができる。
【０１００】
また、従来の装置のように層間絶縁膜に空隙が形成されず、良好な埋め込み特性を得ることができる。よって、図１における絶縁膜７１にコンタクトを後に形成する場合にも、エッチング深さの制御性を向上させることができる。
【０１０１】
さらに、図１において紙面に垂直な方向に隣接して複数の半導体記憶装置を形成する場合にも、コンタクト電極形成用の導電体が入り込むことがなく、隣接半導体記憶装置間の絶縁性を良好に保つことができる。
【０１０２】
特に、側壁酸化膜４１における浮遊ゲート電極２２に接しない側の側面を、側壁絶縁膜３１の側面で、制御ゲート低抵抗化金属膜２５の側面に接しない側の側面よりも張り出す形状とすることで、従来と異なり、図１に示されたように、層間絶縁膜７１を埋め込む際に順テーパ形状と成る。よって、従来発生していた空隙を生じることがなく、より信頼性を向上することができる。
【０１０３】
（２）ゲート側壁酸化工程において、インターポリ絶縁膜２３の側壁の上側に接した制御ゲート電極２４と、下側に接した浮遊ゲート電極２２が共に酸化され、インターポリ絶縁膜２３の側壁の上下にバーズビークが形成されて厚膜化する。
【０１０４】
よって、ゲート電極形成用のエッチング工程において、インターポリ絶縁膜２３に欠陥が形成された場合にも、厚膜化した分だけ電界を緩和することができ、より信頼性が高い半導体記憶装置を実現することができる。
【０１０５】
特に、インターポリ絶縁膜２３に接した浮遊ゲート電極２２の側壁の下側が酸化されて、インターポリ絶縁膜２３にバーズビークが形成されて、この部分のエッジが厚膜化する。よって、上記特許文献１に開示された技術と異なり、ゲート電極の形状にパターニングするためのエッチング工程において、インターポリ絶縁膜２３に欠陥が形成された場合においてもダメージが回復し、またインターポリ絶縁膜２３が厚膜化することによって電界集中が緩和されるため、より高い信頼性を実現することができる。
【０１０６】
（３）従来よりも制御ゲート低抵抗化金属膜２５が異常酸化せず、側壁酸化膜４１を厚膜化できるので、より浮遊ゲート電極２２から電子が側壁酸化膜４１を通って放出されることを防止できる。
【０１０７】
この結果、浮遊ゲート電極２２に蓄積された電子の保持特性をより向上することができる。
【０１０８】
（４）上述したように、浮遊ゲート電極２２が酸化工程後に凸状に尖る現象を防止できるので、浮遊ゲート電極２２から電子を引き抜く消去時に尖った部分における電界集中の発生が防止される。このため、浮遊ゲート電極２２から半導体基板１０又は不純物拡散層５１に対し、より均一に放出することができる。
【０１０９】
この結果、浮遊ゲート電極２２のエッジ部とチャネル領域に、より均一に電子が放出されるため、フラッシュ半導体記憶装置として書き込み及び消去を繰り返しても劣化せず、信頼性を向上することができる。
【０１１０】
（５）ゲート側壁後酸化処理工程において、従来は制御ゲート低抵抗化金属膜２５に直接酸化剤が接触し、制御ゲート低抵抗化金属膜２５が異常酸化するという問題があった。本実施の形態では、制御ゲート低抵抗化金属膜２５の側面が耐酸化性のある側壁絶縁膜３１に覆われ、上面がマスク絶縁膜２６により覆われているため、酸化剤が接触せず異常酸化の問題を回避することができる。
【０１１１】
また、浮遊ゲート電極２２、トンネル絶縁膜２１は、側壁絶縁膜３１の厚さの２倍分ゲート長が長くなり、これによりショートチャネル効果を抑制できる。
【０１１２】
（６）本実施の形態では、制御ゲート電極２４の下部と、インターポリ絶縁膜２３及び浮遊ゲート電極２２を一括加工するので、ゲート長方向の寸法差を小さくすることができる。
【０１１３】
よって、インターポリ絶縁膜２３の容量とトンネル絶縁膜２１の容量の比を大きく一定に保つことが可能である。
【０１１４】
（７）側壁酸化膜４１とトンネル酸化膜２１との接点における浮遊ゲート電極２２の形状が凸状に尖らないような酸化条件を選ぶことができる。
【０１１５】
また、従来よりも異常酸化することなく側壁酸化膜４１を厚膜化できるので、より浮遊ゲート電極２２から電子が側壁酸化膜４１を通って放出されにくくすることができる。この結果、浮遊ゲート電極２２に蓄積された電子の保持特性を向上することができる。
【０１１６】
さらに、浮遊ゲート電極２２が凸状に尖ることを防止できるので、浮遊ゲート電極２２から電子を引き抜く消去時において、尖った部分に電界集中が発生することを防止でき、浮遊ゲート電極２２から半導体基板１０又は不純物拡散層５１により均一に放出することができる。
【０１１７】
この結果、浮遊ゲート電極２２のエッジ部とチャネル領域に、より均一に電子が放出されるため、フラッシュ半導体記憶装置として書き込み及び消去を繰り返しても劣化せず、信頼性を向上することができる。
【０１１８】
（Ｂ）第２の実施の形態
図９に、本発明の第２の実施の形態による不揮発性半導体記憶装置の構成を示す。
【０１１９】
本実施の形態は、上記第１の実施の形態と比較し、側壁絶縁膜３１をインターポリ絶縁膜２３まで達するように形成している点が相違する。尚、第１の実施の形態と同一の部分には、同一符号をつけて説明を省略する。
【０１２０】
図１０〜図１５に、本実施の形態における製造工程別の素子断面を示す。
【０１２１】
先ず、上記第１の実施の形態と同様に、Ｐ型半導体基板１０上に、トンネルゲート絶縁膜２１、浮遊ゲート電極２２、インターポリ絶縁膜２３、制御ゲート電極２４（選択ゲート電極２４（ＳＧ）、データ選択線２４（ＷＬ１）、制御ゲート低抵抗化金属膜２５、マスク絶縁膜２６を積層し、図２に示された構造を得る。
【０１２２】
次に、リソグラフィによりパターニングされたレジストをマスクとし、図１０のように、ＲＩＥ等のエッチング技術を用いてマスク絶縁膜２６、制御ゲート低抵抗化金属膜２５及び制御ゲート電極２４を、インターポリ絶縁膜２３に達するまでエッチングによりパターニングする。
【０１２３】
次に、２ｎｍから２０ｎｍの厚さのシリコン窒化膜又はシリコン酸窒化膜から成る側壁絶縁膜３１を、図１１に示されたように全面に堆積する。
【０１２４】
尚、堆積するシリコン窒化膜の熱工程としては、８００℃以下の熱工程で形成すると、後のゲート側壁酸化膜を形成するための最大熱工程よりも低く成るため望ましい。このシリコン窒化膜は、ジクロロシラン系のシリコン窒化膜でも良いし、あるいはテトラクロロシラン系又はヘキサクロロジシラン系のシリコン窒化膜でよい。
【０１２５】
次に、この側壁絶縁膜３１が切り立ったゲート側壁上に残り、浮遊ゲート電極２２の上面には残らないように異方性エッチングを行って、図１２に示された形状を得る。
【０１２６】
この際に、ポリシリコンに対して選択比を有する絶縁膜エッチング条件を用いることにより、図１２に示されたように、制御性良くインターポリ絶縁膜２３と側壁絶縁膜３１とをパターニング加工することができる。
【０１２７】
さらに、マスク絶縁膜２６及び側壁絶縁膜３１をエッチングマスクとして、浮遊ゲート電極２２を異方性エッチングによってパターニング加工し、図１３に示された形状を得る。
【０１２８】
ここで、トンネル酸化膜２１のエッチング加工ダメージを回復させるために、酸化雰囲気中でアニールする後酸化処理を行う。
【０１２９】
また、図１４に示されるように、ゲート側壁の後酸化処理を行った浮遊ゲート電極２２の側壁には、酸化剤とポリシリコンとが反応して薄い側壁酸化膜４１が形成される。
【０１３０】
このときの酸化条件は、上記第１の実施の形態と同様に、ＩＳＳＧ酸化や１０００℃以上の高温酸化等、酸化膜の粘度が低い状態で、側壁酸化膜４１とトンネル酸化膜２１との接点において、浮遊ゲート電極２２の形状が凸状に尖らないような酸化条件を選ぶことができる。
【０１３１】
ここで、側壁酸化膜４１は浮遊ゲート電極２２の酸化によって形成され、酸素組成が側壁絶縁膜３１より多いシリコン酸窒化膜であってもよい。
【０１３２】
この後、例えばリンや砒素、アンチモンを表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３の範囲と成るように、イオン注入を行ってソース、ドレイン領域と成る不純物拡散層５１を形成し、図１５の構造を得る。
【０１３３】
この際、制御ゲート低抵抗化金属膜２５は異常酸化しないので、制御ゲート間の耐圧は悪化せず、また不純物拡散層５１もシャドウイングの影響なく均一に形成することができる。
【０１３４】
さらに、例えばＴＥＯＳ、ＨＴＯ、ＢＳＧ、ＰＳＧ、ＢＰＳＧ又はＨＤＰから成るシリコン酸化膜を、５０ｎｍから４００ｎｍの厚さでセル間が埋まるまで全面堆積し、異方性エッチングを行うことで、図９の断面構造を得る。
【０１３５】
本実施の形態は、上記第１の実施の形態における上記（１）、（３）〜（５）並びに（７）の特徴に加え、以下の特徴を有する。
【０１３６】
（８）図１０に示されたエッチング工程において、インターポリ絶縁膜２３に対して選択比を有するポリシリコンエッチング条件を用いることによって、インターポリ絶縁膜２３においてエッチングが止まるように制御することができる。
【０１３７】
よって、その後の図１３に示されたエッチング工程において、エッチング量を制御ゲート電極２４の膜厚のばらつきに依らないようにすることができ、オーバエッチング現象を防止することができる。
【０１３８】
これにより、不純物拡散層５１の深さをより一定にすることができ、より均一な半導体記憶装置を実現することができる。
【０１３９】
（９）制御ゲート電極２４の側壁が酸化により厚膜化しないので、インターポリ絶縁膜２３の部分においても層間絶縁膜７１の埋め込み性が良好な形状を得ることができる。
【０１４０】
また本実施の形態は、上記第１の実施の形態における上記（２）に対し、以下のような特徴がある。
【０１４１】
（２’）ゲート側壁酸化工程において、インターポリ絶縁膜２３の側壁に接した浮遊ゲート電極２２が酸化され、インターポリ絶縁膜２３の側壁における下側（浮遊ゲート電極２２側）にバーズビークが形成されて厚膜化する。
【０１４２】
よって、インターポリ絶縁膜２３の上下に共にバーズビークが形成される上記第１の実施の形態とは異成るが、下側のみ厚膜化した分だけ電界を緩和することができ、より信頼性が高い半導体記憶装置を実現することができる。
【０１４３】
また、上記第１の実施の形態よりはインターポリ絶縁膜２３が厚膜化しないが、この膜厚は薄い方が書き込み特性の点では優れる。よって本実施の形態は、インターポリ絶縁膜２３の側壁の下側のみ厚膜化することで、信頼性の向上と書き込み特性の確保を共に実現することができる。
【０１４４】
（Ｃ）第３の実施の形態
本発明の第３の実施の形態による不揮発性半導体記憶装置について、以下に説明する。
【０１４５】
本実施の形態の構造は、図１６に示されたように、上記第１、第２の実施の形態と比較して、浮遊ゲート電極２２の途中まで達するように側壁絶縁膜３１を形成している点が相違する。尚、上記第１、第２の実施の形態と同一の部分には、同一符号を付して説明を省略する。
【０１４６】
次に、本実施の形態による不揮発性半導体記憶装置の製造方法について、図１７〜図２２を参照して説明する。
【０１４７】
先ず、上記第１、第２の実施の形態と同様に、Ｐ型半導体基板１０上に、トンネルゲート絶縁膜２１、浮遊ゲート電極２２、インターポリ絶縁膜２３、制御ゲート電極２４（選択ゲート電極２４（ＳＧ）、データ選択線２４（ＷＬ１）、制御ゲート低抵抗化金属膜２５、マスク絶縁膜２６を積層し、図２に示された構造を得る。
【０１４８】
図１７に示されたように、リソグラフィによりパターニングしたレジストをマスクとし、ＲＩＥ等のエッチング技術を用いてマスク絶縁膜２６、制御ゲート電極低抵抗化金属膜２５、制御ゲート電極２４、インターポリ絶縁膜２３及び浮遊ゲート電極２２の一部をエッチング除去する。
【０１４９】
ここで、浮遊ゲート電極２２のエッチング深さは、例えば浮遊ゲート電極２２の膜厚内に表面を持つように形成された図示されない素子分離膜、あるいは高電圧を印加できるように膜厚を厚くした周辺トランジスタの図示されないゲート酸化膜の上面でエッチングを止めるようにすることで、制御性よくエッチング深さを設定することができる。
【０１５０】
図１８に示されたように、２ｎｍから２０ｎｍの厚さのシリコン窒化膜又はシリコン酸窒化膜から成る側壁絶縁膜３１を全面に堆積する。
【０１５１】
堆積するシリコン窒化膜の熱工程としては、上記第１、第２の実施の形態と同様に、８００℃以下の熱工程で形成することが望ましい。この側壁絶縁膜３１は、ジクロロシラン系のシリコン窒化膜でも良いし、テトラクロロシラン系又はヘキサクロロジシラン系のシリコン窒化膜でも良い。
【０１５２】
次に、この側壁絶縁膜３１が切り立ったゲート側壁上に残り、浮遊ゲート電極２２のポリシリコン上面には残らないように、異方性エッチングを行って図１９に示された形状を得る。
【０１５３】
さらに、マスク絶縁膜２６をエッチングマスクとして、浮遊ゲート電極２２を異方性エッチングによって加工し、図２０に示された形状を得る。トンネル酸化膜２１のエッチング加工ダメージを回復させるため、酸化雰囲気中でアニールする後酸化処理を行う。
【０１５４】
また、図２１に示されたように、後酸化処理を行うことで、浮遊ゲート電極２２の側壁に酸化剤とポリシリコンとが反応した薄いシリコン酸化膜から成る側壁酸化膜４１が形成される。
【０１５５】
この酸化条件は、上記第１、第２の実施の形態と同様に、ＩＳＳＧ酸化や１０００℃以上の高温酸化等、酸化膜の粘度が低い状態で、側壁酸化膜４１とトンネル酸化膜２１との接点での浮遊ゲート電極２２の形状が凸状に尖らない条件を選ぶことができる。
【０１５６】
ここで、この側壁酸化膜４１は、浮遊ゲート電極２２の酸化によって形成されており、酸素組成が側壁絶縁膜３１よりも多いシリコン酸窒化膜でも良い。
【０１５７】
この後、例えばリンや砒素、アンチモン等の不純物を表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３と成るようにイオン注入を行うことにより、ソース、ドレイン領域と成るＮ型不純物拡散層５１を形成し、図２２の形状を得る。
【０１５８】
ここで、制御ゲート電極２４の金属は異常酸化しないので、制御ゲート間の耐圧が悪化せず、また不純物拡散層５１もシャドウイングの影響なく均一に形成することができる。
【０１５９】
さらに、例えばＴＥＯＳ、ＨＴＯ、ＢＳＧ、ＰＳＧ、ＢＰＳＧ又はＨＤＰから成るシリコン酸化膜を５０ｎｍから４００ｎｍの厚さでセル間が埋まるまで全面堆積して埋め込み、異方性エッチングを行うことによって図１６の断面構造を得る。
【０１６０】
本実施の形態は、上記第１の実施の形態の上記（１）、（３）〜（５）、（７）の特徴、及び第２の実施の形態の上記（９）の特徴に加えて、以下の特徴を有する。
【０１６１】
（１０）インターポリ絶縁膜２３の側壁が側壁絶縁膜３１に覆われており、ゲート後酸化雰囲気に曝されることがなく、ヒドロニウムイオンや水素の透過を防ぐことができる。よって、上記特許文献１に開示された技術と異なり、例えばインターポリ絶縁膜２３にＳｉ膜が含まれる場合にもリーク電流の増大を防止することができ、またＡｌ２Ｏ３等の高誘電体膜を用いた場合にもリーク電流が増大することなく良好な絶縁膜を形成することができる。
【０１６２】
また本実施の形態は、上記第１の実施の形態における上記（２）、上記第２の実施の形態における上記（２’）に対し、以下のような特徴がある。
【０１６３】
ゲート側壁酸化工程において、制御ゲート電極２４及び浮遊ゲート電極２２におけるインターポリ絶縁膜２３の側壁に接した部分は、側壁絶縁膜３１によって覆われているので共に酸化されない。
【０１６４】
このため、インターポリ絶縁膜２３の側壁における上側と下側にはいずれもバーズビークが形成されず厚膜化されない。従って、上記第１、第２の実施の形態と異なり、インターポリ絶縁膜２３が厚膜化しないため電界集中を緩和することはできない。
【０１６５】
しかし、インターポリ絶縁膜２３が厚膜化しないため、本実施の形態によれば書き込み特性の点においてはより優れている。
【０１６６】
（１１）インターポリ絶縁膜２３の側壁が、ゲート電極の後酸化工程において酸化雰囲気に曝されることがないため、インターポリ絶縁膜２３の側壁にバーズビークが形成されない。従って、Ｃ２／（Ｃ１＋Ｃ２）で表される容量比が大きくなり、プログラム特性が向上する。ここで、Ｃ１はトンネル酸化膜２１の容量、Ｃ２はインターポリ絶縁膜２３の容量とする。
【０１６７】
（Ｄ）第４の実施の形態
図２３に、本発明の第４の実施の形態による不揮発性半導体記憶装置の回路構成を示す。本実施の形態は、上記第１の実施の形態における半導体記憶装置構造を、ＮＡＮＤセルアレイに適用した場合に相当する。
【０１６８】
尚、上記第１の実施の形態における要素と同一の要素には、同一符号をつけて説明を省略する。
【０１６９】
図２３にＮＡＮＤセルブロックＮＡ１０１の等価回路を示し、図２４に素子の平面構成を示す。ここで、図２４は、図２３に示されたＮＡＮＤセルブロックＮＡ１０１を３つ並列した構造を示し、特にセル構造をわかりやすくするために、制御ゲート電極２４よりも下の平面構成を示している。
【０１７０】
このＮＡＮＤセルブロックＮＡ１０１は、浮遊ゲート電極２２を有するＭＯＳトランジスタから成る不揮発性半導体記憶装置Ｍ０〜Ｍ１５が直列に接続され、一端が選択トランジスタＳ１を介してデータ転送線ＢＬに接続され、他一端が選択トランジスタＳ２を介して共通ソース線ＳＬに接続されている。
【０１７１】
ここで、それぞれのトランジスタＭ０〜Ｍ１５、Ｓ１、Ｓ２は、同一のＰ型半導体基板１０（Ｐ型ウエル）上に形成されている。
【０１７２】
それぞれの半導体記憶装置Ｍ０〜Ｍ１５の制御電極は、データ選択線ＷＬ０〜ＷＬ１５に接続されている。
【０１７３】
また、データ転送線ＢＬに沿って配置された複数のＮＡＮＤ半導体記憶装置ブロックＮＡ１０１から１つの半導体記憶装置ブロックを選択してデータ転送線ＢＬに接続するため、選択トランジスタＳ１の制御電極がブロック選択線ＳＳＬに接続されている。選択トランジスタＳ２の制御電極は、ブロック選択線ＧＳＬに接続されている。
【０１７４】
ここで、本実施の形態では、ブロック選択線ＳＳＬ及びＧＳＬが、半導体記憶装置Ｍ０〜Ｍ１５のデータ選択線ＷＬ０〜ＷＬ１５の浮遊ゲート電極２２と同じ層の導電体層によって、紙面の左右方向に隣接する図示されていない他のセルとの間で接続されて形成されている。
【０１７５】
ここで、半導体記憶装置ブロックＮＡ１０１には、ブロック選択線ＳＳＬ、ＧＳＬは少なくとも１本以上あればよく、データ選択線ＷＬ０〜ＷＬ１５と同一方向に形成されることが高密度化には望ましい。
【０１７６】
本実施の形態では、半導体記憶装置ブロックＮＡ１０１に１６＝２４個の半導体記憶装置が接続されている例を示したが、データ転送線ＢＬ及びデータ選択線ＷＬ０〜ＷＬ１５に接続する半導体記憶装置の数は複数であればよく、２ｎ個（ｎは正の整数）であることが、アドレスデコードをする上で望ましい。
【０１７７】
図２４におけるＢ−Ｂ線に沿う縦断面構造を図２５に、図２４におけるＡ−Ａ線に沿う縦断面構造を図２６にそれぞれ示す。図２５は、半導体記憶装置部の縦断面構造を示している。
【０１７８】
図２４、図２５及び図２６において、例えばボロン不純物濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の間のＰ型半導体基板１３に、例えば４〜２０ｎｍの厚さから成るシリコン酸化膜又はオキシナイトライド膜で構成されたトンネルゲート絶縁膜２１、２１（ＳＳＬ）、２１（ＧＳＬ）を介して、例えばリン又は砒素を１０１８ｃｍ−３から１０２１ｃｍ−３添加したポリシリコンから成る浮遊ゲート電極２２、２２（ＳＳＬ）、２２（ＧＳＬ）が、１０ｎｍから５００ｎｍの厚さで形成されている。
【０１７９】
これらは、例えばシリコン酸化膜から成る素子分離絶縁膜１１０が形成されていない領域上に、Ｐ型半導体領域１３と自己整合的に形成されている。
【０１８０】
例えば、半導体領域１３にトンネルゲート絶縁膜２１、浮遊ゲート電極２２を全面堆積した後、パターニングして半導体領域１３に達するまで、例えば０．０５〜０．５μｍの深さでエッチングし、絶縁膜を埋め込むことで素子分離絶縁膜１１０を形成することができる。
【０１８１】
このようにトンネルゲート絶縁膜２１及び浮遊ゲート電極２２を段差のない平面に全面形成できるので、より均一性が向上し特性に優れた成膜を行うことができる。
【０１８２】
この上に、例えば厚さ５ｎｍから３５ｎｍの間のシリコン酸化膜、オキシナイトライド膜、又はシリコン酸化膜／シリコン窒化膜／シリコン酸化膜から成るインターポリ絶縁膜２３を介して、例えばリン、砒素又はボロンを１０１７〜１０２１ｃｍ−３を不純物添加したポリシリコン、又はＷＳｉとポリシリコンとの積層構造、又はＷとポリシリコンの積層構造から成る制御ゲート電極２４が１０ｎｍから５００ｎｍの厚さで形成されている。
【０１８３】
この制御ゲート電極２４は、図２４に示されたように、隣接する半導体記憶装置ブロック間で相互に接続されるように、紙面左右方向にブロック境界まで形成されており、データ選択線ＷＬ０〜ＷＬ１５を構成している。
【０１８４】
尚、Ｐ型半導体領域１３は、Ｎ型半導体領域１２によってＰ型半導体基板１１と独立に電圧印加ができるようになっていることが、消去時の昇圧回路負荷を減らして消費電力を抑えるために望ましい。
【０１８５】
本実施の形態のゲート形状では、Ｐ型半導体領域１３の側壁が素子分離絶縁膜１１０で覆われているので、浮遊ゲート電極２２を形成する前のエッチングで露出することがなく、浮遊ゲート電極２２が半導体領域１３よりも下に位置することを防ぐことができる。
【０１８６】
よって、半導体領域１３と素子分離絶縁膜１１０との境界において、ゲート電界集中が発生したり、閾値が低下した寄生トランジスタが発生することを防止できる。
【０１８７】
さらに、電界集中に起因する書込み閾値の低下現象、いわゆるサイドウォーク（ｓｉｄｅｗａｌｋ）現象が生じにくく成るため、より信頼性の高いトランジスタを形成することができる。
【０１８８】
また、上記第１の実施の形態と同様に、図２６に示されたように、マスク絶縁膜２６、制御ゲート低抵抗化金属膜２５及び制御ゲート電極２４の途中までの側壁が、例えば２ｎｍから２０ｎｍの厚さのシリコン窒化膜又はシリコン酸窒化膜から成る側壁絶縁膜３１で覆われている。
【０１８９】
また、制御ゲート電極２４の下部の側壁にはシリコン酸化膜から成る側壁絶縁膜４２が形成され、浮遊ゲート電極２２の側壁にはシリコン酸化膜から成る側壁絶縁膜４１が形成され、ソース、ドレイン領域と成るＮ型不純物拡散層５１が形成されている。
【０１９０】
これら不純物拡散層５１、浮遊ゲート電極２２、制御ゲート電極２４により、浮遊ゲート電極２２に蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭセルが形成されており、そのゲート長は０．５μｍ以下０．０１μｍ以上とする。
【０１９１】
尚、この半導体記憶装置構造は、上記第１の実施の形態におけるものと同一であるため、説明を省略する。
【０１９２】
ここで、Ｎ型不純物拡散層５１は、例えばリンや砒素、アンチモンを表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３と成るように深さ１０ｎｍから５００ｎｍの間で形成されている。このＮ型不純物拡散層５１は、隣接する半導体記憶装置同士で共有され、ＮＡＮＤ接続が実現されている。
【０１９３】
また、浮遊ゲート電極２２（ＳＳＬ）、２２（ＧＳＬ）は、それぞれブロック選択線ＳＳＬ、ＧＳＬに接続されたゲート電極であり、浮遊ゲート型ＥＥＰＲＯＭの浮遊ゲート電極と同層で形成されている。
【０１９４】
この浮遊ゲート電極２２（ＳＳＬ）、２２（ＧＳＬ）のゲート長は、半導体記憶装置ゲート電極のゲート長よりも長く、例えば１μｍ以下０．０２μｍ以上で形成することにより、ブロック選択時と非選択時とのオン／オフ比を大きく確保でき、誤書き込みや誤読み出しを防止することができる。
【０１９５】
また、制御ゲート電極２４（ＳＳＬ）の片側に形成されたＮ型不純物拡散層５１ｄは、例えばＷ、ＷＳｉ、Ｔｉ、ＴｉＮ、又はＡｌから成るデータ転送線１０４（ＢＬ）と、コンタクトホール１０１ｄに形成されたコンタクト１０２ｄを介して接続されている。
【０１９６】
ここで、データ転送線１０４（ＢＬ）は、図２４には図示されていないが、隣接する半導体記憶装置ブロック間で接続されるように、図２４の紙面の上下方向に沿ってブロック境界まで形成される。
【０１９７】
一方、制御ゲート電極２４（ＧＳＬ） の片側に形成されたＮ型不純物拡散層５１Ｓは、コンタクトホール１０１Ｓに形成されたコンタクト１０２Ｓを介して、図示されていないソース線ＳＬと接続されている。
【０１９８】
このソース線ＳＬは、図２４には図示されていないが、隣接する半導体記憶装置ブロック間で接続されるように、図２４の紙面左右方向に沿ってブロック境界まで形成される。ここで、Ｎ型不純物拡散層５１Ｓを、紙面左右方向にブロック境界まで形成することにより、ソース線ＳＬとしてもよい。
【０１９９】
これらデータ転送線ＢＬ用のコンタクト１０２ｄ、ソース線ＳＬ用のコンタクト１０２Ｓとしては、例えばＮ型又はＰ型にドープされたポリシリコンやＷ、ＷＳｉ、Ａｌ、ＴｉＮ、Ｔｉ等がコンタクトホール１０１ｄ、１０１Ｓに充填されて、導電体領域となっている。これらソース線ＳＬ、データ転送ＢＬ、各トランジスタの間は、例えばシリコン酸化膜やシリコン窒化膜等から成る層間絶縁膜１０５によって充填されている。
【０２００】
データ転送線ＢＬの上部には、例えばシリコン酸化膜、シリコン窒化膜、又はポリイミド等から成る絶縁膜保護層１０６が形成され、また図示されていないが、例えばＷ、ＡｌやＣｕから成る上部配線が形成されている。
【０２０１】
本実施の形態では、上記第１の実施の形態における特徴に加えて、以下の特徴を有する。
【０２０２】
（１２）本実施の形態は、Ｐ型半導体領域１３を共通として、この半導体領域１３からトンネル注入によって複数セルを同時に消去することが可能である。このため、消去時の消費電力を抑制しつつ、多ビットを一括で高速消去することが可能である。
【０２０３】
また本実施の形態によれば、側壁絶縁膜３１を形成することにより、浮遊ゲート電極２２の電極幅を太くする効果がある。このことから、次のような効果を奏する。
【０２０４】
（１３）図６、図１４、図２０に示すように、リソグラフィの精度により決定されるマスク絶縁膜２６の加工寸法に対し、側壁絶縁膜３１の膜厚の２倍だけ、浮遊ゲート電極２２の幅を太くすることができる。
【０２０５】
特にＮＡＮＤ型ＥＥＰＲＯＭでは、一方の不純物拡散層がビット線ＢＬに接続された選択トランジスタＳ１の他方の不純物拡散層と、一方の不純物拡散層がソース線ＳＬに接続された選択トランジスタＳ２の他方の不純物拡散層との間に、メモリセルトランジスタＭ０〜Ｍ１５の各不純物拡散層が共有された形で直列に接続されている。このため、拡散層抵抗が寄生抵抗として作用し、読み出し時のビット線ＢＬの電流を減少させ、読み出し時間を増大させるという課題がある。
【０２０６】
本実施の形態によれば、ゲート電極の電極幅が太くなった分だけ不純物拡散層の長さが短くなり、不純物拡散層の寄生抵抗が減少する。その結果、読み出し電流が増大し、読み出し動作を高速化することができる。
【０２０７】
また、ＮＡＮＤ型ＥＥＰＲＯＭにおいては、読み出し時において非選択のＮＡＮＤブロックや非選択のメモリセルトランジスタ、あるいは書き込み状態にあるメモリセルトランジスタからのリーク電流が、誤読み出しの原因となる。このようなリーク電流は、選択トランジスタ及びメモリセルトランジスタのゲート長の微細化に伴って大きくなる。これは、ショートチャネル効果によってトランジスタのオフリーク電流が増大するためである。特に、選択トランジスタのカットオフ特性が重要なパラメータとなる。
【０２０８】
本実施の形態によれば、ゲート電極が太くなった分だけショートチャネル効果が改善し、リーク電流が減少するため、誤読み出しに対するマージンが向上する。特に、メモリセルトランジスタＭ０〜Ｍ１５だけでなく、選択トランジスタＳ１、Ｓ２のゲート長を、ＮＡＮＤ長、即ちソース線ＳＬのコンタクトとビット線ＢＬのコンタクトとの間の距離を変えることなく、長くすることができるので、半導体記憶装置の高密度化と読み出し特性の向上を両立させることが可能である。
【０２０９】
（Ｅ）第５の実施の形態
本発明の第５の実施の形態による不揮発性半導体記憶装置について、以下に説明する。
【０２１０】
本実施の形態は、上記第２の実施の形態の半導体記憶装置構造を、ＮＡＮＤセルアレイに用いた場合に相当する。尚、上記第２の実施の形態における要素と同一の要素には、同一符号を付して説明を省略する。尚、等価回路構成及び平面構成は、図２３、図２４と同様であり、説明を省略する。
【０２１１】
図２７に、図２４におけるＡ−Ａ線に沿う縦断面を示す。
【０２１２】
上記第２の実施の形態と同様に、マスク絶縁膜２６、制御ゲート低抵抗化金属膜２５、制御ゲート電極２４の側壁が、例えば２ｎｍから２０ｎｍの厚さのシリコン窒化膜又はシリコン酸窒化膜から成る側壁絶縁膜３１で覆われている。
【０２１３】
浮遊ゲート電極２２の側壁には、シリコン酸化膜から成る側壁絶縁膜４１が形成され、またソース、ドレイン領域と成るＮ型不純物拡散層５１が形成されている。
【０２１４】
これら不純物拡散層５１、浮遊ゲート電極２２、制御ゲート電極２４により、浮遊ゲート電極２２に蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭセルが形成されている。
【０２１５】
本実施の形態では、上記第２の実施の形態における特徴に加えて、上記第４の実施の形態において説明した（１２）、（１３）の特徴を有する。
【０２１６】
（Ｆ）第６の実施の形態
本発明の第６の実施の形態による不揮発性半導体記憶装置について、以下に説明する。
【０２１７】
本実施の形態は、上記第３の実施の形態の半導体記憶装置構造を、ＮＡＮＤセルアレイに用いた場合に相当する。尚、上記第３の実施の形態における要素と同一の要素には、同一符号を付して説明を省略する。尚、等価回路構成及び平面構成は、図２３、図２４と同様であり、説明を省略する。
【０２１８】
図２８に、図２４におけるＡ−Ａ線に沿う縦断面を示す。
【０２１９】
上記第３の実施の形態と同様に、マスク絶縁膜２６、制御ゲート低抵抗化金属膜２５、制御ゲート電極２４、インターポリ絶縁膜２３、浮遊ゲート電極２２の途中までの側壁が、例えば２ｎｍから２０ｎｍの厚さのシリコン窒化膜又はシリコン酸窒化膜から成る側壁絶縁膜３１で覆われている。
【０２２０】
浮遊ゲート電極２２の下部の側壁には、シリコン酸化膜から成る側壁絶縁膜４１が形成され、またソース、ドレイン領域と成るＮ型不純物拡散層５１が形成されている。
【０２２１】
これら不純物拡散層５１、浮遊ゲート電極２２、制御ゲート電極２４により、浮遊ゲート電極２２に蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭセルが形成されている。
【０２２２】
本実施の形態では、上記第３の実施の形態における特徴に加えて、上記第４、第５の実施の形態において説明した（１２）、（１３）の特徴を有する。
【０２２３】
上述した実施の形態はいずれも一例であって、本発明を限定するものではない。例えば、素子分離膜や絶縁膜の形成法は、シリコンをシリコン酸化膜やシリコン窒化膜に変換する上記実施の形態における方法以外に、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法等を用いてもよい。
【０２２４】
また、インターポリ絶縁膜２３は、ＴｉＯ２膜、Ａｌ２Ｏ３膜、あるいはタンタル酸化膜、チタン酸ストロンチウム膜、チタン酸バリウム膜、チタン酸ジルコニウム鉛膜、ＺｒＳｉＯ膜、ＨＦＳｉＯ膜、ＺｒＳｉＯＮ膜、又はＨＦＳｉＯＮ膜、又はいずれか少なくとも２層を有する積層膜を用いてもよい。
【０２２５】
また、側壁絶縁膜３１やマスク絶縁膜２６は、耐酸化性がある絶縁膜であればよく、例えばＡｌ２Ｏ３、ＺｒＳｉＯ膜、ＨＦＳｉＯ膜、ＺｒＳｉＯＮ膜、ＨＦＳｉＯＮ膜、Ｓｉ膜、ＳｉＯＮ膜、又はいずれか少なくとも２層を有する積層膜でもよい。
【０２２６】
上記実施の形態では、半導体基板としてＰ型半導体基板を用いているが、替わりにＮ型半導体基板、ＳＯＩ基板のＳＯＩシリコン層、ＳｉＧｅ混晶層、ＳｉＧｅＣ混晶層等、シリコンを含む単結晶半導体基板であればよい。
【０２２７】
さらに、Ｐ型半導体基板上にＮ型ＭＯＳＦＥＴを形成する場合について述べたが、Ｎ型半導体基板上にＰ型ＭＯＳＦＥＴを形成する場合に置き換えてもよく、その場合には、上述の実施の形態におけるＮ型をＰ型、Ｐ型をＮ型と読み替え、さらに、ドーピング不純物種のＡｓ、Ｐ、ＳｂをＩＮ、Ｂのいずれかと読み替えればよい。
【０２２８】
また、制御ゲート電極として、Ｓｉ半導体、 ＳｉＧｅ混晶、ＳｉＧｅＣ混晶を用いることができ、またこれらの積層構造でもよい。
【０２２９】
また制御ゲート低抵抗化金属膜は、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭＯＳｉ等のシリサイドやポリサイド、Ｔｉ、Ａｌ、Ｃｕ、ＴｉＮ、Ｗ等の金属を用いることができる。
【０２３０】
また、上記実施の形態ではＮＡＮＤ型半導体記憶装置について示したが、ＮＯＲ型や単体型の半導体記憶装置についても、上記第１〜第３の実施の形態を適用することができる。
【０２３１】
また、制御ゲート低抵抗化金属膜としてＷを用いた場合には、制御ゲート低抵抗化金属膜と制御ゲート電極との間に、例えばＷＮ又はＷＳｉから成るバリアメタルを０．５〜１０ｎｍの厚さで形成することが、ゲート構造を積層した後の熱工程による界面での凸凹を防ぐために望ましい。
【０２３２】
その他、本発明の技術的範囲を逸脱しない範囲内で、様々に変形することができる。
【０２３３】
【発明の効果】
以上説明したように、本発明の不揮発性半導体記憶装置は、制御ゲート電極を構成する金属層の側壁が側壁絶縁膜により覆われることで、ゲート側壁酸化工程においてこの金属層が異常酸化せず、ゲート電極としての正常な形状及び寸法を保つことができるので、この後ゲート電極をマスクとして不純物をイオン注入して不純物拡散層を形成する場合に正常に形成することができるので、歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による不揮発性半導体記憶装置の断面構成を示した縦断面図。
【図２】同第１の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図３】同第１の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図４】同第１の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図５】同第１の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図６】同第１の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図７】同第１の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図８】同第１の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図９】本発明の第２の実施の形態による不揮発性半導体記憶装置の断面構成を示した縦断面図。
【図１０】同第２の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図１１】同第２の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図１２】同第２の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図１３】同第２の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図１４】同第２の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図１５】同第２の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図１６】本発明の第３の実施の形態による不揮発性半導体記憶装置の断面構成を示した縦断面図。
【図１７】同第３の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図１８】同第３の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図１９】同第３の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図２０】同第３の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図２１】同第３の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図２２】同第３の実施の形態による不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【図２３】本発明の第４、第５、第６の実施の形態による不揮発性半導体記憶装置の回路構成を示した回路図。
【図２４】本発明の第４、第５、第６の実施の形態による不揮発性半導体記憶装置の平面構成を示した平面図。
【図２５】同第４の実施の形態による不揮発性半導体記憶装置における図２６のＢ−Ｂ線に沿う断面構成を示した縦断面図。
【図２６】同第４の実施の形態による不揮発性半導体記憶装置における図２６のＡ−Ａ線に沿う断面構成を示した縦断面図。
【図２７】同第５の実施の形態による不揮発性半導体記憶装置における図２６のＡ−Ａ線に沿う断面構成を示した縦断面図。
【図２８】同第６の実施の形態による不揮発性半導体記憶装置における図２６のＡ−Ａ線に沿う断面構成を示した縦断面図。
【図２９】従来の不揮発性半導体記憶装置の工程別素子断面を示した縦断面図。
【符号の説明】
１０ 半導体基板
２１ トンネルゲート絶縁膜
２２ 浮遊ゲート電極
２３ インターポリ絶縁膜
２４ 制御ゲート電極
２５ 制御ゲート低抵抗化金属膜
２６ マスク絶縁膜
３１ 側壁絶縁膜
４１、４２ 側壁酸化膜
５１ 不純物拡散層
７１ 層間絶縁膜
Claims (14)
- 半導体基板と、
前記半導体基板の表面部分に所定間隔を空けて形成されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域の間に位置するチャネル領域と、
前記チャネル領域上に、第１の絶縁膜を介して形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に、第２の絶縁膜を介して形成された半導体層と、この半導体層上に形成された金属層とを含む制御ゲート電極と、
前記制御ゲート電極上に形成された耐酸化性を有する第３の絶縁膜とを有する、電気的に情報の書き込み及び消去が可能な不揮発性半導体記憶装置において、
少なくとも前記金属層の側壁を覆うように形成された耐酸化性を有する第４の絶縁膜をさらに備え、
前記第４の絶縁膜は、前記金属層の側壁から少なくとも前記制御ゲート電極の前記半導体層の側壁の一部に渡って形成されていることを特徴とする不揮発性半導体記憶装置。 - 半導体基板と、
前記半導体基板の表面部分に所定間隔を空けて形成されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域の間に位置するチャネル領域と、
前記チャネル領域上に、第１の絶縁膜を介して形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に、第２の絶縁膜を介して形成された半導体層と、この半導体層上に形成された金属層とを含む制御ゲート電極と、
前記制御ゲート電極上に形成された耐酸化性を有する第３の絶縁膜と、
前記金属層の側壁及び前記制御ゲート電極の前記半導体層の側壁を覆うように形成された耐酸化性を有する第４の絶縁膜とを有するメモリセルを、少なくとも２個直列に接続された状態で備え、
さらに、前記ソース領域及びドレイン領域、前記チャネル領域、前記浮遊ゲート電極、前記制御ゲート電極、前記第１、第２、第３及び第４の絶縁膜を有する二つの選択トランジスタを、直列に接続された前記メモリセルのそれぞれ両端に接続された状態で備え、
前記メモリセル及び前記選択トランジスタは、同一導電型半導体領域に形成された電界効果トランジスタであることを特徴とする不揮発性半導体記憶装置。 - 半導体基板と、
前記半導体基板の表面部分に所定間隔を空けて形成されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域の間に位置するチャネル領域と、
前記チャネル領域上に、第１の絶縁膜を介して形成された浮遊ゲート電極と、
前記浮遊ゲート電極上に、第２の絶縁膜を介して形成された半導体層と、この半導体層上に形成された金属層とを含む制御ゲート電極と、
前記制御ゲート電極上に形成された耐酸化性を有する第３の絶縁膜とを有し、電気的に情報の書き込み及び消去が可能な不揮発性半導体記憶装置において、
前記金属層の側壁、前記制御ゲート電極の前記半導体層の側壁から前記浮遊ゲート電極の側壁の一部に渡って覆うように形成された耐酸化性を有する第４の絶縁膜をさらに備えることを特徴とする不揮発性半導体記憶装置。 - 前記浮遊ゲート電極の側壁の少なくとも一部には、前記電荷蓄積電極が酸化されて形成された第５の絶縁膜が形成されており、
この第５の絶縁膜は、前記浮遊ゲート電極の前記半導体層の側壁における前記第１の絶縁膜と接する箇所において、前記第１の絶縁膜あるいは前記第２の絶縁膜と接しない箇所より厚膜化されていることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。 - 前記第５の絶縁膜は、シリコン酸化膜またはシリコン窒化膜から成り、前記第４の絶縁膜より酸素組成が多いことを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
- 前記金属層は、Ｗ又はＷＳｉから成ることを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。
- 前記金属層は、Ｓｉ／Ｗ比が２．２以下のＷＳｉからなることを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。
- 前記第４の絶縁膜は、シリコン窒化膜から成ることを特徴とする請求項１乃至７のいずれかに記載の不揮発性半導体記憶装置。
- 前記ソース領域及びドレイン領域、前記チャネル領域、前記浮遊ゲート電極、前記制御ゲート電極、前記第１、第２、第３及び第４の絶縁膜を有するメモリセルを、前記ソース領域又はドレイン領域を共有するように、少なくとも２個隣接した状態で備え、
隣接する前記メモリセルのそれぞれの前記制御ゲート電極間に、第６の絶縁膜が埋め込み形成されていることを特徴とする請求項１、３乃至８のいずれかに記載の不揮発性半導体記憶装置。 - 前記ソース領域及びドレイン領域、前記チャネル領域、前記浮遊ゲート電極、前記制御ゲート電極、前記第１、第２、第３及び第４の絶縁膜を有するメモリセルを、少なくとも２個直列に接続された状態で備え、
さらに、前記ソース領域及びドレイン領域、前記チャネル領域、前記浮遊ゲート電極、前記制御ゲート電極、前記第３の絶縁膜を有する二つの選択トランジスタを、直列に接続された前記メモリセルのそれぞれ両端に接続された状態で備え、
前記メモリセル及び前記選択トランジスタは、同一導電型半導体領域に形成された電界効果トランジスタであることを特徴とする請求項１、３乃至８のいずれかに記載の不揮発性半導体記憶装置。 - 前記第４の絶縁膜が、インターポリ絶縁膜の上部に配置されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 半導体基板上に、第１の絶縁膜、浮遊ゲート電極となる導電膜、第２の絶縁膜、制御ゲート電極となる半導体層及び金属層、第３の絶縁膜を順に形成する工程と、
前記第３の絶縁膜、前記金属層、前記半導体層の途中の深さまで、ゲート電極の形状にパターニングする工程と、
前記第３の絶縁膜、前記金属層、前記半導体層の表面上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜が、前記第３の絶縁膜、前記金属層、前記半導体層の側壁に残存し、前記半導体層の上面には残存しないように、前記第４の絶縁膜にエッチングを行う工程と、
前記第３の絶縁膜をマスクとして、前記半導体層、前記金属層、前記第２の絶縁膜及び前記導電膜にエッチングを行い、電極の形状にパターニングを行うことで、前記浮遊ゲート電極、前記制御ゲート電極を形成する工程と、
前記半導体層の側壁のうち前記第４の絶縁膜で覆われていない部分、及び前記導電膜の側壁に、後酸化処理を行って側壁酸化膜を形成する工程と、
前記浮遊ゲート電極及び前記制御ゲート電極をマスクとして前記半導体基板の表面部分に不純物をイオン注入し、ソース領域及びドレイン領域を形成する工程と、を備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 半導体基板上に、第１の絶縁膜、浮遊ゲート電極となる導電膜、第２の絶縁膜、制御ゲート電極となる半導体層及び金属層、第３の絶縁膜を順に形成する工程と、
前記第３の絶縁膜、前記金属層、前記半導体層をゲート電極の形状にパターニングする工程と、
前記第３の絶縁膜、前記金属層、前記半導体層、前記第２の絶縁膜の表面上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜が、前記第３の絶縁膜、前記金属層、前記半導体層の側壁に残存し、前記第４の絶縁膜及び前記第２の絶縁膜が前記導電膜の上面には残存しないように、前記第４の絶縁膜及び前記第２の絶縁膜にエッチングを行う工程と、
前記第３の絶縁膜をマスクとして、前記半導体層、前記金属層、前記第２の絶縁膜及び前記導電膜にエッチングを行い、電極の形状にパターニングを行うことで、前記浮遊ゲート電極、前記制御ゲート電極を形成する工程と、
前記導電膜の側壁に、後酸化処理を行って側壁酸化膜を形成する工程と、
前記浮遊ゲート電極及び前記制御ゲート電極をマスクとして前記半導体基板の表面部分に不純物をイオン注入し、ソース領域及びドレイン領域を形成する工程と、を備える製造方法を用いて、前記ソース領域及びドレイン領域、前記チャネル領域、前記浮遊ゲート電極、前記制御ゲート電極、前記第１、第２、第３及び第４の絶縁膜を有するメモリセルを、少なくとも２個直列に接続された状態で備え、
さらに、前記ソース領域及びドレイン領域、前記チャネル領域、前記浮遊ゲート電極、前記制御ゲート電極、前記第３の絶縁膜を有する二つの選択トランジスタを、直列に接続された前記メモリセルのそれぞれ両端に接続された状態で備える不揮発性半導体記憶装置を製造する方法。 - 半導体基板上に、第１の絶縁膜、浮遊ゲート電極となる導電膜、第２の絶縁膜、制御ゲート電極となる半導体層及び金属層、第３の絶縁膜を順に形成する工程と、
前記第３の絶縁膜、前記金属層、前記半導体層、前記導電膜の途中の深さまで、ゲート電極の形状にパターニングする工程と、
前記第３の絶縁膜、前記金属層、前記半導体層、前記導電膜の表面上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜が、前記第３の絶縁膜、前記金属層、前記半導体層、前記導電膜の側壁に残存し、前記導電膜の上面には残存しないように、前記第４の絶縁膜にエッチングを行う工程と、
前記第３の絶縁膜をマスクとして、前記半導体層、前記金属層、前記第２の絶縁膜及び前記導電膜にエッチングを行い、電極の形状にパターニングを行うことで、前記浮遊ゲート電極、前記制御ゲート電極を形成する工程と、
前記導電膜の側壁のうち前記第４の絶縁膜で覆われていない部分に、後酸化処理を行って側壁酸化膜を形成する工程と、
前記浮遊ゲート電極及び前記制御ゲート電極をマスクとして前記半導体基板の表面部分に不純物をイオン注入し、ソース領域及びドレイン領域を形成する工程と、を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
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