JP2009027161A - フラッシュメモリ素子の製造方法 - Google Patents
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Abstract
【課題】フラッシュメモリ素子の製造方法に関するものであり、ワードライン間の干渉効果を改善し、ロバスト(robust)なハイスピード(high speed)素子を具現する。
【解決手段】オーバーハング形状を有する絶縁膜１１８を用いて後続のワードライン１１０ａ間の酸化膜１２０の内部にエアーギャップ(air-gap)１２２を形成する。コントロールゲート用タングステン膜(W)１１０ａの側壁にタングステン窒化膜(WN)１１４を形成し、後続のアニーリング工程時にタングステン膜１１０ａの異常酸化(abnormal oxidation)を防止しながらタングステン膜１１０ａの断面積を増加させる。
【選択図】図２
【解決手段】オーバーハング形状を有する絶縁膜１１８を用いて後続のワードライン１１０ａ間の酸化膜１２０の内部にエアーギャップ(air-gap)１２２を形成する。コントロールゲート用タングステン膜(W)１１０ａの側壁にタングステン窒化膜(WN)１１４を形成し、後続のアニーリング工程時にタングステン膜１１０ａの異常酸化(abnormal oxidation)を防止しながらタングステン膜１１０ａの断面積を増加させる。
【選択図】図２
Description
本発明は、フラッシュメモリ素子の製造方法に関するものであり、隣接したワードライン間の干渉効果を改善し、コントロールゲート用導電膜の異常酸化(abnormal oxidation)を防止し得るフラッシュメモリ素子の製造方法に関するものである。
フラッシュメモリ素子は、電源の供給を中断してもデータ(data)を保持する特性を有するメモリ素子である。このようなフラッシュメモリ素子は、チャネルのしきい値電圧(Threshold Voltage; Vth)の差を具現するために電荷がトラップされる電荷トラップ層(charge trapping layer)をゲート(gate)とチャネル(channel)との間に備えている。電荷トラップ層に電荷が注入された状態、即ち、プログラム(program)状態、または電子が放出された消去(erase)状態によりしきい値電圧(Vth)は変わる。これにより、チャネルをターンオン(turn-on)するためのゲート電圧(Vg)が変わる。このように、電荷トラップ層にトラップまたは格納される電荷によりしきい値電圧(Vth)が変わる概念を用いてフラッシュメモリ素子の動作が具現されている。
最近は、素子の高集積化と共に高速化が要求されるにつれて比抵抗が低いタングステン膜(W)を用いてコントロールゲートを形成している。しかし、タングステン膜でコントロールゲートを形成する場合、後続のアニーリング工程時にタングステンとスペーサとして用いられる酸化膜の酸素が反応してタングステン膜が酸化する異常酸化(abnormal oxidation)が発生する。このようなタングステン膜の異常酸化は、工程完了後に素子の信頼性の確保において大きな問題として作用している。
また、素子が高集積化されるにつれて素子分離膜の幅が減り、隣接したワードライン間及び隣接したフローティングゲート間の間隔が近くなり、ワードライン方向及びビットライン方向などに干渉キャパシタ(interference capacitor)による干渉効果が発生してセルしきい値電圧(Vth)シフト(shift)が深刻化し、これにより、正常なセル動作が困難になっている。一般に、フローティングゲート間の絶縁膜は、酸化膜で形成しているが、酸化膜は、誘電定数4.2としてスペーサを形成するのにおいて、キャパシタンス値を下げるのに困難がある。これにより、フローティングゲート間を酸化膜の代わりに低誘電物質で形成する研究が進められているが、根本的な問題を解決するには困難がある。
本発明の目的は、隣接したワードライン間に干渉効果を改善し、コントロールゲート用導電膜の異常酸化(abnormal oxidation)を防止してロバスト(robust)なハイスピード(high speed)素子を具現することができるフラッシュメモリ素子の製造方法を提供することにある。
本発明の一実施例によるフラッシュメモリ素子の製造方法は、トンネル絶縁膜、第１の導電膜、誘電体膜及び第２の導電膜が形成された半導体基板が提供される段階、第２の導電膜及び誘電体膜をパターニングする段階、パターニングされた第２の導電膜及び誘電体膜を含む第１の導電膜上に酸化防止膜を形成する段階、第１の導電膜をエッチングしながら酸化防止膜も共にエッチングして酸化防止膜を第２の導電膜の側壁に残留させる段階、残留した酸化防止膜を囲みながら上部にオーバーハング(overhang)形状を有する第１の絶縁膜を形成する段階、及び隣接した第１の導電膜間の両側壁の第１の絶縁膜間にエアーギャップ(air-gap)を有する第２の絶縁膜を形成する段階を含む。
上記において、第２の導電膜はタングステン膜(W)で形成される。酸化防止膜はタングステン窒化膜(WN)で形成される。酸化防止膜は化学気相蒸着(Chemical Vapor Deposition; CVD)方法または物理気相蒸着(Physical Vapor Deposition; PVD)方法を用いて形成される。酸化防止膜はCVD方法を用いて80〜100Åの厚さで形成されるか、またはPVD方法を用いて200〜300Åの厚さで形成される。酸化防止膜は第２の導電膜の側壁に20〜50Åの厚さで残留する。
第１の絶縁膜は、埋め込み特性がよくない絶縁膜で形成され、O3-TEOS(Tetra Ortho Silicate Glass)膜またはUSG(Undoped Silicate Glass)膜が用いられる。第１の絶縁膜はCVD方法を用いて300〜500Åの厚さで形成される。第２の絶縁膜はHDP(High Density Plasma)酸化膜で形成される。
第１の絶縁膜の形成時にオーバーハング形状が互いに当接する場合、追加のエッチング工程を行ってオーバーハング形状を一部除去する段階をさらに行う。第２の導電膜の形成前、誘電体膜上にバリア層を形成する段階をさらに行う。バリア層はタングステン窒化膜(WN)で形成される。第２の導電膜パターニング前、第２の導電膜上にハードマスクを形成する段階をさらに行う。ハードマスクは後続のアニーリング工程時に第２の導電膜と反応しない物質で形成される。第１の導電膜パターニング時にハードマスクを一部残留させる。
第２の絶縁膜の形成後にアニーリング工程を行う段階をさらに行う。アニーリング工程完了後、残留した酸化防止膜及びバリア層のタングステン窒化膜がタングステン膜に変更されて第２の導電膜の断面積が増加する。
本発明は、コントロールゲート用タングステン膜(W)の側壁にタングステン窒化膜(WN)を形成し、後続のアニーリング工程時にタングステン膜の異常酸化(abnormal oxidation)を防止しながら最終的に形成されるコントロールゲートの断面積を増加させることにより、ロバスト(robust)なハイスピード(high speed)素子を具現することができる。
本発明は、コントロールゲート用タングステン膜(W)の下部にタングステン窒化膜(WN)でバリア層の形成時に後続のアニーリング工程でタングステン窒化膜がタングステン膜に変更され、最終的に形成されるコントロールゲートの断面積をさらに増加させることにより、よりハイスピードの素子を具現することができる。
また、本発明は、隣接したワードライン及びフローティングゲート間にエアーギャップ(air-gap)を形成することにより、隣接したワードライン間の干渉キャパシタンスを減少させて隣接したワードライン間の干渉効果を改善することによりハイスピード(high speed)素子を具現することができる。
以下、添付した図面を参照し、本発明の一実施例をより詳しく説明する。しかし、本発明の実施例は、様々な異なる形態で変形されることがてき、本発明の範囲が以下に詳述する実施例により限定されるものと解釈されてはならず、当業界で普遍的な知識を有する者に本発明をより完全に説明するために提供されるものと解釈されることが好ましい。
図１〜図３は、本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するために工程順に示した断面図である。
図１（ａ）を参照すれば、半導体基板(100)上にトンネル絶縁膜(102)及び第１の導電膜(104)を形成する。トンネル絶縁膜(102)はシリコン酸化膜(SiO2)で形成することができ、この場合、酸化(oxidation)工程で形成することができる。第１の導電膜(104)は、フローティングゲートとして用いるためのものであり、ポリシリコン膜、金属膜またはこれらの積層膜で形成することができ、望ましくは、ポリシリコン膜で形成することができる。そ後、マスク(図示せず)を用いたエッチング工程で素子分離領域の第１の導電膜(104)及びトンネル絶縁膜(102)をエッチングして一方向(ビットライン方向)にパターニングする。これにより、素子分離領域の半導体基板(100)が露出される。その後、素子分離領域に露出された半導体基板(100)を一定の深さでエッチングする。これにより、半導体基板(100)の素子分離領域にトレンチ(図示せず)が形成される。次いで、トレンチが満たされるようにトレンチを含む半導体基板(100)上に絶縁物質を蒸着して絶縁膜を形成した後、平坦化工程を行ってトレンチ領域に素子分離膜(図示せず)を形成する。その後、素子分離膜の有効フィールド酸化膜の高さ(Effective Field oxide Height; EFH)を制御するために追加のエッチング工程を行うことができる。
次いで、第１の導電膜(104)及び素子分離膜を含む半導体基板(100)上に誘電体膜(106)、バリア層(Barrier layer; 108)、第２の導電膜(110)及びハードマスク(112)を順次形成する。ここで、誘電体膜(106)は、第１の酸化膜(106a)、窒化膜(106b)及び第２の酸化膜(106c)のONO(Oxide-Nitride-Oxide)積層膜で形成することができる。第２の導電膜(110)は、コントロールゲートとして用いるためのものであり、ハイスピード(high speed)素子を具現し、隣接したセル間の干渉(interference)現象を改善するためにタングステン膜(W)で形成することができる。一方、バリア層(108)は、第２の導電膜(110)の形成のためのバリアとして用いるためのものであり、タングステン窒化膜(WN)で形成することができる。この時、バリア層(108)及び第２の導電膜(110)は、物理気相蒸着(Physical Vapor Deposition; PVD)方法を用いて形成し、バリア層(108)を形成した後、イン-サイチュ(in-situ)工程で第２の導電膜(110)を形成する。
ハードマスク(112)は、後続のゲートエッチング工程時に第２の導電膜(110)のエッチング損傷を防止するためのものであり、後続のアニーリング工程時にタングステン膜で形成されたコントロールゲート用第2の導電膜(110)と反応しない物質を用いて形成することができ、シリコン酸化窒化膜(SiON)で形成することができる。
図１（ｂ）を参照すれば、マスク(図示せず)を用いたエッチング工程でハードマスク(112)、第２の導電膜(110)及びバリア層(108)をエッチングして素子分離膜と交差する方向にパターニングする。これにより、第２の導電膜(110)からなるコントロールゲート(110a)が形成され、互いに異なるストリングに形成されたセルのコントロールゲート(110a)が連結されてワードラインが形成される。そして、誘電体膜(106)が露出される。一方、エッチング過程でハードマスク(112)も一部の厚さだけエッチングされることができる。
図１（ｃ）を参照すれば、露出された誘電体膜(106)をエッチング工程でパターニングする。これにより、第１の導電膜(104)が露出される。一方、エッチング過程で第１の導電膜(104)が一部エッチングされることもある。
次いで、コントロールゲート(110a)及びハードマスク(112)を含む第１の導電膜(104)の上に酸化防止膜(114)を形成する。酸化防止膜(114)は、後続のアニーリング(annealing)工程時にタングステン膜(W)で形成されたコントロールゲート(110a)のタングステン(W)が後続形成されるスペーサ用酸化膜の酸素(oxide)と反応する異常酸化(abnormal oxidation)現象を防止するために形成するものであり、望ましくは、タングステン窒化膜(WN)で形成することができる。
この時、タングステン窒化膜(WN)は、化学気相蒸着(Chemical Vapor Deposition; CVD)方法またはPVD方法を用いて形成することができ、後続進行されるゲートエッチング工程を完了した後、コントロールゲート(110a)の側壁に酸化防止膜(114)が残留してコントロールゲート(110a)の側壁が保護されることができる程度の厚さで形成する。望ましくは、酸化防止膜(114)はCVD方法を用いて蒸着する場合、 80〜100Åの厚さで形成し、 PVD方法を用いて蒸着する場合、200〜300Åの厚さで形成することができる。
図２（ａ）を参照すれば、酸化防止膜(114)をエッチングマスクとするエッチング工程で第１の導電膜(104)をパターニングする。この時、エッチング工程は、第１の導電膜(104)をパターニングしながらコントロールゲート(110a)の側壁に酸化防止膜(114)を残留させる条件で行う。コントロールゲート(110a)の側壁部分に存在する酸化防止膜(114)は他の部分に存在する酸化防止膜(114)よりもエッチングの進行が遅く、他の部分に存在する酸化防止膜(114)が完全に除去される時点にも側壁部分に存在する酸化防止膜(114)は残留する。望ましくは、酸化防止膜(114)はコントロールゲート(110a)の側壁に20〜50Åの厚さで残留するようにする。
これにより、ゲートエッチング工程が完了し、第１の導電膜(104)からなるフローティングゲート(104a)が形成され、これを通じてトンネル絶縁膜(102)、フローティングゲート(104a)、誘電体膜(106)、バリア層(108)、コントロールゲート(110a)及びハードマスク(112)を含むゲートパターン(116)が形成される。そして、トンネル絶縁膜(102)の表面が露出される。
特に、ゲートエッチング工程が完了した後、コントロールゲート(110a)の側壁にスペーサ形態で酸化防止膜(114)が残留する。この場合、後続のアニーリング工程時、コントロールゲート(110a)の異常酸化を防止することができる。
一方、第１の導電膜(104)をパターニングする過程でハードマスク(112)も共にエッチングされることができ、この時、ハードマスク(112)は一部の厚さで残留させて後続のアニーリング工程時、コントロールゲート(110a)のタングステン(W)と後続形成されるスペーサ用酸化膜の酸素と反応する異常酸化を抑制させるようにする。
図２（ｂ）を参照すれば、ゲートパターン(116)の上部を囲みながらオーバーハング(overhang)形状を有するスペーサ用第１の絶縁膜(118)を形成する。第１の絶縁膜(118)は、後続の絶縁膜蒸着時、隣接したワードライン間の絶縁膜内にエアーギャップ(air-gap)を形成するために埋め込み特性がよくない絶縁膜で形成し、望ましくは、O3-TEOS(Tetra Ortho Silicate Glass)膜またはUSG(Undoped Silicate Glass)膜で形成することができる。この時、O3-TEOS膜またはUSG膜からなる第1の絶縁膜(118)はCVD方法を用いて形成することができる。
これにより、埋め込み特性がよくない物質によりゲートパターン(116)の上部が半導体基板(100)に比べて蒸着速度が速いため、第１の絶縁膜(118)の蒸着が進行されながら第１の絶縁膜(118)の上部にオーバーハング(overhang)形状が発生する。このように、第１の絶縁膜(118)がオーバーハング形状を有する場合、ネガティブスロープ(negative slope)を有するようになり、後続のギャップフィル(gap-fill)特性を低下させることができる。
一方、後続でスペーサ用絶縁膜を追加蒸着しなければならないため、蒸着入口を確保するために、第１の絶縁膜(118)は、オーバーハング形状が互いに当接しないように形成することが好ましい。このため、第１の絶縁膜(118)は300〜500Åの厚さで形成することができる。しかし、オーバーハング形状が当接する場合には、追加のエッチング工程を行って第1の絶縁膜(118)を一部エッチングすることによりオーバーハング形状を一部除去して蒸着入口を開くこともできる。
図２（ｃ）を参照すれば、オーバーハング形状を有する第１の絶縁膜(118)を含む半導体基板(100)上に絶縁物質を蒸着してスペーサ用第２の絶縁膜(120)を形成する。第２の絶縁膜(120)は酸化膜で形成することができ、望ましくは、高密度プラズマ(High Density Plasma)方式を用いたHDP酸化膜で形成することができる。
図２（ｂ）のように、オーバーハングの発生でギャップフィル特性を低下させることにより、狭くなった蒸着入口を通じてゲートパターン(116)間に第2の絶縁膜(120)を形成する場合、ゲートパターン(116)間の第2の絶縁膜(120)の内部にはエアーギャップ(air-gap; 122)が形成される。即ち、隣接したフローティングゲート(104a)間の両側壁の第１の絶縁膜(118)の間にエアーギャップ(122)が形成される。
一般に、酸化膜の誘電定数が4.2である反面、空気(air)の誘電定数は1.0と非常に低い。従って、上記のように、ゲートパターン(116)間、即ち、フローティングゲート(104a)及びワードライン間に低い誘電定数を有するエアーギャップ(122)が形成される場合、隣接したワードライン間の干渉キャパシタンス(interference capacitance)を減少させ、隣接したワードライン間の干渉効果(interference effect)を改善することができる。
その後、後続工程を行う。後続のフラッシュメモリ素子の製造工程は一般に高温で実施されるアニーリング工程を含む。この時、アニーリング工程は、第2の絶縁膜(118)を形成した後に実施されることができ、後続の他の工程を進行した後、行われることもある。アニーリング工程の完了後のフラッシュメモリ素子を添付した図面を参照して説明する。
図３を参照すれば、図２（ｃ）のような構造で形成されたフラッシュメモリ素子は、700〜1000℃の高温でアニーリング工程を行う場合、酸化防止膜(114)に内在している窒素(N2)が外部に拡散されることを通じてアニール工程の進行中にコントロールゲート(110a)のタングステン(W)と第１の絶縁膜(118)の酸素が反応するのを防止することができる。従って、工程の完了後にコントロールゲート(110a)の異常酸化を防止して素子の信頼性を向上させることにより、ロバスト(robust)な素子を具現することができる。
また、アニール工程中に酸化防止膜(114)及びバリア層(108)に内在している窒素(N2)が外部に拡散され、酸化防止膜(114)及びバリア層(108)がタングステン膜(W)に変更されることにより、アニール工程後に形成される最終的なコントロールゲート(110b)は、タングステン膜(W)に占める断面積が増加するようになり、ハイスピード(high speed)素子を具現することができる。
上記のように、本発明の一実施例によれば、ワードライン及びフローティングゲート間のスペーサ用酸化膜の内部に低い誘電定数を有するエアーギャップを形成して隣接したワードライン間の干渉効果を改善し、コントロールゲート用タングステン膜の側壁にタングステン窒化膜(WN)形成してコントロールゲートの異常酸化を防止しながらコントロールゲートに占める断面積を増加させて素子の信頼性を向上させることにより、ロバスト(robust)なハイスピード(high speed)素子を具現することができる。
本発明は、上記で記述した実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、上記実施例は本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。従って、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
100 :半導体基板
102 :トンネル絶縁膜
104 :第１の導電膜
104a :フローティングゲート
106 :誘電体膜
106a :第１の酸化膜
106b :窒化膜
106c :第２の酸化膜
108 :バリア層
110 :第２の導電膜
110a、110b :コントロールゲート
112 :ハードマスク
114 :酸化防止膜
116 :ゲートパターン
118 :第１の絶縁膜
120 :第２の絶縁膜
122 :エアーギャップ
102 :トンネル絶縁膜
104 :第１の導電膜
104a :フローティングゲート
106 :誘電体膜
106a :第１の酸化膜
106b :窒化膜
106c :第２の酸化膜
108 :バリア層
110 :第２の導電膜
110a、110b :コントロールゲート
112 :ハードマスク
114 :酸化防止膜
116 :ゲートパターン
118 :第１の絶縁膜
120 :第２の絶縁膜
122 :エアーギャップ
Claims (19)
- トンネル絶縁膜、第１の導電膜、誘電体膜及び第２の導電膜が形成された半導体基板が提供される段階;
上記第２の導電膜及び上記誘電体膜をパターニングする段階;
パターニングされた上記第２の導電膜及び上記誘電体膜を含む上記第１の導電膜上に酸化防止膜を形成する段階;
上記第１の導電膜をエッチングしながら上記酸化防止膜も共にエッチングし、上記酸化防止膜を上記第２の導電膜の側壁に残留させる段階;
残留した上記酸化防止膜を囲みながら上部にオーバーハング形状を有する第１の絶縁膜を形成する段階;及び
隣接した上記第１の導電膜間の両側壁の上記第１の絶縁膜間にエアーギャップを有する第２の絶縁膜を形成する段階を含むフラッシュメモリ素子の製造方法。 - 上記第２の導電膜は、タングステン膜(W)で形成される請求項１に記載のフラッシュメモリ素子の製造方法。
- 上記酸化防止膜は、タングステン窒化膜(WN)で形成される請求項１に記載のフラッシュメモリ素子の製造方法。
- 上記酸化防止膜は、化学気相蒸着方法または物理気相蒸着方法を用いて形成される請求項３に記載のフラッシュメモリ素子の製造方法。
- 上記酸化防止膜は、化学気相蒸着方法を用いて80〜100Åの厚さで形成される請求項４に記載のフラッシュメモリ素子の製造方法。
- 上記酸化防止膜は、物理気相蒸着方法を用いて200〜300Åの厚さで形成される請求項４に記載のフラッシュメモリ素子の製造方法。
- 上記酸化防止膜は、上記第２の導電膜の側壁に20〜50Åの厚さで残留する請求項１に記載のフラッシュメモリ素子の製造方法。
- 上記第１の絶縁膜は、埋め込み特性がよくない絶縁膜で形成される請求項１に記載のフラッシュメモリ素子の製造方法。
- 上記埋め込み特性がよくない絶縁膜は、O3-TEOS(Tetra Ortho Silicate Glass)膜またはUSG(Undoped Silicate Glass)膜が用いられる請求項８に記載のフラッシュメモリ素子の製造方法。
- 上記第１の絶縁膜は、化学気相蒸着方法を用いて300〜500Åの厚さで形成される請求項８に記載のフラッシュメモリ素子の製造方法。
- 上記第２の絶縁膜は、HDP酸化膜で形成される請求項１に記載のフラッシュメモリ素子の製造方法。
- 上記第１の絶縁膜形成時にオーバーハング形状が互いに当接する場合、追加のエッチング工程を行って上記オーバーハング形状を一部除去する段階をさらに行う請求項１に記載のフラッシュメモリ素子の製造方法。
- 上記第２の導電膜の形成前、
上記誘電体膜上にバリア層を形成する段階をさらに行う請求項１に記載のフラッシュメモリ素子の製造方法。 - 上記バリア層は、タングステン窒化膜(WN)で形成される請求項１３に記載のフラッシュメモリ素子の製造方法。
- 上記第２の導電膜パターニング前、
上記第２の導電膜上にハードマスクを形成する段階をさらに行う請求項１に記載のフラッシュメモリ素子の製造方法。 - 上記ハードマスクは、後続のアニーリング工程時に上記第2の導電膜と反応しない物質で形成される請求項１５に記載のフラッシュメモリ素子の製造方法。
- 上記第１の導電膜パターニング時に上記ハードマスクを一部残留させる請求項１または１５に記載のフラッシュメモリ素子の製造方法。
- 上記第２の絶縁膜の形成後にアニーリング工程を行う段階をさらに行う請求項１に記載のフラッシュメモリ素子の製造方法。
- 上記アニーリング工程の完了後に残留した上記酸化防止膜及び上記バリア層のタングステン窒化膜(WN)がタングステン膜に変更され、上記第２の導電膜の断面積が増加する請求項３、１４または１８に記載のフラッシュメモリ素子の製造方法。
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