KR20090037165A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 서로 인접하여 셀렉트 라인들이 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막을 식각하여 상기 셀렉트 라인들의 게이트들이 마주 보는 측벽에 스페이서를 형성하면서 상기 게이트들 상부의 하드 마스크막들 사이의 간격이 넓어지도록 상기 하드 마스크막 식각 공정을 실시하는 단계; 상기 스페이서를 포함한 상기 반도체 기판 상에 SAC 질화막을 형성하는 단계; 및 상기 SAC 질화막 상에 제2 절연막을 형성하여 상기 셀렉트 라인들 사이를 채우는 단계를 포함한다.
절연막, 셀렉트 라인, 갭 필, 보이드, 스페이스, 종횡비

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 콘택(contact)이 형성될 워드라인들 또는 셀렉트 라인들 사이에 보이드(void) 없이 절연막을 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트들 사이의 절연을 위한 갭 필(gap-fill) 공정 시 보이드(void) 없이 절연막을 형성하는 것이 점점 어려워지고 있는 실정이다. 특히, 소스 셀렉트 라인, 드레인 셀렉트 라인 및 이들 사이에 다수의 워드라인을 포함하여 다수의 스트링(string) 구조로 형성되는 플래시 메모리 소자의 경우, 최근 소자의 고집적화로 인해 워드라인 뿐만 아니라 셀렉트 라인 간 스페이스(space) 간격이 좁아져 종횡비가 증가함에 따라, 게이트 식각 공정을 통해 셀렉트 라인을 형성한 후 셀렉트 라인들 사이를 채우는 절연막 증착 시 보이드 없이 절연막을 형성하기가 더욱 어려운 실정이다. 이는 셀렉트 라인 간 바닥에 비해 상부의 증착 속도가 빠르기 때문에 절연막 증착이 진행되면서 오버행(overhang) 발생으로 인해 상부가 막히게 되어 절연막 내부에 보이드(void)가 발생하기 때문이다.
그러나, 콘택이 형성될 워드라인들 사이 또는 셀렉트 라인들 사이의 절연막 내부에 보이드 발생 시 후속한 소스/드레인 콘택 식각 과정에서 보이드가 노출되어 후속 공정으로 습식 식각 공정을 진행하는 경우 비정상적인 식각 형상이 발생되는 불량을 초래하여 소자의 전기적 특성을 열화시키게 된다.
본 발명은 콘택이 형성될 워드라인 또는 셀렉트 라인 간 스페이스 간격을 넓혀 종횡비를 감소시킴으로써, 갭 필 특성을 향상시켜 콘택이 형성될 워드라인들 또는 셀렉트 라인들 사이에 보이드(void) 없이 절연막을 형성할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 서로 인접하여 워드라인들이 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계, 콘택이 형성될 워드라인들 사이의 제1 절연막을 식각하여 워드라인들의 게이트 전극들이 마주보는 측벽에 스페이서를 형성하면서 게이트 전극들 상부의 하드 마스크막들 사이의 간격이 넓어지도록 하드 마스크막 식각 공정을 실시하는 단계, 스페이서를 포함한 반도체 기판 상에 SAC 질화막을 형성하는 단계, 및 SAC 질화막 상에 제2 절연막을 형성하여 워드라인들 사이를 채우는 단계를 포함한다.
상기에서, 하드 마스크막은 마주보는 게이트 전극의 안쪽 표면을 20 내지 50%만큼 노출시키도록 식각된다. 스페이서는 하드 마스크막과 식각 선택비가 유사한 물질로 형성되되며, 바람직하게 산화막 또는 질화막으로 형성된다. 제2 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성된다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 서로 인접하여 셀렉트 라인들이 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계, 제1 절연 막을 식각하여 셀렉트 라인들의 게이트들이 마주 보는 측벽에 스페이서를 형성하면서 게이트들 상부의 하드 마스크막들 사이의 간격이 넓어지도록 하드 마스크막 식각 공정을 실시하는 단계, 스페이서를 포함한 반도체 기판 상에 SAC 질화막을 형성하는 단계, 및 SAC 질화막 상에 제2 절연막을 형성하여 셀렉트 라인들 사이를 채우는 단계를 포함한다.
상기에서, 셀렉트 라인들은 소스 셀렉트 라인 또는 드레인 셀렉트 라인으로 형성된다. 하드 마스크막은 마주보는 셀렉트 라인들의 도전막의 안쪽 표면을 20 내지 50%만큼 노출시키도록 식각된다.
스페이서는 하드 마스크막과 식각 선택비가 유사한 물질로 형성되며, 바람직하게 산화막 또는 질화막으로 형성된다. 제2 절연막은 HDP 산화막으로 형성된다.
본 발명은 콘택이 형성될 워드라인들 또는 셀렉트 라인들 사이에 형성된 절연막을 식각하여 워드라인들 또는 셀렉트 라인들의 게이트 전극들이나 게이트들이 마주보는 측벽에 스페이서를 형성하면서 게이트 전극들 또는 게이트들 상부의 하드 마스크막을 식각하여 하드 마스크막들 사이의 간격을 넓혀 종횡비를 감소시킴으로써, 갭 필 특성을 향상시켜 콘택이 형성될 워드라인들 또는 셀렉트 라인들 사이에 보이드(void) 없이 절연막을 형성할 수 있다.
본 발명은 콘택이 형성될 워드라인들 또는 셀렉트 라인들 사이에 보이드 없이 절연막을 형성함으로써, 후속한 소스/드레인 콘택 식각 시 보이드에 기인한 불량을 억제하여 소자의 전기적 특성이 열화되는 것을 방지할 수 있다.
또한, 본 발명은 콘택이 형성될 워드라인들 또는 셀렉트 라인들 사이의 종횡비를 감소시켜 기존의 HDP 방식을 이용하더라도 콘택이 형성될 워드라인들 또는 셀렉트 라인들 사이에 보이드 없이 절연막을 형성할 수 있으므로 장비 투자 비용을 절감할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 단면도들이다.
도 1a를 참조하면, 셀 영역이 메모리 셀 영역 및 셀렉트 트랜지스터 영역을 구비한 반도체 기판(100) 상에 터널 절연막(102) 및 제1 도전막(104)을 형성한 후 마스크(미도시)를 이용한 식각 공정으로 제1 도전막(104)을 일 방향(비트라인 방향)으로 패터닝한다. 이때, 터널 절연막(102)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(Oxidation) 공정으로 형성할 수 있다. 제1 도전막(104)은 플래시 메모리 소자의 플로팅 게이트로 사용하기 위한 것으로, 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있다. 한편, 제1 도전막(104) 패터닝 시 소자 분리 영역의 터널 절연막(102) 및 반도체 기판(100)을 추가로 식각한 후 절연막을 증착한 다음 평탄화하여 소자 분리 영역에 소자 분리막(미도시)을 형성한다.
이어서, 제1 도전막(104)을 포함한 반도체 기판(100) 상에 유전체막(106)을 형성한다. 유전체막(106)은 산화막, 질화막 및 산화막(Oxide-Nitride-Oxide; ONO)의 적층막으로 형성할 수 있다. 마스크(미도시)를 이용한 식각 공정으로 셀렉트 트랜지스터 영역의 유전체막(106)을 일부 식각하여 제1 도전막(104)의 표면을 노출시키는 콘택홀(미도시)을 형성한다. 이후, 콘택홀을 포함한 유전체막(106) 상에 제2 도전막(108)을 형성한다. 제2 도전막(108)은 플래시 메모리 소자의 컨트롤 게이트로 사용하기 위한 것으로, 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있다. 이때, 셀렉트 트랜지스터 영역에 형성된 제2 도전막(108)은 콘택홀을 통해 제1 도전막(104)과 접속된다.
그런 다음, 제2 도전막(108) 상에 하드 마스크막(110)을 형성한다. 하드 마스크막(110)은 산화막으로 형성할 수 있으며, 산화막 상부에 아모퍼스 카본막(amorphous carbon), 멀티-기능 하드 마스크(Multi-Functional hardmask; 이하 'MFHM'라 함), SOG(Spin On Glass), 스핀 온 하드 마스크(Spin on HM) 등의 다층의 포토레지스트를 적층하여 다중 구조의 하드 마스크막으로 형성할 수도 있다.
이어서, 마스크(미도시)를 이용한 식각 공정으로 1차 패터닝된 제1 도전막(104)과 교차하는 방향으로 하드 마스크막(110), 제2 도전막(108), 유전체막(106) 및 제1 도전막(104)을 패터닝한다.
이로써, 메모리 셀 영역에는 터널 절연막(102), 플로팅 게이트(104a), 유전 체막(106), 컨트롤 게이트(108a) 및 하드 마스크막(110)의 적층 구조를 갖는 다수의 게이트가 형성된다. 이때, 서로 다른 스트링에 형성된 컨트롤 게이트(108a)는 서로 연결되어 워드라인을 형성한다.
반면, 셀렉트 트랜지스터 영역에는 터널 절연막(102), 제1 도전막(104), 유전체막(106), 제1 도전막(104)과 접속되는 제2 도전막(108) 및 하드 마스크막(110)의 적층 구조를 갖는 게이트들이 형성된다. 이때, 서로 다른 스트링에 형성된 제2 도전막(108)은 서로 연결되어 셀렉트 라인을 형성한다. 이때, 셀렉트 라인은 소스 셀렉트 라인 또는 드레인 셀렉트 라인일 수 있다. 바람직하게, 셀렉트 라인 중 어느 하나가 소스 셀렉트 라인으로 형성될 경우 나머지 셀렉트 라인은 소스 셀렉트 라인으로 형성되며, 셀렉트 라인 중 어느 하나가 드레인 셀렉트 라인으로 형성될 경우 나머지 셀렉트 라인은 드레인 셀렉트 라인으로 형성된다.
이어서, 셀렉트 라인들 및 다수의 워드라인 형성 시 입은 식각 손상을 보상하기 위하여 산화 공정을 실시할 수 있다. 이로써, 셀렉트 라인 및 워드라인들 측벽에 측벽 산화막(112)이 형성된다. 이 경우, 실리콘이 적게 포함된 하드 마스크막(110)에는 측벽 산화막(112)이 형성되지 않을 수 있으며, 노출된 반도체 기판(100)은 산화되어 반도체 기판(100) 상에도 측벽 산화막(112)이 형성될 수 있다.
이후, 마스크(미도시)을 이용한 이온 주입 공정을 실시하여 셀 영역 내 워드라인들 사이, 워드라인과 인접한 셀렉트 라인 사이 및 셀렉트 라인 사이의 반도체 기판(100)에 소스/드레인 영역(113)을 형성한다. 이로써, 메모리 셀 영역에는 다수의 메모리 셀(M0 내지 Mn)이 형성되고, 셀렉트 트랜지스터 영역에는 셀렉트 트랜지 스터들(ST1, ST2)이 형성된다.
도 1b를 참조하면, 측벽 산화막(112)이 형성된 셀렉트 트랜지스터들(ST1, ST2) 및 메모리 셀들(MO 내지 Mn)을 포함한 반도체 기판(100) 상에 제1 절연막(114)을 형성한다. 제1 절연막(114)은 스페이서를 형성하기 위한 것으로, 하드 마스크막(110)과 식각 선택비가 유사한 물질로 형성한다. 예를 들어, 하드 마스크막(110)을 산화막으로 형성할 경우 제1 절연막(114)도 산화막으로 형성하고, 하드 마스크막(110)을 질화막으로 형성할 경우 제1 절연막(114)도 질화막으로 형성할 수 있다. 제1 절연막(114)은 화학기상증착(Chemical Vapor Deposition; CVD) 방법, 바람직하게 플라즈마화학기상증착(Plasma Enhanced CVD; PECVD) 방법으로 형성할 수 있다.
한편, 메모리 셀들(M0 내지 Mn) 사이에 형성된 제1 절연막(114) 내부에는 보이드(void)가 형성될 수 있으나, 이러한 보이드는 후속한 공정에서 노출되지 않는다. 따라서, 낮은 유전상수를 갖는 보이드에 의해 제1 절연막(114)의 유전율을 낮춰 메모리 셀들 간 커패시턴스(capacitance)를 감소시키는 효과가 있다.
이어서, 셀 영역 내 스페이서 식각 공정이 필요한 셀렉트 트랜지스터 영역의 셀렉트 트랜지스터들(ST1, ST2)과 대응되는 제1 절연막(114)을 일부 노출시키는 식각 마스크(118)를 형성한다. 바람직하게, 식각 마스크(118)는 마주보는 셀렉트 트랜지스터(ST1, ST2)의 게이트의 안쪽부분과 대응되는 하드 마스크막(110)을 20 내지 50% 정도 노출시키도록 형성한다. 이때, 식각 마스크(118)는 포토레지스트 패턴으로 형성할 수 있으며, 이 경우 제1 절연막(114) 상에 포토레지스트를 도포한 후 노광 및 현상으로 패터닝하여 형성한다.
도 1c를 참조하면, 마스크(118)를 이용하여 스페이서 식각 공정을 실시한다. 스페이서 식각 공정은 건식 식각(dry etch) 공정으로 실시할 수 있으며, 바람직하게 에치백(etchback) 공정으로 실시할 수 있다. 이로써, 노출된 제1 절연막(114)의 수평부는 제거되고, 수평부에 비해 두껍게 증착된 수직부만이 잔류되어 셀렉트 트랜지스터들(ST1, ST2)의 게이트들이 마주보는 일측벽에 스페이서(114a)가 형성된다.
아울러, 스페이서 식각 과정에서 셀렉트 트랜지스터들(ST1, ST2) 상의 노출된 제1 절연막(114)과 함께 하드 마스크막(110)도 식각되어 마주보는 셀렉트 트랜지스터들(ST1, ST2)의 게이트들의 제2 도전막(108) 안쪽 표면이 20 내지 50% 정도 노출된다.
따라서, 셀렉트 트랜지스터들(ST1, ST2)의 게이트들 상부의 하부 마스크막(110)들 사이의 간격이 넓어져 셀렉트 트랜지스터들(ST, ST2) 간 상부 스페이스 폭이 하부 스페이스 폭보다 넓게 확장됨에 따라 셀렉트 트랜지스터들(ST1, ST2) 간 종횡비가 감소된다. 이처럼, 셀렉트 트랜지스터들(ST1, ST2) 간 종횡비가 감소될 경우 후속한 셀렉트 트랜지스터들(ST1, ST2) 사이를 채우기 위한 절연막 형성 시 갭 필 특성을 향상시켜 보이드(void) 없이 절연막을 형성할 수 있게 된다.
이후, 식각 마스크(118)을 제거한 다음 스페이서(114a)를 포함한 반도체 기판(100) 상에 주변회로 영역의 소스/드레인 영역 형성을 위한 버퍼 산화막(120)을 형성한다. 그런 다음, 주변회로 영역(미도시)을 노출시키는 마스크를 이용하여 이 온 주입 공정을 실시하여 주변회로 영역에 소스/드레인 영역(미도시)을 형성한다.
도 1d를 참조하면, 버퍼 산화막(120) 상에 자기 정렬 콘택(Self-Align Contact; SAC) 질화막(122)을 형성한다. SAC 질화막(122)은 후속한 공정에서 SAC 질화막(122) 상에 형성된 절연막의 평탄화 공정 및 콘택 식각 공정 시 식각 정지막(etch stopper)으로 사용하기 위한 것으로, 셀렉트 트랜지스터들(ST1, ST2)이 어택(attack)을 입는 것을 방지한다.
도 1e를 참조하면, 셀렉트 트랜지스터들(ST1, ST2) 간 스페이스가 채워지도록 SAC 질화막(122) 상에 제2 절연막(124)을 형성한다. 제2 절연막(124)은 층간 절연막으로 사용하기 위한 것으로, 산화막으로 형성할 수 있다. 바람직하게, 제2 절연막(124)은 고밀도 플라즈마(High Density Plasma; HDP) 방식을 이용하여 HDP 산화막으로 형성할 수 있다. 이 경우, 기존의 HDP 방식을 이용하여 HDP 산화막으로 이루어지는 제2 절연막(124)을 형성하더라도 도 1c에서와 같이 셀렉트 트랜지스터들(ST1, ST2) 간 상부 스페이스 폭이 확장되어 종횡비가 감소되었기 때문에 갭 필 특성이 향상되어 셀렉트 트랜지스터들(ST1, ST2) 사이에 보이드 없이 제2 절연막(124)을 형성할 수 있다. 또한, 기존의 HDP 방식을 이용하여 셀렉트 트랜지스터들T1, ST2) 사이에 제2 절연막(124)을 형성함에 따라 장비 투자 비용을 절감할 수 있다.
본 발명은 설명의 편의를 위하여 플래시 메모리 소자의 셀렉트 트랜지스들 사이에 보이드 없이 절연막을 형성하는 방법에 한해 설명하였으나 이에 한정되는 것은 아니며, 디램(DRAM) 등과 같이 콘택이 형성될 트랜지스터들을 갖는 반도체 소 자에 있어서 콘택이 형성될 워드라인들 사이에 형성된 절연막을 식각하여 워드라인들의 게이트 전극이 마주보는 측벽에 스페이서를 형성하면서 게이트 전극들 상부의 하드 마스크막을 식각하여 하드 마스크막들 사이의 간격을 넓힘으로써, 갭 필 특성을 향상시켜 콘택이 형성될 워드라인들 사이를 채우는 절연막 증착 시 보이드 발생을 방지할 수도 있다. 이때에도, 스페이서는 워드라인 상부의 하드 마스크막과 식각 선택비가 유사한 물질로 형성되고, 하드 마스크막은 마주보는 게이트 전극의 안쪽 표면을 20 내지 50%만큼 노출시키도록 식각된다. 그리고, 워드라인들 사이의 절연막은 HDP 산화막으로 형성될 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위해 순차적으로 도시한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 104a : 플로팅 게이트
106 : 유전체막 108 : 제2 도전막
108a : 컨트롤 게이트 110 : 하드 마스크막
112 : 측벽 산화막 113 : 소스/드레인 영역
114 : 제1 절연막 116 : 보이드
118 : 식각 마스크 118a : 스페이서
120 : 버퍼 산화막 122 : SAC 질화막
124 : 제2 절연막

Claims (12)

  1. 서로 인접하여 워드라인들이 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계;
    콘택이 형성될 상기 워드라인들 사이의 상기 제1 절연막을 식각하여 상기 워드라인들의 게이트 전극들이 마주보는 측벽에 스페이서를 형성하면서 상기 게이트 전극들 상부의 하드 마스크막들 사이의 간격이 넓어지도록 상기 하드 마스크막 식각 공정을 실시하는 단계;
    상기 스페이서를 포함한 상기 반도체 기판 상에 SAC 질화막을 형성하는 단계; 및
    상기 SAC 질화막 상에 제2 절연막을 형성하여 상기 워드라인들 사이를 채우는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 하드 마스크막은 마주보는 상기 게이트 전극의 안쪽 표면을 20 내지 50%만큼 노출시키도록 식각되는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 스페이서는 상기 하드 마스크막과 식각 선택비가 유사한 물질로 형성되는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 스페이서는 산화막 또는 질화막으로 형성되는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제2 절연막은 HDP 산화막으로 형성되는 반도체 소자의 제조 방법.
  6. 서로 인접하여 셀렉트 라인들이 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 식각하여 상기 셀렉트 라인들의 게이트들이 마주 보는 측벽에 스페이서를 형성하면서 상기 게이트들 상부의 하드 마스크막들 사이의 간격이 넓어지도록 상기 하드 마스크막 식각 공정을 실시하는 단계;
    상기 스페이서를 포함한 상기 반도체 기판 상에 SAC 질화막을 형성하는 단계; 및
    상기 SAC 질화막 상에 제2 절연막을 형성하여 상기 셀렉트 라인들 사이를 채우는 단계를 포함하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 셀렉트 라인들은 소스 셀렉트 라인으로 형성되는 반도체 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 셀렉트 라인들은 드레인 셀렉트 라인으로 형성되는 반도체 소자의 제조 방법.
  9. 제 6 항에 있어서,
    상기 하드 마스크막은 마주보는 상기 셀렉트 라인들의 도전막의 안쪽 표면을 20 내지 50%만큼 노출시키도록 식각되는 반도체 소자의 제조 방법.
  10. 제 6 항에 있어서,
    상기 스페이서는 상기 하드 마스크막과 식각 선택비가 유사한 물질로 형성되는 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 스페이서는 산화막 또는 질화막으로 형성되는 반도체 소자의 제조 방법.
  12. 제 6 항에 있어서,
    상기 제2 절연막은 HDP 산화막으로 형성되는 반도체 소자의 제조 방법.
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