KR100612566B1 - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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KR100612566B1 KR1020030096228A KR20030096228A KR100612566B1 KR 100612566 B1 KR100612566 B1 KR 100612566B1 KR 1020030096228 A KR1020030096228 A KR 1020030096228A KR 20030096228 A KR20030096228 A KR 20030096228A KR 100612566 B1 KR100612566 B1 KR 100612566B1
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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 본 발명은 비트라인용 트렌치를 형성하고, 비트라인간의 산화막 거리를 확보하기 위한 질화막을 증착한 후, 비아홀 형성공정을 실시한 다음, 비아홀 하부에 형성된 소정의 질화막 식각공정시 트렌치 측벽을 제외한 영역의 질화막을 제거함으로써, 별도의 질화막 스페이서 형성공정을 수행하지 않아 공정을 단순화 할 수 있고, 또한, 비트라인용 트렌치 측벽에 질화막을 형성하여 비트라인간의 RC 딜레이를 줄일 수 있고, 공정 단순화로 인해 전체 공정 TAT를 줄일 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.
비트라인, 듀얼 다마신, 질화막, 비아홀, 트렌치

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
도 1a 내지 도 1e는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 20, 70 : 질화막
30, 50 : 층간 절연막 40 : 식각방지막
55 : 하부 반사 방지막 60 : 감광막 패턴
65 : 트렌치 75 : 비아홀
80 : 비트라인
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 듀얼 다마 신 공정을 이용한 플래시 소자의 비트라인 형성 방법에 관한 것이다.
낸드 플래시 소자의 셀 어레이(Cell Array)는 일반 플래시 소자와 달리 셀 어레이가 스트링(String)으로 연결되어 동작하고 있다. 이러한 특성상 스트링의 양 끝단에 비트라인(Bit Line)으로 연결되는 드레인 콘택(Drain Contact)과 글로벌 그라운드(Global Ground)를 위한 소스 라인 콘택(Source Line Contact)이 위치하게 되며 이들 콘택은 스트링 제어를 위한 셀렉트 트랜지스터(Select Transistor)의 정션과 연결된다. 이후, 일반적으로 트렌치 버스트 스킴을 이용한 금속 비트라인을 형성하게 된다. 하지만, 비트라인와 비트라인 사이의 층간 절연막의 거리를 확보하기 위해 트렌치 형성후, 질화막 스페이서를 트렌치 측벽에 형성하게 된다. 하지만, 별도의 공정을 통해 형성된 질화막 스페이서는 공정의 단계가 늘어나고, 복잡해 질 뿐만 아니라 TAT(Turn Around Time)가 늘어나는 문제가 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 스페이서 질화막 형성을 위한 식각공정을 실시하지 않고, 비트라인 콘택 식각시 스페이서 질화막에 대한 식각을 진행함으로써, TAT를 향상 시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공한다.
본 발명에 따른 플래시 메모리 셀 및 트랜지스터와 같은 반도체 소자를 포함하는 여러 요소가 형성된 반도체 기판상에 제 1 질화막, 제 1 층간 절연막, 식각 방지막 및 제 2 층간 절연막을 순차적으로 형성하는 단계와, 상기 제 2 층간 절연막, 상기 식각방지막 및 상기 제 1 층간 절연막을 패터닝하여 비트라인용 트렌치를 형성하는 단계와, 전체 구조상에 그 단차를 따라 제 2 질화막 형성하는 단계와, 상기 비트라인용 트렌치 하부의 상기 제 2 질화막 및 상기 제 1 층간 절연막을 패터닝 하여 비아홀을 형성하는 단계와, 상기 비아홀 하부의 제 1 질화막과, 상기 비트라인용 트렌치 측벽을 제외한 영역의 상기 제 2 질화막을 제거하는 단계 및 상기 비아홀과 상기 트렌치를 금속막으로 매립, 평탄화 하여 비트라인을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법을 제공한다.
바람직하게, 상기 제 2 질화막은 상기 비트라인간의 RC 딜레이 문제를 해결하기 위해 50 내지 300Å 두께로 형성할 수 있다.
바람직하게, 상기 제 1 및 제 2 질화막의 제거는 CHF3 가스/ O2 가스/ Ar 가스 또는 CF4 가스/ CH2F2 가스/ Ar 가스를 사용하여 실시할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제 공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a 및 도 1b를 참조하면, 플래시 메모리 셀 및 트랜지스터와 같은 반도체 소자를 포함하는 여러 요소(접합부)가 형성된 반도체 기판(10)상에 제 1 질화막(20), 제 1 층간 절연막(30), 식각 방지막(40) 및 제 2 층간 절연막(50)을 순차적으로 형성한다. 제 2 층간 절연막(50) 및 식각방지막(40)을 패터닝하여 비트라인용 트렌치(65)를 형성한다. 전체 구조상에 그 단차를 따라 제 2 질화막(70)을 순차적으로 형성한다.
상기에서 플래시 메모리 셀 및 트랜지스터의 형성은, 반도체 기판(10) 상에 기판 표면의 결정결함 억제 또는 표면처리 및 이온주입시 버퍼층 역활을 하는 스크린 산화막(미도시)을 증착한 다음 이온주입을 실시하여 웰 및 문턱 전압 조절을 위한 이온층(미도시)을 형성하는 것이 바람직하다. 상기 웰은 트리플 형태의 웰을 형성하는 것이 효과적이다. 상기 스크린 산화막을 제거한 다음 터널 산화막(미도시), 제 1 도전막(미도시) 및 패드 질화막(미도시)을 증착한다.
상기 패드 질화막 상에 감광막을 도포한 다음 감광막 마스크를 이용한 사진 식각 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 패드 질화막, 제 1 도전막, 터널 산화막 및 반도체 기판을 식각하여 STI 구조의 트렌치를 형성하는 것이 바람직하다. 전체 구조 상부에 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 증착하여 트렌치 내부를 매립한다. 패드 질화막을 정지층으로 하는 평탄화 공정을 실시하여 패드 질화막 상의 HDP 산화막을 제거하여 소자 분리막을 형성하는 것이 바람직하다.
패드 질화막을 인산 딥 아웃(H3PO4 dip out)을 이용한 질화막 스트립(nitride strip) 공정을 수행함으로써, 소자 분리막의 일부가 돌출되도록 형성하는 것이 바람직하다. DHF를 이용한 전처리 세정 공정을 실시하여 제 1 도전막 상부에 형성된 자연산화막과 잔류물들을 제거한다. 전체 구조 상부에 제 2 도전막(미도시)을 증착한 다음, 상기 제 2 도전막의 일부를 패터닝 하여 플로팅 게이트전극을 형성한다.
전체구조의 단차를 따라 유전체막(미도시)을 증착하고, 컨트롤 게이트를 형성하기 위한 제 3 도전막(미도시), 텅스텐 실리사이드막(WSix) 및 하드 마스크막(미도시)을 순차적으로 증착한다. 유전체막으로는 ONO(SiO2-Si3N4-SiO2 )구조의 유전체막을 형성하는 것이 바람직하다. 게이트 마스크와 에칭(Gate mask and etching)공정과 셀프 얼라인드 마스크와 에칭(Self aligned mask and etching) 공정을 수행하여 컨트롤 게이트 전극을 형성하는 것이 바람직하다. 이로써, 플래시 셀용 게이트 전극 및 트랜지스터용 게이트 전극을 형성하게 된다. 이후, 이온주입 공정을 실시하여 소스/드레인(접합부)을 형성하는 것이 바람직하다. 상기에서 형성된 게이트 전극들을 보호하기 위해 전체 구조상부에 그 단차를 따라 산화막을 형성하는 것이 효과적이다. 상기 소스 상부에는 소스 콘택 플러그를 형성하고, 드레인 상부에는 드레인 콘택 플러그를 형성한다.
상술한 바와 같이 반도체 구조물이 형성된 반도체 기판상에 하부 구조물을 보호하기 위한 제 1 질화막(20)을 소정 두께로 형성한 다음, 하부 구조와 상부구조물간의 층간 절연을 위한 제 1 층간 절연막(30)을 형성한다. 제 1 층간 절연막(30)을 산화막 계열의 물질막을 이용하여 형성하되, 다층의 막으로 형성할 수 있다. 바람직하게는 제 1 층간 절연막(30)은 제 1 산화막 및 제 2 산화막으로 형성(ILD1 및 IDL2)하는 것이 효과적하다. 제 1 층간 절연막(30)상에 비트라인용 트렌치 식각시 식각 정지막 역할을 하는 식각방지막(40)을 형성하고, 비트라인 트렌치용 제 2 층간 절연막(50)을 형성하는 것이 바람직하다.
제 2 층간 절연막(50) 상에 감광막 패턴 형성시 난반사를 방지하기 위한 하부 반사 방지막(Organic BARC; 55)을 도포한다. 하부 반사 방지막(55) 상에 감광막을 도포한 다음, 비트라인용 트렌치 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(60)을 형성한다. 감광막 패턴(60)을 식각마스크로 하는 식각공정을 실시하여 하부 반사 방지막(55), 제 2 층간 절연막(50) 및 식각정지막(40)을 식각하고, 제 1 층간 절연막(30)의 일부를 식각하여 비트라인용 트렌치(65)를 형성한다.
소정의 스트립 및 세정공정을 통해 잔류하는 감광막 패턴(60)과 하부 반사 방지막(55)을 제거한 다음, 전체 구조상에 그 단차를 따라 제 2 질화막(70)을 형성한다. 제 2 질화막(70)을 통해 비트라인과 비트라인간의 절연막 거리를 확보하여 RC 딜레이 문제를 해결할 수 있다. 제 2 질화막(70)은 50 내지 300Å 두께로 형성하여 절연막 간의 거리를 확보하는 것이 바람직하다.
도 1c 및 도 1d를 참조하면, 비트라인용 트렌치(65) 하부의 제 2 질화막(70) 및 제 1 층간 절연막(30)을 패터닝 하여 비아홀(75)을 형성한다. 질화막 스트립 공정을 통해 비트라인용 트렌치(65) 측벽을 제외한 영역의 제 1 및 제 2 질화막(20 및 70)을 제거한다.
비아홀(75)은 전체 구조상에 하부 반사방지막(미도시)과 감광막을 도포한 다음 감광막 마스크를 이용한 사진 식각공정을 실시하여 트렌치(65) 하부의 소정영역을 개방하는 감광막 패턴(미도시)을 형성한후, 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 하부 반사방지막, 제 2 질화막(70) 및 제 1 층간 절연막(30)을 식각하여 형성하는 것이 바람직하다. 소정의 스트립 및 세정공정을 실시하여 잔류하는 감광막 패턴과 하부 반사 방지막을 제거하는 것이 바람직하다.
질화막 스트립 공정을 실시하여 제 2 층간 절연막(50) 상부와, 트렌치(65) 하부의 제 2 질화막(70)을 제거하고, 비아홀(75) 하부의 제 1 질화막(20)을 제거한다. 이를 통해 비아홀(75) 하부의 드레인 콘택 플러그(미도시)를 노출 시킨다. 이때, 반도체 기판(10)의 손실 및 드레인 콘택 플러그의 개방을 고려하여 식각 타겟을 조절하는 것이 바람직하다. 질화막 스트립 공정은 건식 식각을 실시하는 것이 바람직하다. 질화막 스트립 공정을 통해 트렌치(65) 측벽에 질화막으로 구성된 스페이서가 형성된다. 질화막은 기판의 손실을 최소화 하는 조건으로 실시하되, CHF3 가스/ O2 가스/ Ar 가스 또는 CF4 가스/ CH2F2 가스/ Ar 가스를 사용하는 것이 바람직하다.
도 1e를 참조하면, 비아홀(75)과 트렌치(65)를 금속막으로 매립한 다음, 제 2 층간 절연막(50)을 정지막으로 하는 평탄화 공정을 통해 제 2 층간 절연막(50) 상의 금속막을 제거하여 비트라인(80)을 형성한다.
금속막으로는 텅스텐을 사용하는 것이 바람직하고, 평탄화 공정은 화학 물리적 평탄화 공정을 적용하거나, 전면 식각공정을 이용하여 실시할 수도 있다. 후속 공정을 통해 상부 금속 배선을 형성한다.
상술한 바와 같이, 본 발명은 비트라인용 트렌치를 형성하고, 비트라인간의 산화막 거리를 확보하기 위한 질화막을 증착한 후, 비아홀 형성공정을 실시한 다음, 비아홀 하부에 형성된 소정의 질화막 식각공정시 트렌치 측벽을 제외한 영역의 질화막을 제거함으로써, 별도의 질화막 스페이서 형성공정을 수행하지 않아 공정을 단순화 할 수 있다.
또한, 비트라인용 트렌치 측벽에 질화막을 형성하여 비트라인간의 RC 딜레이를 줄일 수 있고, 공정 단순화로 인해 전체 공정 TAT를 줄일 수 있다.

Claims (3)

  1. 플래시 메모리 셀 및 트랜지스터와 같은 반도체 소자를 포함하는 여러 요소가 형성된 반도체 기판상에 제 1 질화막, 제 1 층간 절연막, 식각 방지막 및 제 2 층간 절연막을 순차적으로 형성하는 단계;
    상기 제 2 층간 절연막, 상기 식각방지막 및 상기 제 1 층간 절연막을 패터닝하여 비트라인용 트렌치를 형성하는 단계;
    전체 구조상에 그 단차를 따라 제 2 질화막 형성하는 단계;
    상기 비트라인용 트렌치 하부의 상기 제 2 질화막 및 상기 제 1 층간 절연막을 패터닝 하여 비아홀을 형성하는 단계;
    상기 비아홀 하부의 제 1 질화막과, 상기 비트라인용 트렌치 측벽을 제외한 영역의 상기 제 2 질화막을 제거하는 단계; 및
    상기 비아홀과 상기 트렌치를 금속막으로 매립, 평탄화 하여 비트라인을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 질화막은 상기 비트라인간의 RC 딜레이 문제를 해결하기 위해 50 내지 300Å 두께로 형성하는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 질화막의 제거는 CHF3 가스/ O2 가스/ Ar 가스 또는 CF4 가스/ CH2F2 가스/ Ar 가스를 사용하여 실시하는 플래시 메모리 소자의 제조 방법.
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