KR20090044909A - 반도체 메모리 소자의 콘택 플러그 형성방법 - Google Patents

반도체 메모리 소자의 콘택 플러그 형성방법 Download PDF

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KR20090044909A
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Abstract

본 발명은 주변회로 영역에 형성되는 콘택 플러그의 들뜸 현상과 접촉저항의 열화를 개선시킬 수 있는 반도체 메모리 소자의 콘택 플러그 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 셀 영역과 주변회로 영역에 각각 형성된 제1 및 제2 접합영역을 덮도록 제1 층간 절연막이 형성되고, 상기 주변회로 영역의 상기 제2 접합영역은 상기 제1 층간 절연막 내부에 형성되고 상부면이 노출된 제1 도전층과 접속되도록 형성된 기판을 준비하는 단계와, 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계와, 상기 제1 및 제2 층간 절연막을 식각하여 상기 제1 도전층이 노출되는 트렌치와 상기 셀 영역의 상기 제1 접합영역이 노출되는 콘택홀을 동시에 형성하는 단계와, 상기 콘택홀과 상기 트렌치가 각각 매립되도록 상기 콘택홀과 상기 트렌치 내부에 상기 제1 도전층과 서로 다른 이종의 물질로 이루어진 제2 도전층을 형성하는 단계와, 상기 트렌치 내부에 매립된 상기 제2 도전층을 제거하는 단계와, 상기 트렌치가 매립되도록 상기 제1 도전층과 동일한 물질로 이루어진 제3 도전층을 형성하는 단계를 포함하는 반도체 메모리 소자의 콘택 플러그 형성방법을 제공한다.
반도체 메모리 소자, 비휘발성 메모리 소자, 낸드 플래시 메모리 소자, 콘택 플러그

Description

반도체 메모리 소자의 콘택 플러그 형성방법{METHOD FOR FORMING CONTACT PLUG IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 메모리 소자의 제조방법, 더욱 구체적으로는 비휘발성 메모리 소자의 콘택 플러그 형성방법에 관한 것이다.
비휘발성 메모리 소자인 낸드 플래시 메모리 소자(NAND type flash memory device)는 고집적을 위해 복수의 셀이 직렬 연결되어 단위 스트링(string)을 구성하며, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 소자로 그 적용분야를 넓혀 가고 있다.
낸드 플래시 메모리 소자는 금속배선을 통해 외부로부터 인가되는 구동전압(바이어스 전압)을 하부의 반도체 구조물층, 특히 활성영역 내부에 형성된 접합영역인 소스 영역 및 드레인 영역으로 각각 전달하기 위하여 금속배선과 접합영역을 연결하는 콘택 플러그가 요구된다. 이러한 콘택 플러그는 메모리 셀이 형성되는 셀 영역뿐만 아니라, 메모리 셀을 구동시키기 위한 구동회로, 예컨대 디코 더(decoder), 페이지 버퍼(page buffer) 등이 형성되는 주변회로 영역에도 형성된다.
이하, 종래기술에 따른 낸드 플래시 메모리 소자의 콘택 플러그 형성방법을 설명하기로 한다.
도 1a 내지 도 1c는 종래기술에 따른 낸드 플래시 메모리 소자의 콘택 플러그 형성방법을 도시한 공정 단면도이다. 여기서는 설명의 편의를 위해 셀 영역(CELL)에는 드레인 콘택 플러그만을 도시하고, 주변회로 영역(PERI)에는 고전압용 트랜지스터의 접합영역과 연결되는 고전압용 콘택 플러그만을 도시하여 설명하기로 한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 게이트 전극(107)을 형성한 후 그 양측벽에 스페이서(108)를 형성한다. 그런 다음, 스페이서(108)의 양측과 정렬되도록 반도체 기판(100) 내에 접합영역(109)을 형성한 후 게이트 전극(107), 스페이서(108) 및 접합영역(109)을 덮도록 제1 층간 절연막(110)을 형성한다.
이어서, 제1 층간 절연막(110)을 국부적으로 식각하여 주변회로 영역(PERI)에 형성된 접합영역(109)-고전압용 트랜지스터의 접합영역-을 선택적으로 노출시킨 후 식각된 부위가 매립되도록 고전압용 콘택 플러그(이하, 제1 콘택 플러그라 함)의 일부인 제1 도전층(111)을 형성한다.
이어서, 제1 도전층(111)을 포함한 전체 구조 상부를 덮도록 제2 층간 절연막(112)을 형성한다.
이어서, 제1 도전층(111)의 상부면이 노출되도록 국부적으로 제2 층간 절연막(112)을 식각하여 트렌치(113)를 형성한다.
이어서, 도 1b에 도시된 바와 같이, 제1 및 제2 층간 절연막(110A, 112A)을 국부적으로 식각하여 셀 영역(CELL)의 접합영역-드레인 선택 트랜지스터의 접합영역 중 드레인 영역-이 선택적으로 노출되는 드레인 콘택 플러그용 콘택홀(114)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 트렌치(113, 도 1b참조)와 콘택홀(114, 도 1b참조) 내부에 각각 매립되고, 전기적으로 서로 분리되도록 제2 도전층(115)을 형성한다. 이로써, 주변회로 영역(PERI)에는 제1 콘택 플러그(116)가 형성되고, 셀 영역(CELL)에는 드레인 콘택 플러그(DCT)(이하, 제2 콘택 플러그라 함)가 형성된다.
그러나, 종래기술에 따른 낸드 플래시 메모리 소자의 콘택 플러그 형성방법에서는 도 1과 같이 제1 콘택 플러그(116)가 서로 다른 이종의 제1 및 제2 도전층(111, 115)으로 이루어짐에 따라 양 층(111, 115) 간의 접촉특성이 저하되어 뜰뜸(lifting) 현상이 발생되거나 접촉저항이 열화되어 소자 특성이 저하되는 문제가 발생된다. 특히, 제1 콘택 플러그(116)는 제2 콘택 플러그(DCT)에 비해 비교적 큰 면적(폭)으로 형성되기 때문에 제1 및 제2 도전층(111, 115) 간의 접촉면적이 크다. 이로 인해 서로 다른 이종 물질 간의 접촉특성 저하는 소자 특성에 많은 영향을 미친다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 주변회로 영역에 형성되는 콘택 플러그의 들뜸 현상과 접촉저항의 열화를 개선시킬 수 있는 반도체 메모리 소자의 콘택 플러그 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 셀 영역과 주변회로 영역에 각각 형성된 제1 및 제2 접합영역을 덮도록 제1 층간 절연막이 형성되고, 상기 주변회로 영역의 상기 제2 접합영역은 상기 제1 층간 절연막 내부에 형성되고 상부면이 노출된 제1 도전층과 접속되도록 형성된 기판을 준비하는 단계와, 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계와, 상기 제1 및 제2 층간 절연막을 식각하여 상기 제1 도전층이 노출되는 트렌치와 상기 셀 영역의 상기 제1 접합영역이 노출되는 콘택홀을 동시에 형성하는 단계와, 상기 콘택홀과 상기 트렌치가 각각 매립되도록 상기 콘택홀과 상기 트렌치 내부에 상기 제1 도전층과 서로 다른 이종의 물질로 이루어진 제2 도전층을 형성하는 단계와, 상기 트렌치 내부에 매립된 상기 제2 도전층을 제거하는 단계와, 상기 트렌치가 매립되도록 상기 제1 도전층과 동일한 물질로 이루어진 제3 도전층을 형성하는 단계를 포함하는 반도체 메모리 소자의 콘택 플러그 형성방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 셀 영역에 비해 상대적으로 넓은 폭을 갖도록 형성된 주변회로 영역의 콘택 플러그를 서로 동일한 물질로 이루어진 도전층을 적층시켜 형성함으로써 주변회로 영역에서 콘택 플러그의 들뜸 현상과 접촉저항의 열화를 개선시킬 수 있다.
둘째, 본 발명에 의하면, 주변회로 영역의 콘택 플러그 상부층이 형성되는 트렌치의 내측벽에 스페이서를 형성함으로써 이웃하는 콘택 플러그 간의 단락을 방지할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의미한다.
실시예
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 메모리 소자의 콘택 플 러그 형성방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는 일례로 낸드 플래시 메모리 소자의 콘택 플러그 형성방법을 예로 들어 설명하는 한편, 셀 영역(CELL)에는 드레인 콘택 플러그만을 도시하고, 주변회로 영역(PERI)에는 고전압용 트랜지스터의 접합영역과 연결되는 고전압용 콘택 플러그만을 도시하여 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(200) 상에 게이트 전극(207)을 형성한다. 이때, 게이트 전극(207)은 게이트 절연막(터널링 절연막)(201), 플로팅 게이트용 도전막(202), 유전체막(203) 및 콘트롤 게이트용 도전막(204)을 포함한다. 이때, 게이트 절연막(201)은 산화막 또는 유전율이 3.9 이상인 금속산화물로 형성한다. 도전막(202, 204)은 불순물 이온이 도핑된 다결정실리콘막으로 형성하거나, 전이금속들 중 선택된 어느 하나로 형성한다. 유전체막(203)은 산화막, 질화막 및 산화막의 적층 구조로 형성하거나, 유전율이 3.9 이상인 금속산화물로 형성한다. 또한, 게이트 전극(207)은 도전막(204) 상부에 형성된 전이금속, 전이금속질화물, 전이금속실리사이드 또는 이들이 적어도 2층 이상 적층된 도전막(205)과 하드 마스크(206)를 더 포함할 수도 있다. 이때, 하드 마스크(206)는 질화막으로 형성할 수 있다.
이어서, 게이트 전극(207)의 양측벽에 스페이서(208)를 형성한다. 이때, 스페이서(208)는 산화막, 질화막 또는 이들이 적어도 2층 이상 적층된 적층 구조로 형성할 수 있다.
이어서, 스페이서(208)의 양측과 정렬되도록 반도체 기판(200) 내에 접합영 역(209)을 형성한다. 이때, 접합영역(209)은 n형 또는 p형 불순물 이온을 주입시켜 형성한다.
이어서, 게이트 전극(207)을 포함하는 반도체 기판(200)의 상부면을 따라 식각 저지막(미도시)을 형성할 수 있다. 이때, 상기 식각 저지막은 후속 공정을 통해 형성될 제1 층간 절연막(210) 식각공정시 반도체 기판(200)을 보호하는 기능을 수행한다. 이러한 식각 저지막은 제1 층간 절연막(210)과 식각 선택비를 갖는 질화막으로 형성한다.
이어서, 게이트 전극(207), 스페이서(208) 및 접합영역(209)을 덮도록 제1 층간 절연막(210)을 형성한다. 이때, 제1 층간 절연막(210)은 산화막, 예컨대 실리콘이 함유된 산화막(SiO2)으로 형성할 수 있으며, 더욱 구체적으로 BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), HDP(High Density Plasma)막 중 선택된 어느 하나의 막으로 형성하거나 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 이외에도, SOD(Spin On Dielectric)막과 같이 스핀 코팅(spin coating) 방식으로 도포되는 막으로 형성할 수도 있다.
이어서, 제1 층간 절연막(210)을 국부적으로 식각하여 주변회로 영역(PERI)에 형성된 접합영역(209)-고전압용 트랜지스터의 접합영역-을 선택적으로 노출시킨다.
이어서, 제1 층간 절연막(210)의 식각된 부위가 매립되도록 고전압용 콘택 플러그(이하, 제1 콘택 플러그라 함)의 하부층으로 기능하는 제1 도전층(211)을 형성한다. 이때, 제1 도전층(211)은 전이금속들 중 선택된 어느 하나의 금속으로 형성한다. 예컨대, 텅스텐(W)으로 형성한다.
이어서, 제1 도전층(211)을 포함한 전체 구조 상부를 덮도록 제2 층간 절연막(212)을 형성한다. 이때, 제2 층간 절연막(212)은 제1 층간 절연막(210)과 동일한 물질로 형성하거나 제1 층간 절연막(210)으로 사용되는 물질들 중 선택된 어느 하나로 형성할 수 있다.
이어서, 도 2b에 도시된 바와 같이, 제2 층간 절연막(212A) 상에 감광막 패턴(213)을 형성한다.
한편, 감광막 패턴(213) 하부에는 식각 마진(margin)을 확보하기 위해 하드 마스크가 더 형성될 수도 있다. 이때, 상기 하드 마스크는 비정질카본막으로 형성할 수 있다. 또한, 비정질카본막 상부에는 실리콘산화질화막을 더 형성할 수도 있다.
이어서, 감광막 패턴(213)을 식각 마스크로 이용한 식각공정을 실시하여 주변회로 영역(PERI)에는 제1 도전층(211)이 노출되는 트렌치(214)를 형성하는 동시에 셀 영역(CELL)에는 접합영역-드레인 선택 트랜지스터의 드레인 영역-이 노출되는 콘택홀(215)을 형성한다. 이때, 식각공정은 습식식각공정 또는 건식식각공정 모두 가능하며, 수직한 프로파일을 구현하기 위해 플라즈마 식각 장비를 이용한 건식식각공정으로 실시하는 것이 바람직하다. 예컨대, 건식식각공정은 실리콘산화막 식 각가스로 사용되는 불화탄소 화합물, 예컨대 CF4, CHF3, C2F6, C3F8 가스를 이용하여 실시한다.
이어서, 도 2c에 도시된 바와 같이, 감광막 패턴(213, 도 2b참조)을 제거한다.
이어서, 트렌치(214, 도 2b참조)와 콘택홀(215, 도 2b참조)의 내부면을 따라 반도체 기판(200) 상부면에 스페이서용 절연막(216)을 형성한다. 이때, 절연막(216)은 도 2f에서 실시하는 제2 도전층(218) 제거공정시 식각 저지막으로 기능하기 위해 제2 도전층(218)과 식각 선택비를 갖는 물질, 예컨대 질화막, 바람직하게는 실리콘이 함유된 질화막, 더욱 바람직하게는 실리콘질화막(SixNy)(여기서, x, y는 자연수)으로 형성한다. 또한, 이러한 절연막(216)은 50~200Å 두께로 형성한다.
이어서, 도 2d에 도시된 바와 같이, 주변회로 영역(PERI)은 닫히고, 셀 영역(CELL)은 개방된 감광막 패턴(217)을 형성한 후, 이 감광막 패턴(217)을 이용한 식각공정을 실시하여 셀 영역(CELL)에 형성된 절연막(216, 도 2c참조)을 식각한다. 이때, 식각공정은 플라즈마 식각 장비를 이용한 이등방성 건식식각공정으로 실시한다. 예컨대, 건식식각공정은 CHF3와 O2의 혼합가스 또는 CH2F2 가스를 사용하여 실시한다. 이로써, 콘택홀(215)의 내측벽에는 스페이서(216B)(이하, 제1 스페이서라 함)가 형성되고, 주변회로 영역(PERI)에서는 절연막(216A)이 그대로 잔류된다.
이어서, 도 2e에 도시된 바와 같이, 감광막 패턴(217, 도 2d참조)을 제거한 다.
이어서, 트렌치(214, 도 2b참조)와 콘택홀(215, 도 2b참조)이 각각 매립되도록 제2 도전층(218)을 형성한다. 이때, 제2 도전층(218)은 제1 도전층(211)과 서로 다른 이종의 물질로 2000~3000Å 두께로 형성한다. 예컨대, 제2 도전층(218)은 불순물 이온이 도핑된 다결정실리콘막으로 형성한다. 구체적으로, 제2 도전층(218)은 트렌치(214)와 콘택홀(215)이 매립되도록 다결정실리콘막을 증착한 후 평탄화 공정, 예컨대 에치백(etch back) 공정 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정을 실시하여 형성한다. 이때, 평탄화 공정은 주변회로 영역(PERI)에서 제2 층간 절연막(212A)이 노출되도록 실시할 수 있으며, 이를 통해 주변회로 영역(PERI)에서 절연막(216C)이 모두 제거되어 트렌치(214)의 내부면에만 잔류되도록 할 수도 있다.
이어서, 도 2f에 도시된 바와 같이, 식각공정을 실시하여 주변회로 영역(PERI)에 형성된 제2 도전층(218, 도 2e참조)을 모두 제거한다. 이때, 식각공정은 절연막(216C)과 제2 도전층(218) 간의 식각 선택비를 갖는 조건으로 실시한다. 예컨대, HBr, Cl2 또는 이들 혼합가스에 O2가 더 혼합된 혼합가스를 사용하여 실시한다. 이 과정에서, 셀 영역(CELL)에 형성된 제2 도전층(218A) 또한 일부 식각된다.
이어서, 도 2g에 도시된 바와 같이, 에치백 공정을 통해 주변회로 영역(PERI)의 제1 도전층(211) 상면이 노출되도록 절연막(216C, 도 2f참조)을 식각하 여 트렌치(214, 도 2b참조)의 내측벽에 스페이서(216D)(이하, 제2 스페이서라 함)를 형성한다.
이어서, 도 2h에 도시된 바와 같이, 도 2f에서 제2 도전층(218)이 제거되어 형성된 홈 부위가 매립되도록 제3 도전층(219)을 형성한다. 이때, 제3 도전층(219)은 제1 도전층(211)과 동일한 물질로 형성한다. 이로써, 주변회로 영역(PERI)에는 서로 동일한 물질로 형성된 제1 및 제3 도전층(211, 219)으로 이루어진 제1 콘택 플러그(230)가 형성되고, 셀 영역(CELL)에는 서로 다른 이종의 물질로 형성된 제2 및 제3 도전층(218A, 219)으로 이루어진 드레인 콘택 플러그(231)(이하, 제2 콘택 플러그라 함)가 형성된다.
이후, 공정은 일반적인 공정과 동일하기 때문에 그에 대한 설명은 생략하기로 한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예는 낸드 플래시 메모리 소자의 드레인 콘택 플러그 형성방법을 중심으로 기술되었으나, 낸드 플래시 메모리 소자뿐만 아니라, 셀 영역과 주변회로 영역에 각각 콘택 플러그가 형성되는 모든 반도체 메모리 소자, 예컨대 DRAM 소자에도 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 메모리 소자의 콘택 플러그 형성방법을 도시한 공정 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 메모리 소자의 콘택 플러그 형성방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판 101, 103, 106: 절연막
102, 104, 105 : 도전막 107, 207 : 게이트 전극
108, 208 : 스페이서 109, 209 : 접합영역
110, 110A, 210, 210A : 제1 층간 절연막
111, 211 : 제1 도전층 112, 112A, 212, 212A : 제2 층간 절연막
113, 214 : 트렌치 114, 215 : 콘택홀
115, 218, 218A : 제2 도전층
116, 230 : 제1 콘택 플러그(고전압용 콘택 플러그)
DCT, 231 : 제2 콘택 플러그(드레인 콘택 플러그)
201 : 게이트 절연막 202 : 플로팅 게이트용 도전막
203 : 유전체막 204 : 콘트롤 게이트용 도전막
205 : 도전막 206 : 하드 마스크
216, 216A, 216C : 스페이서용 절연막
216B : 제1 스페이서 216D : 제2 스페이서
219 : 제3 도전층

Claims (10)

  1. 셀 영역과 주변회로 영역에 각각 형성된 제1 및 제2 접합영역을 덮도록 제1 층간 절연막이 형성되고, 상기 주변회로 영역의 상기 제2 접합영역은 상기 제1 층간 절연막 내부에 형성되고 상부면이 노출된 제1 도전층과 접속되도록 형성된 기판을 준비하는 단계;
    상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;
    상기 제1 및 제2 층간 절연막을 식각하여 상기 제1 도전층이 노출되는 트렌치와 상기 셀 영역의 상기 제1 접합영역이 노출되는 콘택홀을 동시에 형성하는 단계;
    상기 콘택홀과 상기 트렌치가 각각 매립되도록 상기 콘택홀과 상기 트렌치 내부에 상기 제1 도전층과 서로 다른 이종의 물질로 이루어진 제2 도전층을 형성하는 단계;
    상기 트렌치 내부에 매립된 상기 제2 도전층을 제거하는 단계; 및
    상기 트렌치가 매립되도록 상기 제1 도전층과 동일한 물질로 이루어진 제3 도전층을 형성하는 단계
    를 포함하는 반도체 메모리 소자의 콘택 플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 트렌치와 상기 콘택홀을 동시에 형성하는 단계 후,
    상기 트렌치와 상기 콘택홀의 내부면을 따라 스페이서용 절연막을 형성하는 단계; 및
    상기 스페이서용 절연막을 식각하여 상기 콘택홀의 내측벽에 제1 스페이서를 형성하는 단계
    를 더 포함하는 반도체 메모리 소자의 콘택 플러그 형성방법.
  3. 제 2 항에 있어서,
    상기 제2 도전층을 제거하는 단계는 상기 트렌치 내부면에 형성된 상기 스페이서용 절연막을 식각 장벽층으로 이용한 식각공정으로 실시하는 반도체 메모리 소자의 콘택 플러그 형성방법.
  4. 제 2 항에 있어서,
    상기 제2 도전층을 제거하는 단계는 상기 콘택홀 내부에 매립된 상기 제2 도전층이 일부 제거되도록 실시하는 반도체 메모리 소자의 콘택 플러그 형성방법.
  5. 제 2 항에 있어서,
    상기 제2 도전층을 제거하는 단계 후,
    상기 트렌치 내부면에 형성된 상기 스페이서용 절연막을 식각하여 상기 트렌치 내측벽에 제2 스페이서를 형성하는 단계를 더 포함하는 반도체 메모리 소자의 콘택 플러그 형성방법.
  6. 제 2 항에 있어서,
    상기 스페이서용 절연막을 질화막으로 형성하는 반도체 메모리 소자의 콘택 플러그 형성방법.
  7. 제 1 항에 있어서,
    상기 제1 도전층은 전이금속으로 형성하는 반도체 메모리 소자의 콘택 플러그 형성방법.
  8. 제 1 항에 있어서,
    상기 제1 도전층은 텅스텐으로 형성하는 반도체 메모리 소자의 콘택 플러그 형성방법.
  9. 제 1 항에 있어서,
    상기 제2 도전층은 다결정실리콘막으로 형성하는 반도체 메모리 소자의 콘택 플러그 형성방법.
  10. 제 1 항에 있어서,
    상기 트렌치는 상기 콘택홀보다 넓은 폭을 갖도록 형성하는 반도체 메모리 소자의 콘택 플러그 형성방법.
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* Cited by examiner, † Cited by third party
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US8772935B2 (en) 2012-03-06 2014-07-08 SK Hynix Inc. Semiconductor device and method of manufacturing the same

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