KR20090077275A - 비휘발성 메모리 소자의 제조 방법 - Google Patents

비휘발성 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 고전압 영역의 게이트 위의 콘택홀을 드레인 콘택홀 형성 시 동시에 형성한 후 콘택홀 측벽에 스페이서를 형성함으로써, 고전압 영역의 과도한 과식각으로 인해 콘택홀의 사이즈가 증가되어 후속한 금속 배선 형성 후 발생할 수 있는 브릿지(bridge) 가능성을 제거하고, 추가 공정 없이 게이트 위의 콘택홀 형성을 위한 공정 마진(margin)을 확보하여 콘택 낫 오픈(contact not open) 가능성을 제거할 수 있다.
고전압 콘택 플러그용 콘택홀, 드레인 콘택홀, 스페이서

Description

비휘발성 메모리 소자의 제조 방법{Method of manufacturing a non-volatile memory device}
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 드레인 콘택홀 형성 시 고전압 영역의 게이트 위의 콘택홀을 동시에 형성하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
낸드 플래시 소자의 셀 어레이(cell array)는 다수의 셀 블록을 포함하며, 각각의 셀 블록은 일반 플래시 소자와 달리 셀 어레이가 소오스 셀렉트 트랜지스터, 다수의 메모리 셀 및 드레인 셀렉트 트랜지스터를 포함하는 스트링(string)으로 구분되어 동작하고 있다. 이러한 특성상 스트링의 양 끝단에 비트라인(bit line)으로 연결되는 드레인 콘택 플러그(drain contact plug)와 글로벌 그라운드(global ground)를 위한 소오스 콘택 플러그(source contact plug)가 위치하게 되며, 이들 콘택 플러그들은 스트링 제어를 위한 셀렉트 트랜지스터(select transistor)의 정션과 연결된다.
종래에는 드레인 콘택 플러그 형성 완료 후 콘택 패드(contact pad) 상부와 고전압 영역(high voltage region)의 게이트의 텅스텐 실리사이드(WSix)막 위로 동 시에 콘택홀을 형성하였다. 이때, 콘택 패드 상부의 콘택홀의 형성 높이보다 게이트의 WSix막 상부의 콘택홀의 형성 높이가 약 2배가 되므로 식각 타겟(target)은 게이트의 WSix막을 기준으로 한다. 따라서, 게이트의 WSix막 상부의 콘택홀이 형성되는 기준으로 과식각(over etch) 타겟을 결정하는데, 이 경우 게이트의 WSix막 위로 과도한 과식각 타겟이 적용되어 고전압 영역의 취약 포인트 부분의 콘택홀 사이즈(size)를 증가시키는 원인이 된다. 이는 후속한 금속 배선의 브릿지(birdge) 유발 요인으로 작용하게 된다. 한편, 게이트 위의 콘택홀의 과식각 타겟을 감소시킬 경우에는 게이트 위의 콘택홀의 낫 오픈(not open)을 유발시킬 수 있다.
본 발명은 고전압 영역의 게이트 위의 콘택홀을 드레인 콘택홀 형성 시 동시에 형성하여 고전압 영역의 콘택홀 사이즈를 확보하고, 게이트 위의 콘택 오픈 마진(contact open margin)을 확보할 수 있는 비휘발성 메모리 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법은, 셀 영역의 소오스 셀렉트 라인들 사이에 소오스 콘택 플러그가 형성되고, 고전압 영역의 접합 영역 상에 고전압용 제1 콘택 플러그를 포함하는 제1 층간 절연막이 형성된 반도체 기판이 제공되는 단계, 소오스 콘택 플러그, 고전압용 제1 콘택 플러그 및 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계, 셀 영역의 드레인 셀렉트 라인들 사이와 고전압 영역에 형성된 게이트 상부의 제1 및 제2 층간 절연막에 각각 제1 및 제2 콘택홀을 형성하는 단계, 드레인 셀렉트 라인들 사이의 제1 콘택홀 내부에 제1 콘택홀의 측벽 일부를 노출시키는 도전막을 형성하는 단계, 도전막 상부의 제1 콘택홀 측벽 및 제2 콘택홀 측벽에 스페이서를 형성하는 단계, 소오스 콘택 플러그와 고전압용 제1 콘택 플러그 상부의 제2 층간 절연막에 제3 콘택홀을 형성하는 단계 및 제1 콘택홀의 도전막 상부에 금속층을 형성하고, 제2 콘택홀에 고전압용 제2 콘택 플러그를 형성하고, 제3 콘택홀에 금속 배선을 형성하는 단계를 포함한다.
상기에서, 제1 및 제2 콘택홀 형성 시, 식각 타겟(etch target)은 제1 콘택홀을 기준으로 한다. 제2 콘택홀 형성 시, 게이트의 금속 실리사이드막이 노출된다.
도전막을 형성하는 단계는, 제1 및 제2 콘택홀이 채워지도록 제1 및 제2 콘택홀을 포함한 제2 층간 절연막 상에 도전막을 형성하는 단계, 제2 층간 절연막이 노출되는 시점까지 도전막을 식각하여 평탄화하는 단계, 및 도전막의 높이를 낮추기 위해 도전막의 식각 공정을 실시하는 단계를 포함한다.
도전막의 식각 공정은 게이트 상부의 금속 실리사이드막이 노출되는 시점까지를 식각 타겟으로 하여 실시된다. 스페이서는 질화물로 형성된다.
금속 배선을 형성하는 단계는, 제1 내지 제3 콘택홀이 채워지도록 제1 내지 제3 콘택홀을 포함한 제2 층간 절연막 상에 금속층을 형성하는 단계 및 제2 층간 절연막이 노출되는 시점까지 금속층을 식각하여 평탄화하는 단계를 포함한다.
본 발명은 다음과 같은 효과가 있다.
첫째, 고전압 영역의 게이트 위의 콘택홀을 드레인 콘택홀 형성 시 동시에 형성한 후 콘택홀 측벽에 스페이서를 형성함으로써, 고전압 영역의 과도한 과식각으로 인해 콘택홀의 사이즈가 증가되어 후속한 금속 배선 형성 후 발생할 수 있는 브릿지(bridge) 가능성을 제거할 수 있다.
둘째, 본 발명은 고전압 영역을 고려하여 게이트 위의 콘택홀 형성 시 과식각 타겟을 감소하여 발생했던 콘택 낫 오픈(contact not open) 가능성을 제거할 수 있다.
셋째, 드레인 콘택홀과 고전압 영역의 게이트 위의 콘택홀을 동시에 형성하여 추가 공정 없이 게이트 위의 콘택홀 형성을 위한 공정 마진(margin)을 확보할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도이다.
도 1a를 참조하면, 제1 및 제2 층간 절연막(108, 122)이 반도체 기판(100) 상에 형성되며, 제1 층간 절연막(108)에는 제1 및 제2 콘택홀(110, 112)과 제1 및 제2 콘택홀(110, 112) 보다 폭이 넓은 트렌치(114)를 포함하는 듀얼 다마신 패턴(dual damascene pattern)이 형성된다. 이때, 듀얼 다마신 패턴의 셀 영역의 제1 콘택홀(110) 내부에는 제1 콘택 플러그(contact plug, 116)가 형성되고, 고전압 영 역의 제2 콘택홀(112) 내부에는 제2 콘택 플러그(118)가 형성된다. 또한, 트렌치(114) 내부에는 콘택 패드(contact pad, 120)가 형성되며, 콘택 패드(120)는 생략 가능하다. 제1 및 제2 층간 절연막(108, 122)은 산화물 계열의 물질이면 모두 적용 가능하며, 예를 들어 SOG(Spin On Glass), BPSG(Boron-Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Galss) 및 PSG(Phosphorus Silicate Glass) 중에서 선택되는 어느 하나로 형성될 수 있다. 플래시 메모리 소자의 경우 보다 구체적으로 설명하면 다음과 같다. 반도체 기판(100)의 셀 영역에는 드레인 셀렉트 라인들(DSL), 소오스 셀렉트 라인들(SSL) 및 이들 사이에 복수개의 워드라인들(WL0 내지 WLn)이 형성되고, 주변 영역의 고전압 영역에는 트랜지스터용 게이트 라인들(GL)이 형성된다. 이들 라인들(SSL, DSL, WL, GL) 사이의 반도체 기판(100)에는 접합 영역들(102)이 형성되고, 이 중 소오스 셀렉트 라인들(SSL) 사이의 접합 영역(102)은 소오스(102a)가 되고, 드레인 셀렉트 라인들(DSL) 사이의 접합 영역(102)은 드레인(102b)이 된다. 따라서, 제1 콘택홀(110)은 소오스 콘택홀이 되고, 제1 콘택 플러그(116)는 소오스 콘택 플러그가 된다. 반면, 제2 콘택홀(112)은 고전압 콘택 플러그용 제1 콘택홀이 되고, 제2 콘택 플러그(118)는 고전압용 제1 콘택 플러그가 된다.
한편, 이들 라인들(SSL, DSL, WL, GL)은 통상적인 플래시 메모리 소자의 제조 방법으로 형성되며, 소오스 셀렉트 라인(SSL) 및 드레인 셀렉트 라인(DSL)은 터널 절연막, 제1 도전막, 유전체막, 제2 도전막 및 하드 마스크막의 적층 구조로 형성될 수 있으며, 유전체막은 생략 가능하다. 워드라인(WL)은 터널 절연막, 플로팅 게이트, 유전체막, 컨트롤 게이트 및 하드 마스크막의 적층 구조로 형성될 수 있다. 그리고, 고전압 영역의 게이트 라인(GL)은 게이트 절연막, 제1 도전막, 유전체막, 제2 도전막 및 하드 마스크막의 적층 구조로 형성될 수 있으며, 유전체막은 생략 가능하다. 이때, 이들 라인들(SSL, DSL, WL, GL)의 제2 도전막 및 컨트롤 게이트는 폴리실리콘막과 금속 실리사이드막의 적층 구조로 형성되며, 바람직하게 폴리실리콘막과 텅스텐 실리사이드(WSix)막의 적층 구조로 형성된다. 또한, 이들 라인들(SSL, DSL, WL, GL) 측벽에는 통상적인 플래시 메모리 소자의 제조 방법으로 스페이서(104)가 형성되고, 스페이서(104)가 형성된 이들 라인들(SSL, DSL, WL, GL)을 포함한 전체 구조 상부에는 SAC(Self-Align Contact) 질화막(106)이 형성된다. 도시하지 않았으나, 이들 라인들(SSL, DSL, WL, GL)의 측벽 및 상부에는 스페이서 형성 전에 식각 손상을 보상하기 위한 측벽 산화막이 더 형성될 수 있고, SAC 질화막(106) 하부에는 SAC 버퍼 절연막이 더 형성될 수 있다.
이후, 마스크(미도시)를 이용한 식각 공정으로 드레인(102b)이 노출되도록 드레인 셀렉트 라인들(DSL) 사이의 제1 및 제2 층간 절연막(108, 122)과 SAC 질화막(106)을 순차적으로 식각한다. 이로써, 드레인 셀렉트 라인들(DSL) 사이에 드레인(102b)을 노출시키는 제3 콘택홀(124)이 형성된다. 여기서, 제3 콘택홀(124)은 드레인 콘택홀이 된다.
또한, 제3 콘택홀(124) 형성 시 동시에 고전압 영역에서 게이트 라인(GL)의 텅스텐 실리사이드(WSix)막이 노출되도록 제1 및 제2 층간 절연막(108, 122), SAC 질화막(106) 및 게이트 라인(GL)의 하드 마스크막을 순차적으로 식각한다. 이로써, 고전압 영역의 게이트 위로 텅스텐 실리사이드(WSix)막을 노출시키는 제4 콘택홀(126)이 형성된다. 여기서, 제4 콘택홀(126)은 고전압 콘택 플러그용 제2 콘택홀이 된다.
이때, 제3 및 제4 콘택홀(124, 126) 형성을 위한 식각 공정은 건식 식각 공정으로 실시할 수 있다. 이 경우, 식각 공정 시 식각 타겟(etch target)은 제3 콘택홀(124)을 기준으로 하여 실시한다. 이처럼, 제3 콘택홀(124)을 기준으로 한 식각 타겟으로 제3 및 제4 콘택홀(124, 126)을 형성할 경우 기존의 고전압 영역을 고려하여 게이트 위의 콘택홀 형성 시 과식각 타겟을 감소하여 발생했던 콘택 낫 오픈(contact not open) 가능성을 제거할 수 있다. 또한, 드레인 콘택홀, 즉 제3 콘택홀(124)과 게이트 위의 콘택홀, 즉 제4 콘택홀(126)을 동시에 형성할 경우 추가 공정 없이 제4 콘택홀(126) 형성을 위한 공정 마진(margin)을 확보할 수 있다.
한편, 제4 콘택홀(126) 하부의 텅스텐 실리사이드(WSix)막에는 과도한 식각 타겟이 적용되어 제4 콘택홀(126)의 사이즈가 증가할 수 있다. 이는 후속한 금속 배선 형성 시 브릿지(bridge) 유발 요인으로 작용하므로 이에 대한 대책이 필요하며, 이에 대해서는 후술하기로 한다.
도 1b를 참조하면, 제3 및 제4 콘택홀(124, 126)이 채워지도록 제3 및 제4 콘택홀(124, 126)을 포함한 제2 층간 절연막(122) 상에 도전 물질, 예를 들어 폴리실리콘을 증착하여 도전막(128)을 형성한다. 이후, 도전막(128)을 제2 층간 절연막(122)이 노출되는 시점까지 식각하여 평탄화한 다음 도전막(128) 높이를 낮추기 위한 도전막(128) 식각 공정을 실시한다. 여기서, 평탄화는 화학적 기계적 연 마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다.
도전막(128)의 높이를 낮추기 위한 식각 공정 시에는 게이트 상부의 텅스텐 실리사이드(WSix)막이 노출되는 시점까지를 식각 타겟으로 하여 식각 과정에서 텅스텐 실리사이드(WSix)막의 손실(loss)이 최소화되도록 한다.
이로써, 제4 콘택홀(126) 내부의 도전막(128)은 모두 제거되고, 제3 콘택홀(124) 내부에는 텅스텐 실리사이드(WSix)막과 단차가 최소화되어 도전막(128)이 잔류되어 제3 콘택홀(124)의 측벽 일부가 노출된다.
도 1c를 참조하면, 도전막(128) 및 제4 콘택홀(126)을 포함한 제2 층간 절연막(122) 상에 라이너 형태의 절연막(미도시)을 형성한 후 절연막 스페이서 식각 공정을 실시한다. 절연막은 제2 층간 절연막(122)과 서로 다른 식각 선택비를 갖는 물질로 형성하며, 바람직하게 질화물로 형성한다. 스페이서 식각 공정은 건식 식각 공정으로 실시하며, 바람직하게 에치백(etchback) 공정으로 실시할 수 있다.
이로써, 도전막(128) 상부 가장자리의 제3 콘택홀(124) 측벽 및 노출된 텅스텐 실리사이드(WSix)막 상부의 제4 콘택홀(126) 측벽에 제2 스페이서(130)가 형성된다. 이러한 제2 스페이서(130)를 통해 제4 콘택홀(126)의 사이즈를 감소시켜 고전압 영역의 과도한 과식각으로 인해 제4 콘택홀(126)의 사이즈가 증가되어 후속 금속 배선 형성 후 발생할 수 있는 브릿지(bridge) 가능성을 제거할 수 있다.
도 1d를 참조하면, 마스크(미도시)를 이용한 식각 공정으로 셀 영역 및 고전압 영역의 콘택 패드(120)가 노출되도록 제2 층간 절연막(122)을 식각한다. 식각 공정은 건식 식각 공정으로 실시할 수 있다.
이로써, 콘택 패드(120) 상부에 제2 층간 절연막(122)을 관통하여 콘택 패드(120)를 노출시키는 제5 콘택홀(132)이 형성된다. 여기서, 제5 콘택홀(132)은 금속 배선용 콘택홀이 된다.
도 1e를 참조하면, 제3, 제4 및 제5 콘택홀(124, 126, 132)이 채워지도록 제3, 제4 및 제5 콘택홀(124, 126, 132)을 포함한 제2 층간 절연막(122) 상에 금속 물질을 증착하여 금속층(134)을 형성한다. 금속층(134)은 비저항이 낮은 물질로 형성하며, 텅스텐(W), 알루미늄(Al) 또는 티타늄(Ti) 등으로 형성함이 바람직하다. 이후, 금속층(134)을 제2 층간 절연막(122)이 노출되는 시점까지 식각하여 평탄화한 다음 잔류된 금속층(134) 상부에 제3 층간 절연막(138)을 형성하여 금속 배선 형성 공정을 완료한다. 제3 층간 절연막(138)은 산화물 계열의 물질이면 모두 적용 가능하다.
이로써, 제3 콘택홀(124) 내부의 도전막(128) 상에 금속층(134)이 잔류되어 드레인 셀렉트 라인들(DSL) 사이의 제3 콘택홀(124) 내부에 도전막(128)과 금속층(134)의 적층 구조로 이루어지는 제3 콘택 플러그(136)가 형성된다. 여기서, 제3 콘택 플러그(136)는 드레인 콘택 플러그가 된다.
또한, 고전압 영역의 게이트 위의 제4 콘택홀(126) 내부에는 금속층(134)이 잔류되어, 금속층(134)으로 이루어지는 제4 콘택 플러그(134a)가 형성된다. 여기서, 제4 콘택 플러그(134a)는 고전압용 제2 콘택 플러그가 된다.
그리고, 콘택 패드(120) 상부의 제5 콘택홀(132) 내부에는 금속층(134)이 잔류되어, 금속층(134)으로 이루어지는 금속 배선(134b)이 형성된다. 계속해서 후속 공정 공정을 실시한다.
상기한 바와 같이, 본 발명의 일 실시예에 따르면, 드레인 콘택홀, 즉 제3 콘택홀(124) 형성 시 고전압 영역의 게이트 위의 콘택홀, 즉 제4 콘택홀(126)을 동시에 형성한 후 제4 콘택홀(126)의 측벽에 제2 스페이서(130)를 형성함으로써, 고전압 영역의 제4 콘택홀(126)의 사이즈를 확보하고, 게이트 위의 콘택 오픈 마진(contact open margin)을 확보할 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 접합 영역
102a : 소오스 102b : 드레인
104 : 제1 스페이서 106 : SAC 질화막
108 : 제1 층간 절연막 110 : 제1 콘택홀
112 : 제2 콘택홀 114 : 트렌치
116 : 제1 콘택 플러그 118 : 제2 콘택 플러그
120 : 콘택 패드 122 : 제2 층간 절연막
124 : 제3 콘택홀 126 : 제4 콘택홀
128 : 도전막 130 : 제2 스페이서
132 : 제5 콘택홀 134 : 금속층
134a : 제4 콘택 플러그 134b : 금속 배선
136 : 제3 콘택 플러그 138 : 제3 층간 절연막

Claims (7)

  1. 셀 영역의 소오스 셀렉트 라인들 사이에 소오스 콘택 플러그가 형성되고, 고전압 영역의 접합 영역 상에 고전압용 제1 콘택 플러그를 포함하는 제1 층간 절연막이 형성된 반도체 기판이 제공되는 단계;
    상기 소오스 콘택 플러그, 상기 고전압용 제1 콘택 플러그 및 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;
    상기 셀 영역의 드레인 셀렉트 라인들 사이와 상기 고전압 영역에 형성된 게이트 상부의 상기 제1 및 제2 층간 절연막에 각각 제1 및 제2 콘택홀을 형성하는 단계;
    상기 드레인 셀렉트 라인들 사이의 상기 제1 콘택홀 내부에 상기 제1 콘택홀의 측벽 일부를 노출시키는 도전막을 형성하는 단계;
    상기 도전막 상부의 상기 제1 콘택홀 측벽 및 상기 제2 콘택홀 측벽에 스페이서를 형성하는 단계;
    상기 소오스 콘택 플러그와 상기 고전압용 제1 콘택 플러그 상부의 상기 제2 층간 절연막에 제3 콘택홀을 형성하는 단계; 및
    상기 제1 콘택홀의 상기 도전막 상부에 금속층을 형성하고, 상기 제2 콘택홀에 고전압용 제2 콘택 플러그를 형성하고, 상기 제3 콘택홀에 금속 배선을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 콘택홀 형성 시, 식각 타겟은 상기 제1 콘택홀을 기준으로 하는 비휘발성 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제2 콘택홀 형성 시, 상기 게이트의 금속 실리사이드막이 노출되는 비휘발성 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 도전막을 형성하는 단계는,
    상기 제1 및 제2 콘택홀이 채워지도록 상기 제1 및 제2 콘택홀을 포함한 상기 제2 층간 절연막 상에 도전막을 형성하는 단계;
    상기 제2 층간 절연막이 노출되는 시점까지 상기 도전막을 식각하여 평탄화하는 단계; 및
    상기 도전막의 높이를 낮추기 위해 상기 도전막의 식각 공정을 실시하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 도전막의 식각 공정은 상기 게이트 상부의 금속 실리사이드막이 노출되는 시점까지를 식각 타겟으로 하여 실시되는 비휘발성 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 스페이서는 질화물로 형성되는 비휘발성 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 금속 배선을 형성하는 단계는,
    상기 제1 내지 제3 콘택홀이 채워지도록 상기 제1 내지 제3 콘택홀을 포함한 상기 제2 층간 절연막 상에 금속층을 형성하는 단계; 및
    상기 제2 층간 절연막이 노출되는 시점까지 상기 금속층을 식각하여 평탄화하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
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