KR20080089083A - 비휘발성 메모리 소자의 제조방법 - Google Patents

비휘발성 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 콘택 플러그(소스 및 드레인 콘택 플러그 포함) 형성공정시 게이트 간의 좁은 간격에 의한 저부 폭 감소에 따라 콘택 플러그와 하부층(접합영역) 간의 접촉 면적 감소를 최소화할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1 및 제2 선택 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터 사이에 직렬 연결된 복수의 메모리 셀이 단위 스트링을 구성하는 비휘발성 메모리 소자의 제조방법에 있어서, 기판 상에 상기 제1 및 제2 선택 트랜지스터와 상기 복수의 메모리 셀을 형성하는 단계와, 상기 복수의 메모리 셀 사이가 각각 매립되고, 상기 제1 및 제2 선택 트랜지스터의 각 게이트의 양측벽에 형성되도록 상기 기판 상에 스페이서를 형성하는 단계와, 상기 기판의 단차면을 따라 제1 식각 정지막을 형성하는 단계와, 상기 제1 및 제2 선택 트랜지스터의 게이트 사이가 매립되도록 상기 제1 식각 정지막 상에 제1 층간 절연막을 형성하는 단계와, 상기 제1 식각 정지막을 연마 정지막으로 상기 제1 층간 절연막을 평탄화하는 단계와, 상기 제1 층간 절연막 상에 제2 식각 정지막을 형성하는 단계와, 상기 제2 식각 정지막 상에 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막, 상기 제2 식각 정지막, 상기 제1 층간 절연막, 상기 제1 식각 정지막을 식각하여 상기 제1 선택 트랜지스터의 접합영역이 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 콘택 플러그를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
비휘발성 메모리 소자, 낸드 플래시 메모리 소자, 스트링, 스페이서, SAC

Description

비휘발성 메모리 소자의 제조방법{METHOD FOR MANUFACTURING A NONVOLATILE MEMORY DEVICE}
도 1은 일반적인 낸드 플래시 메모리 소자의 메모리 셀 어레이를 도시한 등가 회로도.
도 2a 내지 도 2e는 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법을 도시한 공정 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 기판 101, 201 : 트리플 n웰
102, 202 : p웰 103, 203 : 게이트 절연막
104, 204 : 플로팅 게이트 105, 205 : 유전체막
106, 206 : 컨트롤 게이트 107, 207 : 금속막
108, 208 : 완충 산화막 109, 209 : 하드 마스크용 질화막
110A, 110B, 210A, 210B : 게이트 구조물
111, 211 : 접합영역 112, 212 : 스페이서
113, 213, 215 : SAC 절연막 114, 115, 214, 216 : 층간 절연막
116, 216 : 콘택홀
본 발명은 반도체 소자 및 제조 기술에 관한 것으로, 특히 복수의 메모리 셀이 직렬 연결되어 단위 스트링(string)을 구성하는 비휘발성 메모리 소자의 제조방법에 관한 것이다.
복수의 메모리 셀이 직렬 연결되어 단위 스트링을 구성하는 비휘발성 메모리 소자 중 현재 가장 널리 사용되고 있는 소자가 낸드 플래시 메모리 소자(NAND type flash memory device)이다. 낸드 플래시 메모리 소자는 고집적을 위한 소자로서, 주로 메모리 스틱(memory stick), USB 드라이버(Universal Serial Bus driver), 하드 디스크(hard disk)를 대체할 수 있는 메모리 소자로 그 적용 분야를 넓혀 가고 있다.
보편적으로, 낸드 플래시 메모리 소자는 데이터(data)를 저장하기 위한 복수의 메모리 셀, 예컨대 16개, 32개 또는 64개의 메모리 셀과, 이들 메모리 셀 중 첫 번째 메모리 셀의 드레인(drain)과 비트 라인(bit line)을 연결하는 드레인 선택 트랜지스터와, 최종 번째 메모리 셀의 소스(source)와 공통 소스 라인(common source line)을 연결하는 소스 선택 트랜지스터가 직렬 연결되어 하나의 스트링을 구성한다.
도 1은 일반적인 낸드 플래시 메모리 소자의 메모리 셀 어레이를 도시한 등가 회로도이다. 여기서는 일례로 32개의 메모리 셀로 이루어진 스트링 구조를 도시하였다.
도 1을 참조하면, 일반적인 낸드 플래시 메모리 소자는 복수의 메모리 블록(block)으로 이루어지고, 각 메모리 블록에는 복수의 스트링(ST)이 배치된다. 각 스트링(ST)은 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)와, 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 간에 직렬 연결된 복수의 메모리 셀(MC0~MC31)로 이루어진다. 또한, 각 스트링(ST)의 소스 선택 트랜지스터(SST)의 소스는 공통 소스 라인과 공통 연결된다. 또한, 복수의 스트링 내에 각각 구성되는 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)과 연결되고, 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)과 연결된다. 또한, 각 메모리 셀(MC0~MC31)의 컨트롤 게이트는 각각 워드 라인(WL0~WL31)과 연결된다.
도 2a 내지 도 2e는 종래기술에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는, 소스 선택 트랜지스터(SST)의 소스와 공통 소스 라인을 연결하는 소스 콘택 플러그 형성방법에 대해 설명한다.
먼저, 도 2a에 도시된 바와 같이, p형 기판(100) 내에 트리플 n웰(triple n-well)(101)과 p웰(102)을 형성한다.
이어서, 기판(100) 상에 워드 라인(WL0~WL31)과 연결된 복수의 메모리 셀용 게이트(110A)와, 드레인 선택 라인(DSL) 또는 소스 선택 라인(SSL)과 연결된 트랜지스터용 게이트(110B)를 형성한다.
이어서, 게이트(110A, 110B) 사이로 노출되는 기판(100) 내에 접합영역(111)을 형성한다.
이어서, 게이트(110A, 110B)의 양측벽에 스페이서(spacer, 112)를 형성한다.
이어서, 도 2b에 도시된 바와 같이, 게이트(110A, 110B)를 포함하는 기판(100)의 단차면을 따라 식각 정지막으로 기능하는 자기 정렬 콘택(Self Aligned Contact, 이하 SAC라 함) 질화막(113)을 형성한다. 이때, SAC 질화막(113)은 후속 화학적 기계적 연마(Chemical Mechanical Polishing, 이하 CMP라 함) 공정시 게이트(110A, 110B)를 보호하는 연마 정지막으로 기능하는 한편, 후속 소스 콘택 플러그(드레인 콘택 플러그 포함)를 형성하기 위한 식각공정시 기판(100)이 손상되는 것을 방지하기 위해 식각 정지막으로 기능한다.
이어서, 도 2c에 도시된 바와 같이, 워드 라인(WL0~WL31), 드레인 선택 라인(DSL), 소스 선택 라인(SSL) 사이가 매립되도록 층간 절연막(Inter Layer Dielectric, 이하, ILD1이라 함)(114)을 증착한 후 CMP 공정을 통해 연마하여 평탄화한다. 이때, SAC 질화막(113A)은 연마 정지막으로 기능하며, CMP 공정 후 일정 두께가 연마되어 그 두께(T2)는 도 2b에서 도시된 증착 두께(T1)보다 감소하게 된다.
이어서, 도 2d에 도시된 바와 같이, ILD1(114)을 포함하는 기판(100) 상에 층간 절연막(이하, ILD2라 함)(115)을 증착한 후 CMP 공정을 통해 연마하여 평탄화한다.
이어서, 도 2e에 도시된 바와 같이, 소스 선택 라인(SSL) 사이의 접합영역(111)이 노출되도록 ILD2(115A), ILD1(114A) 및 SAC 질화막(113B)을 순차적으로 식각한다. 이로써, 소스 선택 라인(SSL) 사이의 접합영역(111)이 노출되는 콘택홀(116)이 형성된다.
이어서, 도시되진 않았지만, 콘택홀(116)이 매립되도록 소스 콘택 플러그(미도시)를 형성한다.
전술한 종래기술에 따른 비휘발성 메모리 소자의 제조방법은 다음과 같은 문제점이 있다.
도 2b에서, SAC 질화막(113)은 후속 CMP 공정시 게이트(110A, 110B)를 안정적으로 보호하고, CMP 공정시 과도 연마되어 발생되는 누설 전류를 방지하기 위해 충분히 두껍게, 예컨대 500Å 정도의 두께로 증착되며, 그 증착 비율은 게이트(110A, 110B) 상부와 게이트(110B)의 양측벽에서 거의 동일한 비율로 증착된다. 이 때문에, 게이트(110B) 사이의 간격이 좁아져 도 2e에서 실시되는 콘택홀(116) 형성공정시 그 만큼 식각 마진(margin)을 확보하는 것이 어렵다. 이에 따라, 콘택홀(116) 형성 후에도 콘택홀(116)의 저부-접합영역(111)과 접하는 부위-의 폭(W1)이 감소되어 결국 후속 소스 콘택 플러그와 접합영역(111) 간의 접촉 면적이 감소하는 문제가 발생된다. 이러한 문제는 소스 콘택 플러그보다 높은 종횡비를 요구하는 드레인 콘택 플러그 형성공정시 더욱 심화되기 때문에 그에 대한 개선이 시급한 실정이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 콘택 플러그(소스 및 드레인 콘택 플러그 포함) 형성공정시 게이트 간의 좁은 간격에 의한 저부 폭 감소에 따라 콘택 플러그와 하부층(접합영역) 간의 접촉 면적 감소를 최소화할 수 있는 비휘발성 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 제1 및 제2 선택 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터 사이에 직렬 연결된 복수의 메모리 셀이 단위 스트링을 구성하는 비휘발성 메모리 소자의 제조방법에 있어서, 기판 상에 상기 제1 및 제2 선택 트랜지스터와 상기 복수의 메모리 셀을 형성하는 단계와, 상기 복수의 메모리 셀 사이가 각각 매립되고, 상기 제1 및 제2 선택 트랜지스터의 각 게이트의 양측벽에 형성되도록 상기 기판 상에 스페이서를 형성하는 단계와, 상기 기판의 단차면을 따라 제1 식각 정지막을 형성하는 단계와, 상기 제1 및 제2 선택 트랜지스터의 게이트 사이가 매립되도록 상기 제1 식각 정지막 상에 제1 층간 절연막을 형성하는 단계와, 상기 제1 식각 정지막을 연마 정지막으로 상기 제1 층간 절연막을 평탄화하는 단계와, 상기 제1 층간 절연막 상에 제2 식각 정지막 을 형성하는 단계와, 상기 제2 식각 정지막 상에 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막, 상기 제2 식각 정지막, 상기 제1 층간 절연막, 상기 제1 식각 정지막을 식각하여 상기 제1 선택 트랜지스터의 접합영역이 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 콘택 플러그를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영어 대문자를 포함하는 경우 동일층이 식각공정을 통해 변형된 것을 의미한다.
실시예
도 3a 내지 도 3d는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다. 여기서는 일례로 설명의 편의를 위해 비휘발성 메모리 소자 중 낸드 플래시 메모리 소자의 제조방법을 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, p형 기판(200) 내에 트리플 n-웰(TNW, ) 과, 그 내부에 p-웰(PW, 102)을 형성한 후 문턱전압 조절용 이온주입 공정을 실시한다.
이어서, STI(Shallow Trench Isolation), SA-STI(Self Aligned STI) 또는 ASA-STI(Advanced Self Alinged-STI) 공정을 실시하여 기판(200) 상에 게이트 구조물(210A, 210B)을 형성한다. 이때, 게이트 구조물(210A, 210B)은 적층된 게이트 절연막(203), 플로팅 게이트(204), 유전체막(205) 및 컨트롤 게이트(206)를 포함한다.
구체적으로, 각 워드 라인(WL0~WL31)과 연결되어 메모리 셀-실질적으로 일체형으로 형성됨-로 기능하는 게이트 구조물(210A)은 게이트 절연막(203), 플로팅 게이트(204), 유전체막(205) 및 컨트롤 게이트(206)가 적층 구조로 형성한다. 이에 반해, 트랜지스터(로직 소자 포함)로 기능하는 게이트 구조물(210B)은 게이트 구조물(210A)과 동일한 적층 구조로 형성되나, 유전체막(205)이 관통되어 플로팅 게이트(204)와 컨트롤 게이트(206)가 서로 전기적으로 단락된 구조로 형성한다. 이때, 게이트 절연막(203)은 산화막 또는 산화막과 질화막의 적층 구조로 형성할 수 있다. 또한, 유전체막(205)은 산화막-질화막-산화막의 적층 구조 또는 고유전막-Al2O3, HfO2, ZrO2- 중 선택된 어느 하나의 유전막 또는 이들의 혼합막, 적층막으로 형성할 수 있다. 또한, 플로팅 게이트(204)와 컨트롤 게이트(206)은 폴리실리콘막으로 형성하는 것이 바람직하며, 컨트롤 게이트(206) 상부에는 접촉 저항을 감소시키기 위해 금속막(207), 예컨대 전이금속, 희토류 금속, 이들의 혼합막, 질화막층, 실리사이드층이 적층된 적층 구조로 형성할 수 있다. 또한, 금속막(207) 상부에는 이들을 보호하기 위한 완충 산화막(208)과 하드 마스크용 질화막(209)을 더 형성할 수 있다.
이어서, 각 게이트 구조물(210A, 210B) 사이로 노출되는 기판(200) 내에 소스 및 드레인 영역으로 각각 기능하는 접합영역(211)을 형성한다. 이때, 접합영역(211)은 단채널 효과를 방지하기 위해 LDD(Lightly Doped Drain) 구조로 형성할 수도 있다.
이어서, 게이트 구조물(210A, 210B)을 포함하는 기판(200) 상부에 스페이서용 절연막을 증착한 후 에치 백(etch back) 공정과 같은 건식식각공정을 실시하여 스페이서(212)를 형성한다. 이때, 스페이서(212)는 산화막, 질화막 또는 이들의 적층막으로 형성한다.
이어서, 스페이서(212)를 포함하는 기판(200)의 단차면을 따라 식각 정지막으로 SAC 절연막(이하, SAC1이라 함)(213)을 형성한다. 이때, SAC1(213)은 후속 공정을 통해 형성되는 ILD1, ILD2에 따라 적절히 선택될 수 있으며, 예컨대 ILD1, ILD2가 실리콘 산화막(SiO2)으로 이루어진 경우 이와 높은 식각 선택비를 확보할 수 있는 실리콘 질화막(Si3N4)으로 형성하는 것이 바람직하나, 이에 한정되는 것은 아니며, 충분한 절연 특성을 가지면서 후속 ILD1, ILD2와의 식각 선택비를 확보할 수 있는 물질은 모두 사용가능하다. 예컨대, SAC1(213)은 DCS(DiChloroSilane(SiH2Cl2))와 NH3 가스를 이용하여 600~800℃의 온도에서 형성한 다.
한편, SAC1(213)은 종래기술과 다르게 100~200Å 두께로 비교적 얇게 형성한다. 즉, SAC1(213)의 두께(T11)는 도 2b에 도시된 SAC 질화막(113)의 두께(T1)보다 얇게 형성한다. 그 이유는 게이트 구조물(210B) 간의 간격을 최대한 넓게 확보하기 위함이다.
이어서, 도 3b에 도시된 바와 같이, 게이트 구조물(210A, 210B) 사이가 매립되도록 ILD1(214)을 증착한다. 이때, ILD1(214)은 BPSG(BoroPhosphoSilicate Glass)막, PSG(PhosphoSilicate Glass)막, USG(Un-doped Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, SOG(Spin On Glass)막, HDP(High Density Plasma)막, CDO(Carbon Doped Oxide)막 중 선택된 어느 하나의 막으로 형성할 수 있다.
이어서, SAC1(213A)을 연마 정지막으로 이용한 CMP 공정을 실시하여 ILD1(214)을 연마한다. 이때, 도 3a에서 ILD1(214)이 얇게 증착된 상태이기 때문에 CMP 공정 후 일부 게이트 구조물(210A, 210B) 상부에서는 ILD1(214)이 모두 연마되어 게이트 구조물이 노출되거나, 게이트 구조물의 상부층인 하드 마스크용 질화막(209)이 일부가 연마될 수도 있다.
이어서, 도 3c에 도시된 바와 같이, 기판(200) 상에 SAC 절연막(이하, SAC2라 함)(215)을 형성한다. 이때, SAC2(215)는 SAC1(213A)과 동일한 물질로 형성하며, 그 두께는 게이트 구조물(210A, 210B) 상면을 기준으로 잔류된 SAC1(213A)의 두께를 포함하여 총 300Å 미만이 되도록 형성하며, 바람직하게는 50~100Å의 두께 로 형성한다. 또한, SAC2(215)는 DCS와 NH3 가스를 이용하여 600~800℃의 온도에서 형성한다.
한편, SAC2(215)를 형성하는 이유는 도 3b에 도시된 바와 같이 CMP 공정에 의해 게이트 구조물(210A, 210B) 상부에서 소실된 SAC1(213A)을 보상하기 위함이다. SAC1(213A)이 소실되어 게이트 구조물(210A, 210B) 상부가 노출되는 경우, 노출된 부위를 통해 습기(moisture), 이온(ion) 등이 게이트 절연막(203)으로 침투하여 소자의 신뢰성이 저하되는데, 이러한 문제를 해결하기 위해 SAC1(213A) 상에 SAC2(215)를 형성한다.
이어서, 도 3d에 도시된 바와 같이, SAC2(215)를 포함하는 기판(200) 상에 ILD2(216)을 증착한다. 이때, ILD2(216)은 ILD1(214A)과 동일한 물질로 형성하거나, BPSG막, PSG막, USG막, TEOS막, SOG막, CDO막 및 HDP막 중 어느 하나의 막으로 형성한다.
이어서, 소스 선택 라인(SSL) 사이의 접합영역(211)이 노출되도록 ILD2(216), SAC2(215A), ILD1(214A) 및 SAC1(213A)을 순차적으로 식각한다. 이로써, 소스 선택 라인(SSL) 사이의 접합영역(211)이 노출되는 콘택홀(217)이 형성된다. 이때, 식각공정은 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 HDP(High Density Plasma) 식각공정으로 실시할 수 있다. 예컨대, HDP 식각공정의 경우, CF4, CHF3, C2F6, C3F8와 같은 불화탄소 화합물들을 사용하고, 이에 H2, Ar 또는 O2 가스를 첨가하여 식각속도를 증가시킬 수도 있 다.
한편, 콘택홀(217) 저부의 폭(W11)은 소스 선택 라인(SSL)의 측벽에 종래기술 대비 비교적 얇은 두께(대략 400Å 정도로 얇은 두께)로 SAC1(213A)이 존재하기 때문에 도 2e에 도시된 콘택홀(116) 저부의 폭(W1)보다 더 넓게 형성된다.
이어서, 도시되진 않았지만, 콘택홀(217)이 매립되도록 소스 콘택 플러그(미도시)를 형성한다. 이때, 소스 콘택 플러그는 텅스텐(W), 알루미늄(Al), 구리(Cu) 또는 도프트(doped) 폴리실리콘막으로 형성할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예들은 낸드 플래시 메모리 소자를 일례로 기술되었으나, 이는 일례로서, 메모리 셀 어레이가 스트링 구조로 이루어진 모든 비휘발성 메모리 소자에 모두 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, SAC 절연막을 ILD1 증착 전과 ILD1 CMP 후 각각 분할하여 증착하고, 첫 번째 증착시 그 두께를 종래기술 대비 1/4 수준으로 감소시켜 콘택 플러그가 형성되는 영역의 폭이 감소되는 것을 최소화함으로써 후속 공정을 통해 형성되는 콘택 플러그와 하부층(접합영역) 간의 접촉 면적 감소를 최소화할 수 있다.
둘째, 본 발명에 의하면, ILD1 증착 전 1차로 SAC 절연막을 증착한 후 ILD1 CMP 공정 후 SAC 절연막을 증착하여 ILD1 CMP 후 소실된 SAC 절연막을 보상하여 줌으로써 습기, 이온 등이 게이트 구조물로 침투하는 것을 방지하여 소자의 동작 신뢰성을 확보할 수 있다.

Claims (9)

  1. 제1 및 제2 선택 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터 사이에 직렬 연결된 복수의 메모리 셀이 단위 스트링을 구성하는 비휘발성 메모리 소자의 제조방법에 있어서,
    기판 상에 상기 제1 및 제2 선택 트랜지스터와 상기 복수의 메모리 셀을 형성하는 단계;
    상기 복수의 메모리 셀 사이가 각각 매립되고, 상기 제1 및 제2 선택 트랜지스터의 각 게이트의 양측벽에 형성되도록 상기 기판 상에 스페이서를 형성하는 단계;
    상기 기판의 단차면을 따라 제1 식각 정지막을 형성하는 단계;
    상기 제1 및 제2 선택 트랜지스터의 게이트 사이가 매립되도록 상기 제1 식각 정지막 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 식각 정지막을 연마 정지막으로 상기 제1 층간 절연막을 평탄화하는 단계;
    상기 제1 층간 절연막 상에 제2 식각 정지막을 형성하는 단계;
    상기 제2 식각 정지막 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막, 상기 제2 식각 정지막, 상기 제1 층간 절연막, 상기 제1 식각 정지막을 식각하여 상기 제1 선택 트랜지스터의 접합영역이 노출되는 콘택홀을 형성하는 단계; 및
    상기 콘택홀이 매립되도록 콘택 플러그를 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 식각 정지막은 질화막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 식각 정지막은 DCS(DiChloroSilane(SiH2Cl2))와 NH3 가스를 이용하여 형성하는 비휘발성 메모리 소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 제1 식각 정지막은 상기 제2 식각 정지막보다 두껍게 형성하는 비휘발성 메모리 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 제1 식각 정지막은 100~200Å 두께로 형성하는 비휘발성 메모리 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 제2 식각 정지막은 50~100Å 두께로 형성하는 비휘발성 메모리 소자의 제조방법.
  7. 제 2 항에 있어서,
    상기 층간 절연막은 산화막으로 형성하는 비휘발성 메모리 소자의 제조방법.
  8. 제 2 항에 있어서,
    상기 스페이서는 산화막, 또는 산화막과 질화막의 적층 구조로 형성하는 비휘발성 메모리 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제1 선택 트랜지스터의 접합영역은 상기 복수의 메모리 셀 중 인접한 메모리 셀과 공유되지 않은 접합영역인 비휘발성 메모리 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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CN102637625A (zh) * 2011-02-11 2012-08-15 台湾积体电路制造股份有限公司 使用电介质膜填充端间的间隙

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