KR20090069858A - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 드레인 콘택 플러그와 접합영역이 전기적으로 단선되는 것을 방지하면서 접합영역의 과도 식각에 기인한 소자 동작 특성 열화를 개선시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 제1 및 제2 선택 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터 사이에 직렬 접속된 복수 개의 메모리 셀과, 상기 제1 및 제2 선택 트랜지스터와 상기 메모리 셀을 덮도록 형성되고, 상기 제1 선택 트랜지스터의 드레인 영역 내부까지 확장된 콘택홀을 구비한 층간 절연막과, 상기 콘택홀이 확장된 상기 제1 선택 트랜지스터의 드레인 영역을 성장시켜 상기 콘택홀이 상기 드레인 영역의 내부로 확장된 부위
가 매립되도록 형성된 콘택층과, 상기 콘택홀 내부에 매립되고, 저부가 상기 콘택층과 접속된 드레인 콘택 플러그를 포함하는 비휘발성 메모리 소자를 제공한다.
비휘발성 메모리 소자, 낸드 플래시 메모리 소자, 콘택 플러그

Description

비휘발성 메모리 소자 및 그 제조방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자의 제조방법, 더욱 상세하게는 복수 개의 메모리 셀이 직렬 접속되어 스트링(string)을 구성하는 낸드 플래시 메모리 소자(NAND type flash memory device)의 제조방법에 관한 것이다.
비휘발성 메모리 소자인 낸드 플래시 메모리 소자는 금속배선을 통해 외부로부터 인가되는 구동전압(바이어스 전압)을 하부의 반도체 구조물층, 특히 활성영역 내부에 형성된 접합영역인 소스 및 드레인 영역으로 각각 전달하기 위하여 배선과 접합영역을 접속하는 콘택 플러그가 요구된다. 이러한 콘택 플러그는 메모리 셀이 형성되는 셀 영역뿐만 아니라, 메모리 셀을 구동시키기 위한 구동회로, 예컨대 디코더(decoder), 페이지 버퍼(page buffer) 등이 형성되는 주변회로 영역에도 형성된다.
일반적으로, 낸드 플래시 메모리 소자에 있어서 셀 영역에 형성되는 콘택 플러그로는 스트링을 비트라인과 접속시키는 드레인 콘택 플러그(drain contact plug)와 스트링을 접지전압원과 접속시키는 소스 콘택 플러그(source contact plug)가 사용된다.
종래기술에 따른 낸드 플래시 메모리 소자의 드레인 콘택 플러그 형성공정은 비교적 두꺼운 층간 절연막을 식각하여 기판 내에 형성된 접합영역을 노출시키는 콘택홀을 형성한 후 콘택홀이 매립되도록 도전성 물질을 증착하는 공정으로 진행된다.
그러나, 콘택홀을 형성하는 과정에서 비교적 두꺼운 층간 절연막을 식각해야 하기 때문에 그만큼 식각 제어가 용이하지 않아 접합영역이 과도 식각(over etch)되어 소자의 동작 특성이 열화되는 문제가 발생된다. 이와 같이 접합영역이 과도 식각되는 것을 방지하기 위해 과소 식각을 진행하는 경우 접합영역이 노출되지 않게 되어 드레인 콘택 플러그와 접합영역이 서로 전기적으로 단선되는 문제가 발생된다.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 드레인 콘택 플러그와 접합영역이 전기적으로 단선되는 것을 방지하면서 접합영역의 과도 식각에 기인한 소자 동작 특성 열화를 개선시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 제1 및 제2 선택 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터 사이에 직렬 접속된 복수 개의 메모리 셀과, 상기 제1 및 제2 선택 트랜지스터와 상기 메모리 셀을 덮도록 형성되고, 상기 제1 선택 트랜지스터의 드레인 영역 내부까지 확장된 콘택홀을 구비한 층간 절연막과, 상기 콘택홀이 확장된 상기 제1 선택 트랜지스터의 드레인 영역을 성장시켜 상기 콘택홀이 상기 드레인 영역의 내부로 확장된 부위가 매립되도록 형성된 콘택층과, 상기 콘택홀 내부에 매립되고, 저부가 상기 콘택층과 접속된 드레인 콘택 플러그를 포함하는 비휘발성 메모리 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 제1 및 제2 선택 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터 사이에 직렬 접속된 복수 개의 메모리 셀로 이루어진 복수 개의 스트링을 포함하는 비휘발성 메모리 소자의 제조방법에 있어서, 상기 제1 및 제2 선택 트랜지스터와 상기 메모리 셀이 형성된 기판을 준비하는 단계와, 상기 제1 및 제2 선택 트랜지스터와 상기 메모리 셀을 덮 도록 층간 절연막을 형성하는 단계와, 상기 제1 선택 트랜지스터의 드레인 영역이 과도 식각되도록 상기 층간 절연막을 식각하여 저부가 상기 제1 선택 트랜지스터의 드레인 영역 내부로 확장된 콘택홀을 형성하는 단계와, 상기 콘택홀을 통해 노출되는 상기 제1 선택 트랜지스터의 드레인 영역을 국부적으로 성장시켜 상기 드레인 영역의 과도 식각된 부위가 매립되도록 콘택층을 형성하는 단계와, 상기 콘택홀이 매립되도록 드레인 콘택 플러그를 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법을 제공한다.
상기한 구성을 포함하는 본 발명에 의하면, 접합영역이 과도 식각된 부위에 콘택층을 형성함으로써 드레인 콘택 플러그와 접합영역이 전기적으로 단선되는 것을 방지하면서 접합영역의 과도 식각에 기인한 소자 동작 특성 열화를 개선시킬 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께와 간격은 설명의 편의와 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 '상' 또는 '상부'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한, 명세서 전체에 걸쳐서 동일한 도면번호로 표시된 부분은 동일한 층을 나타내며, 각 도면번호에 영문을 포함하는 경우 동일층이 식각 또는 연마공정 등을 통해 일부가 변형된 것을 의 미한다.
실시예
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자를 도시한 단면도이다. 여기서는 스트링(string)이 32개의 메모리 셀로 이루어진 것을 일례로 설명하기로 한다.
도 1을 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리 소자는 드레인 선택 트랜지스터(DST)(이하, 제1 선택 트랜지스터라 함) 및 소스 선택 트랜지스터(SST)(이하, 제2 선택 트랜지스터라 함)와, 제1 및 제2 선택 트랜지스터(DST, SST) 사이에 직렬 접속된 복수 개의 메모리 셀(MC0~MC31)과, 제1 및 제2 선택 트랜지스터(DST, SST)와 메모리 셀(MC0~MC31)을 덮도록 형성되고, 제1 선택 트랜지스터(DST)의 드레인 영역(108A) 내부까지 확장된 콘택홀(112, 도 2b참조)을 구비한 층간 절연막(111A)과, 콘택홀(112)이 확장된 제1 선택 트랜지스터(DST)의 드레인 영역(108A)을 성장시켜 콘택홀(112)이 드레인 영역(108A)의 내부로 확장된 부위가 매립되도록 형성된 콘택층(113A)과, 콘택홀(112) 내부에 매립되고, 저부가 콘택층(113A)과 접속된 드레인 콘택 플러그(115)를 포함한다. 여기서, 제1 선택 트랜지스터(DST)의 드레인 영역(108A)은 200~500Å 깊이로 과도 식각된다. 또한, 콘택층(113A)은 드레인 영역(108A)과 동일 도전형으로 도핑된다. 또한, 콘택층(113A)은 드레인 영역(108A)과 동일 도핑농도로 형성되거나, 또는 더 높은 도핑농도로 형성된다.
이하, 도 2a 내지 도 2e를 결부시켜 도 1에 도시된 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기로 한다. 도 2a 내지 도 2e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위해 도시한 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(100), 예컨대 p형 기판 내에 트리플(triple) n-웰과 p-웰을 형성한 후 문턱전압 조절용 이온주입 공정을 실시한다.
이어서, C-STI(Conventional-Shallow Trench Isolation), SA-STI(Self Aligned STI), ASA-STI(Advanced Self Aligned-STI) 또는 SAFG(Self Aligned Floating Gate) 공정 중 선택된 어느 하나의 공정을 실시하여 소자 분리막(미도시)을 형성하고, 반도체 기판(100) 상에 제1 및 제2 선택 트랜지스터(DST, SST)용 제1 및 제2 게이트 전극(105, 106)과, 메모리 셀(M0~M31)용 제3 게이트 전극(107)을 각각 형성한다. 이때, 제1 내지 제3 게이트 전극(105, 106, 107)은 게이트 절연막(또는, 터널 절연막)(101), 플로팅 게이트(102), 유전체막(103) 및 콘트롤 게이트(104)를 포함한다.
또한, 제1 내지 제3 게이트 전극(105, 106, 107) 각각은 콘트롤 게이트(104) 상에 형성된 도전층(미도시)과 하드 마스크(미도시)를 더 포함할 수 있다. 이때, 상기 도전층은 전이금속, 2종류의 전이금속이 혼합된 합금막, 전이금속으로 이루어진 실리사이드층 또는 이들이 적층된 적층 구조로 형성할 수 있다. 예컨대, 전이금속으로는 철(Fe), 코발트(Co), 텅스텐(W), 니켈(Ni), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo) 또는 티타늄(Ti)을 사용한다. 또한, 금속실리사이드층으로는 텅스텐실리 사이드층(Wsix)을 사용한다.
또한, 상기 하드 마스크는 질화막, 예컨대 실리콘질화막(Si3N4)으로 형성하며, 이 경우, 상기 도전층을 보호하기 위해 상기 도전층과 상기 하드 마스크 사이에는 완충막(미도시)을 더 형성할 수 있다. 이때, 상기 완충막은 산화막으로 형성한다.
구체적으로, 제3 게이트 전극(107)은 게이트 절연막(101), 플로팅 게이트(102), 유전체막(103) 및 콘트롤 게이트(104)가 적층된 구조로 형성한다. 제1 및 제2 게이트 전극(105, 106)은 제3 게이트 전극(107)과 동일한 적층 구조로 형성하나, 유전체막(103)이 관통되어 플로팅 게이트(102)와 콘트롤 게이트(104)가 서로 전기적으로 접속된 구조로 형성한다. 이때, 게이트 절연막(101)은 산화막으로 형성할 수 있다. 또한, 유전체막(103)은 산화막-질화막-산화막의 적층 구조 또는 고유전막, 예컨대 알루미늄산화막(Al2O3), 하프늄산화막(HfO2) 또는 지르코늄산화막(ZrO2) 중 선택된 어느 하나의 단일막, 이들의 혼합막 또는 적층막으로 형성할 수 있다.
이어서, 제1 내지 제3 게이트 전극(105, 106, 107) 사이로 노출되는 기판(100) 내에 소스 및 드레인 영역(108)으로 각각 기능하는 접합영역을 형성한다. 이때, 접합영역은 단채널 효과를 방지하기 위해 LDD(Lightly Doped Drain) 영역을 포함할 수 있다.
이어서, 제1 내지 제3 게이트 전극(105, 106, 107)을 포함하는 구조물의 상 부면을 따라 스페이서(spacer)용 절연막을 증착한 후 에치 백(etch back) 공정과 같은 건식식각공정을 실시하여 제1 내지 제3 게이트 전극(105, 106, 107)의 양측벽에 각각 스페이서(109)를 형성한다. 이때, 스페이서용 절연막은 산화막, 질화막 또는 이들이 적층된 적층막으로 형성할 수 있다.
이어서, 스페이서(109)를 포함하는 구조물의 상부면을 따라 SAC(Self Aligned Contact)막으로 기능하는 식각 저지막(110)을 형성한다. 이때, 식각 저지막(110)은 질화막, 예컨대 실리콘 질화막(Si3N4)으로 형성하는 것이 바람직하나, 이에 한정되는 것은 아니며, 충분한 절연 특성을 가지면서 후속 층간 절연막과의 식각 선택비를 확보할 수 있는 물질은 모두 사용가능하다. 예컨대, 식각 저지막(110)은 DCS(DiChloroSilane(SiH2Cl2))와 NH3 가스를 이용하여 600~800℃의 온도에서 형성한다.
이어서, 제1 내지 제3 게이트 전극(105, 106, 107) 사이가 매립되도록 식각 저지막(110) 상에 층간 절연막(111)을 형성한다. 이때, 층간 절연막(111)은 산화막 계열의 물질, 바람직하게는 실리콘이 함유된 산화막(SiO2)으로 형성한다. 더욱 상세하게는 BPSG(BoroPhosphoSilicate Glass)막, PSG(PhosphoSilicate Glass)막, USG(Un-doped Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, SOG(Spin On Glass)막, HDP(High Density Plasma)막 또는 CDO(Carbon Doped Oxide)막 중 선택된 어느 하나의 막으로 형성한다. 바람직하게는 매립 특성이 우수한 HDP막으로 형성한다.
이어서, 층간 절연막(111)에 대해 평탄화 공정을 실시하여 상부면을 평탄화할 수 있다. 이때, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정으로 실시한다.
한편, 층간 절연막(111)은 상기에서 기술된 막들이 2층 이상 적층된 구조로 형성할 수 있다. 이때, 적층막은 서로 동일 막으로 형성하거나, 서로 다른 막으로 형성할 수 있다.
이어서, 도 2b에 도시된 바와 같이, 층간 절연막(111A)과 식각 저지막(110A)을 국부적으로 식각하여 제1 선택 트랜지스터(DST)의 드레인 영역(108)이 일부 또는 전부 노출되는 콘택홀(112)을 형성한다. 이때, 식각공정은 식각되는 단면이 수직한 프로파일(vertical profile)을 갖도록 플라즈마 식각(plasma etch) 장비를 이용한 건식식각공정으로 실시하는 것이 바람직하며, 과도 식각공정으로 실시하여 제1 선택 트랜지스터(DST)의 드레인 영역(108)이 200~500Å의 깊이로 과도 식각되도록 한다.
이어서, 도 2c에 도시된 바와 같이, 콘택홀(112)의 저부, 즉 도 2b에서 과도식각된 제1 선택 트랜지스터(DST)의 드레인 영역(108)에 대해 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG)공정을 실시하여 콘택층(113)을 형성한다. 이때, 콘택층(113)은 드레인 영역(108)의 과도 식각된 부위가 모두 매립되도록 형성한다. 예컨대, 선택적 에피택셜 성장공정은 실란(SiH4) 가스를 이용하여 800~850℃의 온도에서 실시한다. 또한, 도전성을 갖도록 포스핀(PH3)을 더 추가하여 실시할 수도 있다.
이어서, 도 2d에 도시된 바와 같이, 콘택층(113)에 대해 이온주입공정(114)을 실시하여 드레인 영역(108A)의 과도 식각된 부위에서 제거된 이온을 보상한다. 이때, 이온주입공정(114)은 드레인 영역(108A)에 주입된 이온과 동일한 이온, 예컨대 인(P)을 이용하여 1.0×1015~5.0×1015atoms/cm2의 도즈로 1~10KeV의 이온주입에너지에서 실시할 수 있다.
이어서, 도 2e에 도시된 바와 같이, 콘택홀(112, 도 2b참조)이 각각 매립되도록 도전성 물질을 형성한 후, 평탄화 공정, 예컨대 CMP 공정 또는 에치백(etch back) 공정을 실시하여 콘택홀(112) 내부에 고립된 드레인 콘택 플러그(115)를 형성한다. 이때, 도전성 물질은 불순물 이온이 도핑된 다결정실리콘막 또는 전이금속으로 형성할 수 있다. 바람직하게는 불순물 이온이 도핑된 다결정실리콘막으로 형성한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 특히, 본 발명의 실시예는 낸드 플래시 메모리 소자를 일례로 기술되었으나, 이는 일례로서, 메모리 셀 어레이가 스트링 구조로 이루어진 모든 비휘발성 메모리 소자에 모두 적용할 수 있다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조방법을 도시한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 게이트 절연막(터널 절연막)
102 : 플로팅 게이트 103 : 유전체막
104 : 콘트롤 게이트 105 : 제1 게이트 전극
106 : 제2 게이트 전극 107 : 제3 게이트 전극
108 : 소스 및 드레인 영역) 109 : 스페이서
110, 110A : 식각 저지막 111, 111A : 층간 절연막
112 : 콘택홀 113, 113A : 콘택층
115 : 드레인 콘택 플러그

Claims (11)

  1. 제1 및 제2 선택 트랜지스터;
    상기 제1 및 제2 선택 트랜지스터 사이에 직렬 접속된 복수 개의 메모리 셀;
    상기 제1 및 제2 선택 트랜지스터와 상기 메모리 셀을 덮도록 형성되고, 상기 제1 선택 트랜지스터의 드레인 영역 내부까지 확장된 콘택홀을 구비한 층간 절연막;
    상기 콘택홀이 확장된 상기 제1 선택 트랜지스터의 드레인 영역을 성장시켜 상기 콘택홀이 상기 드레인 영역의 내부로 확장된 부위가 매립되도록 형성된 콘택층; 및
    상기 콘택홀 내부에 매립되고, 저부가 상기 콘택층과 접속된 드레인 콘택 플러그
    를 포함하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제1 선택 트랜지스터의 드레인 영역의 내부로 확장된 부위는 선택적 에피택셜 성장공정으로 형성된 비휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 콘택층은 상기 드레인 영역과 동일 도전형으로 도핑된 비휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제1 선택 트랜지스터의 드레인 영역은 200~500Å 깊이로 과도 식각된 비휘발성 메모리 소자.
  5. 제1 및 제2 선택 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터 사이에 직렬 접속된 복수 개의 메모리 셀로 이루어진 복수 개의 스트링을 포함하는 비휘발성 메모리 소자의 제조방법에 있어서,
    상기 제1 및 제2 선택 트랜지스터와 상기 메모리 셀이 형성된 기판을 준비하는 단계;
    상기 제1 및 제2 선택 트랜지스터와 상기 메모리 셀을 덮도록 층간 절연막을 형성하는 단계;
    상기 제1 선택 트랜지스터의 드레인 영역이 과도 식각되도록 상기 층간 절연막을 식각하여 저부가 상기 제1 선택 트랜지스터의 드레인 영역 내부로 확장된 콘택홀을 형성하는 단계;
    상기 콘택홀을 통해 노출되는 상기 제1 선택 트랜지스터의 드레인 영역을 국부적으로 성장시켜 상기 드레인 영역의 과도 식각된 부위가 매립되도록 콘택층을 형성하는 단계; 및
    상기 콘택홀이 매립되도록 드레인 콘택 플러그를 형성하는 단계
    를 포함하는 비휘발성 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 콘택층은 상기 드레인 영역과 동일한 도전형으로 형성하는 비휘발성 메모리 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 콘택홀을 형성하는 단계는,
    상기 제1 선택 트랜지스터의 드레인 영역이 200~500Å 깊이로 과도 식각되도록 실시하는 비휘발성 메모리 소자의 제조방법.
  8. 제 5 항에 있어서,
    상기 콘택층을 형성하는 단계 후,
    상기 콘택홀 형성공정시 상기 드레인 영역의 과도 식각된 부위에서 제거된 이온을 보상하기 위한 이온주입공정을 실시하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 이온주입공정은 상기 드레인 영역에 주입된 이온과 동일한 이온을 이용하여 1.0×1015~5.0×1015atoms/cm2의 도즈로 1~10KeV의 이온주입에너지에서 실시하는 비휘발성 메모리 소자의 제조방법.
  10. 제 5 항에 있어서,
    상기 콘택층은 상기 제1 선택 트랜지스터의 드레인 영역과 동일한 도핑농도를 갖도록 형성하거나 또는 높은 도핑농도를 갖도록 형성하는 비휘발성 메모리 소자의 제조방법.
  11. 제 5 항에 있어서,
    상기 상기 드레인 영역을 국부적으로 성장시켜 상기 콘택층을 형성하는 단계 는 선택적 에피택셜 성장공정으로 실란(SiH4) 가스를 이용하여 800~850℃의 온도에서 실시하는 비휘발성 메모리 소자의 제조방법.
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