JP2013197482A - 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】素子分離溝内へのエアギャップ部の形成を行えるようにする。
【解決手段】実施形態によれば、半導体基板の素子分離溝内に犠牲膜を埋め込み、素子形成部上面に形成したゲート絶縁膜、第1電極膜、電極間絶縁膜、第２電極膜、加工用絶縁膜をエッチングしてゲート電極を形成する。素子分離溝内の犠牲膜を選択的に除去し、選択ゲートトランジスタのゲート電極間を開口するレジストパターンを形成し、少なくともレジストパターンの開口端部を覆うように閉塞絶縁膜を形成し、閉塞絶縁膜をエッチバック処理してレジストパターンを露出させた後レジストを除去する。メモリセルトランジスタのゲート電極間およびそれらの下部の素子分離溝内に空隙部を形成するように第１絶縁膜を形成し、その上に第２絶縁膜を形成する。
【選択図】図３

Description

本発明の実施形態は、不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置、特にＮＡＮＤ型フラッシュメモリにおいては、微細化・高集積化を目指し、ゲート長の縮小が試みられている。この場合、メモリセルトランジスタのゲート長が短くなると、これに伴い隣接ワードライン間距離、隣接ビットライン間距離が短くなるため、隣接ワードライン（ＷＬ）、隣接ビットライン（ＢＬ）の浮遊ゲート電極間の寄生容量に起因した書き込み速度の大幅な低下（Ｙｕｐｉｎ効果）が大きな問題となる。

そこで、制御ゲート電極間や基板の素子形成領域間、特に隣接する浮遊ゲート電極間に、従来埋め込んでいるシリコン酸化膜（比誘電率εｒ＝３．９）に代えて何も埋め込まない状態で絶縁するエアギャップ（εｒ＝１．０）構造にすることで、寄生容量を低減し、書き込み速度を高速化する構造がある。

しかしながら、この構造の形成方法では、製造工程上において、選択ゲート電極下の素子分離溝内もエアギャップを設けた構造となる。このため、メモリセルトランジスタのゲート電極加工後に側壁スペーサ膜を成膜する際、素子分離領域のエアギャップ部を介して成膜のガスが侵入して側壁スペーサ膜が形成される。この結果、浮遊ゲート電極間に残しておくべきエアギャップ部分にも成膜され、この結果エアギャップが消滅してしまう。

特開２００７−２９９９７５号公報

そこで、メモリセルトランジスタのゲート電極加工後に、側壁スペーサ膜を成膜する工程で浮遊ゲート電極間の素子分離領域のエアギャップ部に成膜させることのないようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供することを目的とする。

本実施形態の不揮発性半導体記憶装置の製造方法は、半導体基板の表面に素子分離溝で分離された素子形成部を設け、前記素子分離溝内に犠牲膜を埋め込み、前記素子形成部上面にゲート絶縁膜、第1電極膜、電極間絶縁膜、第２電極膜、加工用絶縁膜を形成し、前記加工用絶縁膜、第２電極膜、電極間絶縁膜および第１電極膜を順次エッチングしてメモリセルトランジスタおよび同一素子形成部上で隣接する少なくとも２個の選択ゲートトランジスタの各ゲート電極を形成し、前記素子分離溝内の前記犠牲膜を選択的に除去し、レジストを塗布して前記選択ゲートトランジスタのゲート電極間の領域を開口するパターンに形成し、前記レジストのパターン形成後に、少なくとも前記パターンの開口端部を覆うように閉塞絶縁膜を形成し、前記閉塞絶縁膜をエッチバック処理して前記レジストのパターンを露出させ、その後前記レジストを除去し、前記レジストを除去した後、前記メモリセルトランジスタのゲート電極間およびそれらの下部の前記素子分離溝内に空隙部を形成する第１絶縁膜を形成し、前記第１絶縁膜上に第２絶縁膜を形成することを特徴とする。

また、本実施形態の不揮発性半導体記憶装置は、表面に形成された素子分離溝で分離された素子形成部を有する半導体基板と、前記半導体基板の前記素子形成部上に形成されたゲート絶縁膜、第１電極膜、電極間絶縁膜、第２電極膜からなるメモリセルトランジスタおよび同一素子形成部上で隣接する少なくとも２個の選択ゲートトランジスタのゲート電極と、前記選択ゲートトランジスタのゲート電極間の前記素子分離溝内を前記ゲート電極の下部まで埋める閉塞絶縁膜と、前記メモリセルトランジスタのゲート電極間およびそれらの下部の前記素子分離溝内が空隙部となるように形成された第１絶縁膜と、前記第１絶縁膜上に形成された第２絶縁膜とを備えたことを特徴とする。

第１実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図 メモリセル領域の一部構造を概略的に示す平面図 （ａ）図２中Ａ−Ａ線に沿った模式的な縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿った模式的な縦断面図、 （ｃ）図２中Ｃ−Ｃ線に沿った模式的な縦断面図、（ｄ）図２中Ｄ−Ｄ線に沿った模式的な縦断面図、（ｅ）図２中Ｅ−Ｅ線に沿った模式的な縦断面図 （ａ）パターニングされたレジスト上にシリコン酸化膜を形成した状態で示す素子分離溝部の模式的な斜視図、（ｂ）パターニングされたレジスト上にシリコン酸化膜を形成した状態で示す素子形成部の模式的な斜視図 製造工程の一段階の状態を示し、（ａ）図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図、（ｃ）図２中Ｃ−Ｃ線に沿って模式的に示す縦断面図、（ｄ）図２中Ｄ−Ｄ線に沿って模式的に示す縦断面図、（ｅ）図２中Ｅ−Ｅ線に沿って模式的に示す縦断面図（その１） 製造工程の一段階の状態を示し、（ａ）図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図、（ｃ）図２中Ｃ−Ｃ線に沿って模式的に示す縦断面図、（ｄ）図２中Ｄ−Ｄ線に沿って模式的に示す縦断面図、（ｅ）図２中Ｅ−Ｅ線に沿って模式的に示す縦断面図（その２） 製造工程の一段階の状態を示し、（ａ）図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図、（ｃ）図２中Ｃ−Ｃ線に沿って模式的に示す縦断面図、（ｄ）図２中Ｄ−Ｄ線に沿って模式的に示す縦断面図、（ｅ）図２中Ｅ−Ｅ線に沿って模式的に示す縦断面図（その３） 製造工程の一段階の状態を示し、（ａ）図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図、（ｃ）図２中Ｃ−Ｃ線に沿って模式的に示す縦断面図、（ｄ）図２中Ｄ−Ｄ線に沿って模式的に示す縦断面図、（ｅ）図２中Ｅ−Ｅ線に沿って模式的に示す縦断面図（その４） 製造工程の一段階の状態を示し、（ａ）図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図、（ｃ）図２中Ｃ−Ｃ線に沿って模式的に示す縦断面図、（ｄ）図２中Ｄ−Ｄ線に沿って模式的に示す縦断面図、（ｅ）図２中Ｅ−Ｅ線に沿って模式的に示す縦断面図（その５） 製造工程の一段階の状態を示し、（ａ）図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図、（ｃ）図２中Ｃ−Ｃ線に沿って模式的に示す縦断面図、（ｄ）図２中Ｄ−Ｄ線に沿って模式的に示す縦断面図、（ｅ）図２中Ｅ−Ｅ線に沿って模式的に示す縦断面図（その６） 製造工程の一段階の状態を示し、（ａ）図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図、（ｃ）図２中Ｃ−Ｃ線に沿って模式的に示す縦断面図、（ｄ）図２中Ｄ−Ｄ線に沿って模式的に示す縦断面図、（ｅ）図２中Ｅ−Ｅ線に沿って模式的に示す縦断面図（その７） 製造工程の一段階の状態を示し、（ａ）図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図、（ｃ）図２中Ｃ−Ｃ線に沿って模式的に示す縦断面図、（ｄ）図２中Ｄ−Ｄ線に沿って模式的に示す縦断面図、（ｅ）図２中Ｅ−Ｅ線に沿って模式的に示す縦断面図（その８） 製造工程の一段階の状態を示し、（ａ）図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図、（ｃ）図２中Ｃ−Ｃ線に沿って模式的に示す縦断面図、（ｄ）図２中Ｄ−Ｄ線に沿って模式的に示す縦断面図、（ｅ）図２中Ｅ−Ｅ線に沿って模式的に示す縦断面図（その９） 製造工程の一段階の状態を示し、（ａ）図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その１０Ａ） 図１５と同じ製造工程の状態を示し、（ｃ）図２中Ｃ−Ｃ線に沿って模式的に示す縦断面図、（ｄ）図２中Ｄ−Ｄ線に沿って模式的に示す縦断面図、（ｅ）図２中Ｅ−Ｅ線に沿って模式的に示す縦断面図（その１０Ｂ） 製造工程の一段階の状態を示し、（ａ）図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その１１Ａ） 図１７と同じ製造工程の状態を示し、（ｃ）図２中Ｃ−Ｃ線に沿って模式的に示す縦断面図、（ｄ）図２中Ｄ−Ｄ線に沿って模式的に示す縦断面図、（ｅ）図２中Ｅ−Ｅ線に沿って模式的に示す縦断面図（その１１Ｂ） 製造工程の一段階の状態を示し、（ａ）図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その１２Ａ） 図１９と同じ製造工程の状態を示し、（ｃ）図２中Ｃ−Ｃ線に沿って模式的に示す縦断面図、（ｄ）図２中Ｄ−Ｄ線に沿って模式的に示す縦断面図、（ｅ）図２中Ｅ−Ｅ線に沿って模式的に示す縦断面図（その１２Ｂ） 製造工程の一段階の状態を示し、（ａ）図２中Ａ−Ａ線に沿って模式的に示す縦断面図、（ｂ）図２中Ｂ−Ｂ線に沿って模式的に示す縦断面図（その１３Ａ） 図２１と同じ製造工程の状態を示し、（ｃ）図２中Ｃ−Ｃ線に沿って模式的に示す縦断面図、（ｄ）図２中Ｄ−Ｄ線に沿って模式的に示す縦断面図、（ｅ）図２中Ｅ−Ｅ線に沿って模式的に示す縦断面図（その１３Ｂ）

（第１実施形態）
以下、第１実施形態について、ＮＡＮＤ型のフラッシュメモリ装置に適用したものを図１ないし図２２を参照して説明する。尚、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。

まず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成について説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域に形成されるメモリセルアレイの一部の電気的な等価回路を示している。

ＮＡＮＤ型フラッシュメモリ装置１は、メモリセルアレイを備えていて、そのメモリセルアレイは、ＮＡＮＤセルユニットＳＵを行列状に設けている。ＮＡＮＤセルユニットは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、これら選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に直列接続された複数個（例えば６４個）のメモリセルトランジスタＴｒｍとを有する。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用している。

図１中のＸ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線ＷＬにより共通に接続されている。また、図１中のＸ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通に接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通に接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ビット線方向）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。

図２は、メモリセル領域の一部のレイアウトパターンの平面図である。なお図２では、ビット線コンタクトＣＢは示していない。この図２に示すように、半導体基板としてのｐ型のシリコン基板２のメモリセル領域には、表面に形成した素子分離溝（トレンチ）２ｄ内に絶縁物を充填しないエアギャップによる絶縁領域で隔てた状態とするＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って延伸して形成される。この素子分離領域Ｓｂは、図２中、Ｘ方向に所定間隔で複数形成される。これにより、素子領域Ｓａが図２中のＹ方向に沿って延伸形成されることになり、シリコン基板２の表面に複数の素子領域ＳａをＸ方向に分離して設けている。

ワード線ＷＬは、素子領域Ｓａと直交する方向（図２中Ｘ方向）に沿って延伸して配置される。ワード線ＷＬは、図２中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと交差する素子領域Ｓａ上方に、メモリセルトランジスタＴｒｍのゲート電極ＭＧ（図３（ａ）参照）が形成されている。

Ｙ方向に隣接した複数のメモリセルトランジスタＴｒｍはＮＡＮＤ列（メモリセルストリング）の一部となる。選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２は、ＮＡＮＤ列の両端部メモリセルトランジスタＴｒｍのＹ方向両外側に隣接してそれぞれ設けられる。選択ゲートトランジスタＴｒｓ１はＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧは選択ゲート線ＳＧＬ１により電気的に接続されている。なお選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上に、選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧが構成されている。

同様に、選択ゲートトランジスタＴｒｓ２は、図示はしていないがＸ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ２のゲート電極は選択ゲート線ＳＧＬ２によって電気的に接続されている。なお選択ゲート線ＳＧＬ２と交差する素子領域Ｓａ上にもゲート電極が構成されている。

図３（ａ）、（ｂ）、図４（ｃ）〜（ｅ）はそれぞれメモリセル領域内の断面構造を模式的に示している。図３（ａ）は、図２のＡ−Ａ線に沿う部分のメモリセルトランジスタＴｒｍおよび一対の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ１の素子形成領域上における断面構造である。図３（ｂ）は、図２のＢ−Ｂ線に沿う部分のメモリセルトランジスタＴｒｍおよび一対の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ１の素子分離溝上における断面構造である。

図４（ｃ）は、図２のＣ−Ｃ線に沿う部分のメモリセルトランジスタＴｒｍのワード線ＷＬに沿った断面構造である。図４（ｄ）は、図２のＤ−Ｄ線に沿う部分のメモリセルトランジスタＴｒｍのワード線ＷＬ間の領域に沿った断面構造である。図４（ｅ）は、図２のＥ−Ｅ線に沿う部分の選択ゲートトランジスタＴｒｓ１の選択ゲート線ＳＧＬに沿った断面構造である。なお、以下の記載では、選択ゲートトランジスタは単にＴｒｓとして記載する。

図３（ａ）に示すように、半導体基板であるシリコン基板２の上面にゲート絶縁膜３が形成されている。ゲート絶縁膜３は、例えばシリコン酸化膜をトンネル酸化膜として用いており、メモリセルトランジスタＴｒｍ、選択ゲートトランジスタＴｒｓの形成領域におけるシリコン基板２の上面に形成されている。メモリセルトランジスタＴｒｍは、ゲート絶縁膜３上に形成されたゲート電極ＭＧとソース／ドレイン領域２ａとを含む構成である。メモリセルトランジスタＴｒｍはＹ方向に複数隣接して形成されている。これらメモリセルトランジスタＴｒｍの端部のものに隣接して一対の選択ゲートトランジスタＴｒｓが形成されている。

メモリセルトランジスタＴｒｍのゲート電極ＭＧは、ゲート絶縁膜３上に、浮遊ゲート電極を形成するための第１電極膜である多結晶シリコン膜４、電極間絶縁膜５、制御ゲート電極を形成するための第２電極膜である多結晶シリコン膜６ａ、６ｂおよびシリサイド膜７、シリコン窒化膜８、シリコン酸化膜９を有する。電極間絶縁膜５は、ＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいは高誘電率を有する絶縁膜などが用いられる。多結晶シリコン膜６ａ、６ｂは、後述する製造工程の関係で２回に分けて形成して全体として第２電極膜として設けられる。

ゲート電極ＭＧ−ＭＧ間、ゲート電極ＳＧ−ＭＧ間に位置するシリコン基板２の表面には不純物を導入したソース／ドレイン領域２ａが設けられ、ゲート電極ＳＧ−ＳＧ間に位置するシリコン基板２の表面にはドレイン領域に対応するＬＤＤ（lightly doped drain）領域２ｂが設けられる。ソース／ドレイン領域２ａおよびＬＤＤ領域２ｂは、シリコン基板２の表面に不純物を導入して形成することができる。また、ゲート電極ＳＧ−ＳＧ間に位置するシリコン基板２の表面には高濃度で不純物を導入したドレイン領域２ｃが形成され、これにより、ＬＤＤ構造が形成されている。

選択ゲートトランジスタＴｒｓのゲート電極ＳＧは、メモリセルトランジスタＴｒｍのゲート電極ＭＧとほぼ同様の構造でありゲート絶縁膜３上に、多結晶シリコン膜４、電極間絶縁膜５、多結晶シリコン膜６、シリサイド膜７、シリコン窒化膜８、シリコン酸化膜９が積層されている。ゲート電極ＳＧにおいては、電極間絶縁膜５の中央部は開口５ａが設けられ、多結晶シリコン膜４と６とが接触して電気的に導通した状態とされている。なお、断面構造の図示を省略しているが、選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２のいずれのゲート電極ＳＧも同様の構造となっている。

ゲート電極ＭＧおよびゲート電極ＳＧの上部に形成されるシリサイド膜７は、例えばタングステンシリサイド膜を用いている。なお、シリサイド膜７は、多結晶シリコン膜を成膜した後にシリサイド形成用のメタルを成膜し、これを熱処理して多結晶シリコン膜の上部をシリサイド化して形成することもできる。

ゲート電極ＭＧおよびＳＧの上面および側面、ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧ−ＳＧ間のシリコン酸化膜３の表面には、これらを覆うように薄いシリコン酸化膜１０が形成されている。一対のゲート電極ＳＧが対向する部分の側壁にはシリコン酸化膜からなる閉塞絶縁膜としてのスペーサ１１が形成されている。ゲート電極ＳＧの上面にもスペーサ１１のシリコン酸化膜からなるスペーサ１１ａが形成されている。

ゲート電極ＭＧ−ＭＧ間およびゲート電極ＭＧ−ＳＧ間は、材料が充填されない空隙部であるエアギャップＡＧ１として設けられ、このエアギャップＡＧ１の上面部を閉塞するように第１絶縁膜としてのシリコン酸化膜１２が形成されている。なお、このシリコン酸化膜１２は、後述するように、形成時にステップカバレッジ性の低い条件を使用することでエアギャップＡＧ１を形成する。なお、シリコン酸化膜１２の成膜工程の初期段階でゲート電極ＭＧ、ＳＧの側壁部にも薄いシリコン酸化膜１２ａとして形成される。また、シリコン酸化膜１２は、成膜後にエッチバック処理されており、スペーサ１１の側面にも形成されている。そして、これらの上面を覆うように第２絶縁膜としてのシリコン酸化膜１３が形成されている。

また、図３（ｂ）に示すように、上記構成を素子分離溝２ｄ部分で切断した状態では、シリコン基板２の素子分離溝の底部には犠牲膜としての塗布型酸化膜であるポリシラザン塗布液によるシリコン酸化膜１４が形成されている。シリコン酸化膜１４は予め素子分離溝内に埋め込まれるが、後の工程で選択的に除去され、その一部が残存したものである。この実施形態では残存した場合で示しているが、全て除去して残さない構成とすることもできる。シリコン酸化膜１０はシリコン酸化膜１４の上部を覆うように形成されている。また、ゲート電極ＭＧおよびＳＧの一部には充填物が無い状態で絶縁状態を形成する空隙部としてのエアギャップＡＧ２としている。この部分では、ゲート電極ＭＧおよびＳＧは素子分離溝の両側の素子形成部に架け渡された状態とされており、さらに、ゲート電極ＭＧ−ＭＧ間およびＭＧ−ＳＧ間にもエアギャップＡＧ１としている。

ゲート電極ＳＧ−ＳＧ間の素子分離溝部分にはスペーサ１１を形成している閉塞絶縁膜としてのシリコン酸化膜１１が埋め込まれた状態とされ、ここにはエアギャップＡＧ２は形成されていない。エアギャップＡＧ１およびＡＧ２の部分を閉塞するときに形成するシリコン酸化膜１２は、エアギャップＡＧ２内部の表面つまりシリコン酸化膜１０、１１の表面を覆うように薄いシリコン酸化膜１２ａとして形成されている。

上記構成によれば、メモリセルトランジスタＴｒｍの形成領域において、ゲート電極ＭＧ−ＭＧ間および素子分離溝内にシリコン酸化膜（比誘電率ε＝３．９）などの絶縁物を埋めこまない空隙部の状態とするエアギャップＡＧ１、ＡＧ２を設け、誘電率の低い状態（比誘電率ε＝１．０）で素子分離の絶縁を図る構成としているので、寄生容量を低減して書き込み速度を高速化することができる。

次に、上記構成の製造方法の一例について図５および図６〜図２２の図面を参照しながら説明する。図５（ａ）、（ｂ）は以下に説明する途中の工程での三次元的な断面構造を示している。以下の製造工程の説明においては、図６から順次参照して説明する。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、工程を削除することもできる。また、各工程は実用的に可能であれば、適宜入れ替えても良い。

まず、図６（ａ）〜（ｅ）に示す素子分離溝２ｄを形成してシリコン酸化膜１４を埋め込んだ構成とするまでの加工について説明する。導電型がｐ型のシリコン基板２上にシリコン酸化膜からなるゲート絶縁膜３を形成する。ゲート絶縁膜３は、例えば熱酸化処理により形成する。次に、浮遊ゲート電極用の材料となる多結晶シリコン膜４を減圧ＣＶＤ（化学気相成長）法により成膜する。このとき不純物としてはｎ型の不純物であるリン（Ｐ）またはｐ型の不純物であるホウ素（Ｂ）が用いられる。この後、多結晶シリコン膜４の上に図示しない加工用のシリコン窒化膜を形成する。

この後、フォトリソグラフィ技術により、シリコン窒化膜、多結晶シリコン膜４、ゲート絶縁膜３およびシリコン基板２の上部をエッチング加工して図６（ｃ）〜（ｅ）の方向すなわち図６（ａ）、（ｂ）と直交する方向（Ｘ方向）に分断する素子分離溝２ｄを形成する。シリコン基板２の表面は素子分離溝２ｄにより素子形成領域Ｓａと素子分離領域Ｓｂに分離される。形成した素子分離溝２ｄ内部にポリシラザン塗布液を充填し、全体を覆うようにポリシラザン塗布膜を形成する。続いて弱い熱処理を施すことによりポリシラザン塗布液をシリコン酸化膜１４とする。熱処理を弱くするのは、犠牲膜として後工程において選択的に除去しやすい膜質にするためである。

次に、素子分離溝２ｄ内よりも外に形成されているシリコン酸化膜１４をＣＭＰ（chemical mechanical polishing）処理によりシリコン窒化膜をストッパとして研磨することで除去し、素子分離溝２ｄ内にシリコン酸化膜１４が埋め込まれた状態とする。この後、シリコン窒化膜をウェット処理により除去し、シリコン酸化膜１４をエッチバック処理することで多結晶シリコン膜４とほぼ同じ高さとなるように形成する。

続いて、図７（ａ）〜（ｅ）に示すように、ＲＩＥ（reactive ion etching）法によるエッチバック処理によりシリコン酸化膜１４を所定深さまでエッチングして掘り下げ、多結晶シリコン膜４を突出させる。

次に、図８（ａ）〜（ｅ）に示すように、多結晶シリコン膜４の上面およびシリコン酸化膜１４の上面にＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法によりＯＮＯ（oxide-nitride-oxide）膜などを形成することで電極間絶縁膜５を形成する。なお、ＯＮＯ膜の成膜前後にラジカル窒化処理することでＮＯＮＯＮ膜としても良いし、酸化アルミニウム（アルミナ）や酸化ハフニウムを含む高誘電率膜を中間の窒化膜の代わりに形成しても良い。

次に、図９（ａ）〜（ｅ）に示すように、制御ゲート電極となる第１多結晶シリコン膜６ａをＣＶＤ法により形成する。この後、第１多結晶シリコン膜６ａの上面からフォトリソグラフィ技術により第１多結晶シリコン膜６ａおよび電極間絶縁膜５、多結晶シリコン膜４の一部に開口を形成するエッチング加工をする。これは、選択ゲート電極ＳＧや周辺回路トランジスタのゲート電極など浮遊ゲート電極を持たないタイプのトランジスタについて、電極間絶縁膜５の一部に開口５ａを形成して多結晶シリコン膜４との間を導通状態とするための加工である。

この後、図１０（ａ）〜（ｅ）に示すように、上記した電極間絶縁膜５の開口５ａを形成した部分の凹部を埋めるように第２多結晶シリコン膜６ｂを形成する。これにより電極間絶縁膜５の開口５ａを介して多結晶シリコン膜４と６ａ、６ｂとが電気的に導通した状態となる。

次に、図１１（ａ）〜（ｅ）に示すように、第２多結晶シリコン膜６ｂ上にタングステンシリサイドによるシリサイド膜７、シリコン窒化膜８、シリコン酸化膜９を順次形成する。シリコン窒化膜８およびシリコン酸化膜９はゲート加工のハードマスク材となる加工用絶縁膜である。

次に、図１２（ａ）〜（ｅ）に示すように、フォトリソグラフィ技術によりメモリセル領域においてはラインアンドスペースのパターン、周辺回路領域においては所定のパターンにレジスト膜を形成する。レジスト膜をマスクとしてシリコン酸化膜９をパターニング加工してハードマスクを形成し、続いて、ハードマスクを利用してシリコン窒化膜８を異方性エッチング（例えばＲＩＥ法による）する。

次いで、多結晶シリコン膜６ｂ、６ａ、電極間絶縁膜５、多結晶シリコン膜４をＲＩＥ法により異方性エッチング加工することで、ゲート電極ＭＧおよびゲート電極ＳＧを分離形成する。ゲート電極ＳＧの部分には電極間絶縁膜５の開口５ａが含まれた状態である。なお、この工程では、ゲート絶縁膜３の途中またはシリコン基板２に至るまでエッチングによりゲート絶縁膜３を除去しても良い。この後、ゲート電極ＭＧおよびＳＧのシリコン窒化膜１５をマスクとしてシリコン基板２の表面に一般的なイオン注入法によりｎ型の不純物（例えばリン）を導入し、熱処理を行うことでソース／ドレイン領域２ａおよびＬＤＤ領域２ｂ（ソース領域も同様）を形成する。

次に、図１３（ａ）〜（ｅ）に示すように、犠牲膜としてのシリコン酸化膜１４をフッ酸系の薬液により選択的にエッチングする。これにより、素子分離溝２ｄ内のシリコン酸化膜１４は所定深さまでエッチング除去され、ゲート電極ＭＧおよびＳＧの下部の大部分のシリコン酸化膜１４が除去され、この部分にエアギャップＡＧ２となる空隙部が形成される。

この後、図１４（ａ）〜（ｅ）に示すように、全面に薄膜スペーサとしてのシリコン酸化膜１０をＣＶＤ方により形成する。これにより、ゲート電極ＭＧ、ＳＧの上面、側面および露出している下面、シリコン基板２の表面、シリコン酸化膜１４の上面のそれぞれにシリコン酸化膜１０が形成される。

次に、図１５（ａ）、（ｂ）、図１６（ｃ）〜（ｅ）に示すように、ネガタイプのレジスト１５を塗布し、これに開口１５ａ、１５ｂを設けたパターンを形成する。開口１５ａ、１５ｂは、選択ゲートトランジスタＴｒｓのゲート電極ＳＧが対向する部分である。このうち、開口１５ａはゲート電極ＳＧの対向する側壁から所定距離だけ下がった位置のゲート電極ＳＧ上面部側の端部を示し、開口１５ｂは同じくゲート電極ＳＧの下面部側の素子分離溝２ｄ内における端部を示している。ネガタイプのレジスト１５は、露光により光が照射された部分が現像時に残り、未照射の部分が現像時に溶けて開口部となるもので、ここでは、ゲート電極ＳＧ−ＳＧ間を覆うようにパターンが形成されていて他の部分は光が照射される。ゲート電極ＭＧやＳＧの下部の素子分離溝２ｄ内には、光の回折による回り込みなどの効果で光が照射されるので現像後もパターンとして残すことができる。

次に、図１７（ａ）、（ｂ）、図１８（ｃ）〜（ｅ）に示すように、レジスト１５のパターンが形成された上からシリコン酸化膜１１を形成する。この場合、シリコン酸化膜１１は、レジスト膜１５が形成されている状態でも成膜可能な低温形成処理による常温シリコン酸化膜（ＵＬＴ−ＳｉＯ_２）である。これにより、シリコン酸化膜１１は、レジスト１５の上面およびレジスト１５の開口１５ａ、１５ｂ部を埋め込むように形成される。

なお、この工程でのシリコン酸化膜１１およびレジスト１５の形成状態は図５（ａ）、（ｂ）に図１７（ａ）、（ｂ）のそれぞれに対応させた三次元的な模式図として示している。シリコン酸化膜１１は、ゲート電極ＳＧ−ＳＧ間の領域において、レジスト膜１５が形成されていないシリコン基板２の上部を覆うと共に、素子分離溝２ｄ内を埋め込むように形成されている。

次に、図１９（ａ）、（ｂ）、図２０（ｃ）〜（ｅ）に示すように、シリコン酸化膜１１をＲＩＥ法によりエッチバック処理してスペーサ１１を形成する。このとき、ゲート電極ＳＧの側壁部分はスペーサ１１として残り、ゲート電極ＳＧの上部のレジスト膜１５の開口１５ａに形成されていたシリコン酸化膜はスペーサ１１ａとして残る。また、ゲート電極ＳＧ−ＳＧ間の素子分離溝２ｄ内のシリコン酸化膜１１は部分的に表面がエッチバックされるがシリコン酸化膜１０の上面を覆う状態で残存する。この後、露出したレジスト膜１５をアッシングなどにより除去する。

続いて、図２１（ａ）、（ｂ）、図２２（ｃ）〜（ｅ）に示すように、上記構成の上面にカバレッジ性の低い条件でＣＶＤ法によりシリコン酸化膜１２を形成する。これにより、ゲート電極ＭＧ−ＭＧ間およびＭＧ−ＳＧ間の空隙部は対向する側壁部に薄いシリコン酸化膜１２ａが形成された後、上部を閉塞するようにシリコン酸化膜１２が形成されてエアギャップＡＧ１が形成される。また、素子分離溝２ｄの空隙部においても上部が閉塞されると共にシリコン酸化膜１１によりゲート電極ＳＧ−ＳＧ間が閉塞されているのでこの部分にエアギャップＡＧ２が形成される。

このとき、シリコン酸化膜１２は、ゲート電極ＳＧ−ＳＧ間の部分において、素子分離溝２ｄ底部のシリコン酸化膜１１を覆うように形成されると共に、上面開口部においては開口部分を狭めるように突出した状態に形成される。

この後、図３（ａ）、（ｂ）、図４（ｃ）〜（ｅ）に示すように、フォトリソグラフィ技術を用いてシリコン酸化膜１２の選択ゲート電極ＳＧ−ＳＧ間の部分をスペーサ加工する。ここでは、レジストを塗布して選択ゲート電極ＳＧ−ＳＧ間に開口部を形成したパターンとし、ＲＩＥ法によるエッチング処理でスペーサ加工を行い、開口部に露出しているシリコン酸化膜１２を落としこむように加工する。これにより、選択ゲート電極ＳＧ−ＳＧ間の部分では、シリコン酸化膜１２は上部が広く開口された状態に加工される。この後、レジスト膜をアッシング処理により剥離する。

次に、上面にライナー膜としてのシリコン酸化膜１３が形成される。ここまでの加工工程で図３、図４に示した状態の構成となる。この後、さらに、ライナー膜としてのシリコン窒化膜を形成し、その上面に層間絶縁膜を形成する。層間絶縁膜を貫通させるようにコンタクトを形成する工程へと進む。シリコン窒化膜は外部からの水などの侵入を防止するバリア膜としても機能するものである。

このような本実施形態によれば、犠牲膜としてのシリコン酸化膜１４を除去した後に、選択ゲート電極ＳＧ−ＳＧ間の素子分離溝２ｄ部分にシリコン酸化膜１１を埋め込む工程を設けたので、その後のライナー膜としてのシリコン酸化膜１２の形成工程で、選択ゲート電極ＳＧ−ＳＧ間を介してゲート電極ＭＧ側の素子分離溝２ｄに回りこみでシリコン酸化膜１２が形成されるのを防止することができる。これによって、ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間にエアギャップＡＧ１を形成すると共に、素子分離溝２ｄ内にエアギャップＡＧ２を形成することができる。

このように、メモリセルアレイ部にエアギャップＡＧ１、ＡＧ２を設けたので、ワード線ＷＬ方向およびビット線ＢＬ方向のＹｕｐｉｎ効果の低減を図れ、メモリセルトランジスタのしきい値電圧の分布幅を狭くすることができ、またコントロールゲート電極とシリコン基板２間のフリンジ容量を低減できることから、カップリング比の向上を図れ、書き込み電圧Ｖｐｇｍの低電圧化を実現することができる。

さらに選択ゲートトランジスタＴｒｓのゲート電極ＳＧのビット線ＢＬ方向、フローティングゲート電極間にエアギャップを設けたので、コントロールゲート電極からの回り込み電界の影響を抑制することができ、これによってゲート電界によるチャネルの制御性・駆動性を向上させることになり、選択ゲートトランジスタのS-factor改善が同時に可能となる。

また、選択ゲート電極ＳＧ−ＳＧ間の素子分離溝２ｄ部分にシリコン酸化膜１１を埋め込むために、ネガタイプのレジスト膜１５を用いてパターニングしたので、露光時の光の回り込みを利用して選択ゲート電極ＳＧの直下にレジスト膜１５の開口１５ｂの端部を位置させることができ、シリコン酸化膜１１を選択ゲート電極ＳＧの直下の位置まで埋め込み形成することができる。

選択ゲート電極ＳＧ−ＳＧ間を埋め込む膜として、低温で形成できるシリコン酸化膜１１を用いているので、レジスト膜１５のパターンを形成した上から成膜させてエッチバック処理をすることで所望のパターンに形成することができる。

（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
レジスト膜１５は、ネガタイプのものを適用した場合で示したが、ポジタイプのレジスト膜を用いても良い。

ゲート電極ＳＧ−ＳＧ間を埋めるシリコン酸化膜１１は、シリコン基板２の表面部分を覆う状態に形成した場合を示したが、ゲート電極ＳＧの下部の素子分離溝２ｄ部分を閉塞するように形成されていてゲート電極ＭＧ側にシリコン酸化膜１２が入り込んで形成されるのを阻止できるように形成されていれば良い。

犠牲膜としてのシリコン酸化膜１４は、エッチングにより除去した際に、素子分離溝２ｄ内に残る状態としたが、全て除去しても良い。
犠牲膜としてのシリコン酸化膜１４は、ポリシラザン（ＰＳＺ）塗布液を用いて形成するようにしたが、ゲート電極ＭＧ、ＳＧの形成後に選択的に除去できる膜であれば他の膜を用いても良い。

上記各実施形態では、第１電極膜、第２電極膜として、多結晶シリコン膜４、６ａ、６ｂを形成する場合を示したが、最初に形成する膜としては、多結晶シリコン膜に代えてアモルファスシリコン膜を形成しても良い。ただし、後の加工工程を経ることで最終段階では、多結晶シリコン膜に転換していることが予想される。

シリサイド膜７は、タングステンシリサイド膜としたが、シリサイド膜としては、この他にニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）などを用いることができる。

選択ゲートトランジスタＴｒｓ１とメモリセルトランジスタＴｒｍとの間にダミートランジスタが設けられた形態に適用しても良い。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置にも適用できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

図面中、１はＮＡＮＤ型フラッシュメモリ装置（不揮発性半導体記憶装置）、２はシリコン基板（半導体基板）、２ｄは素子分離溝、３はゲート絶縁膜、４は多結晶シリコン膜（第１電極膜）、５は電極間絶縁膜、６ａは第１多結晶シリコン膜（第２電極膜）、６ｂは第２多結晶シリコン膜（第２電極膜）、８はシリコン窒化膜（加工用絶縁膜）、９はシリコン酸化膜（加工用絶縁膜）、１１はシリコン酸化膜、１４はシリコン酸化膜（犠牲膜）、１５はレジスト膜（ネガレジスト膜）、ＡＧ１、ＡＧ２はエアギャップ（空隙部）、Ｔｒｍはメモリセルトランジスタ、Ｔｒｓは選択ゲートトランジスタ、ＭＧ、ＳＧはゲート電極である。

Claims (5)

1. 半導体基板の表面に素子分離溝で分離された素子形成部を設け、前記素子分離溝内に犠牲膜を埋め込み、前記素子形成部上面にゲート絶縁膜、第1電極膜、電極間絶縁膜、第２電極膜、加工用絶縁膜を形成し、
   前記加工用絶縁膜、第２電極膜、電極間絶縁膜および第１電極膜を順次エッチングしてメモリセルトランジスタおよび同一素子形成部上で隣接する少なくとも２個の選択ゲートトランジスタの各ゲート電極を形成し、
   前記素子分離溝内の前記犠牲膜を選択的に除去し、
   ネガタイプのレジストを塗布して前記選択ゲートトランジスタのゲート電極間の領域を開口するパターンに形成し、前記パターンの開口端部は前記選択ゲートトランジスタのゲート電極の上部に位置させると共に、前記素子分離溝内においては前記ゲート電極の下部に位置させ、
   前記レジストのパターン形成後に、少なくとも前記パターンの開口端部を覆うようにシリコン酸化膜を形成し、
   前記シリコン酸化膜をエッチバック処理してスペーサ加工し、その後前記レジストを除去し、
   前記レジストを除去した後、前記メモリセルトランジスタのゲート電極間およびそれらの下部の前記素子分離溝内に空隙部を形成する第１絶縁膜を形成し、
   前記第１絶縁膜上に第２絶縁膜を形成する
   ことを特徴とする不揮発性半導体記憶装置の製造方法。
2. 半導体基板の表面に素子分離溝で分離された素子形成部を設け、前記素子分離溝内に犠牲膜を埋め込み、前記素子形成部上面にゲート絶縁膜、第1電極膜、電極間絶縁膜、第２電極膜、加工用絶縁膜を形成し、
   前記加工用絶縁膜、第２電極膜、電極間絶縁膜および第１電極膜を順次エッチングしてメモリセルトランジスタおよび同一素子形成部上で隣接する少なくとも２個の選択ゲートトランジスタの各ゲート電極を形成し、
   前記素子分離溝内の前記犠牲膜を選択的に除去し、
   レジストを塗布して前記選択ゲートトランジスタのゲート電極間の領域を開口するパターンに形成し、
   前記レジストのパターン形成後に、少なくとも前記パターンの開口端部を覆うように閉塞絶縁膜を形成し、
   前記閉塞絶縁膜をエッチバック処理して前記レジストのパターンを露出させ、その後前記レジストを除去し、
   前記レジストを除去した後、前記メモリセルトランジスタのゲート電極間およびそれらの下部の前記素子分離溝内に空隙部を形成する第１絶縁膜を形成し、
   前記第１絶縁膜上に第２絶縁膜を形成する
   ことを特徴とする不揮発性半導体記憶装置の製造方法。
3. 請求項２に記載の不揮発性半導体記憶装置の製造方法において、
   前記レジストは、ネガレジストを用いることを特徴とする不揮発性半導体記憶装置の製造方法。
4. 請求項３に記載の不揮発性半導体記憶装置の製造方法において、
   前記レジストによるパターンは、その開口端部が、前記選択ゲートトランジスタのゲート電極の上部に位置されると共に、前記素子分離溝内においては前記ゲート電極の下部に位置されるように形成されることを特徴とする不揮発性半導体記憶装置の製造方法。
5. 表面に形成された素子分離溝で分離された素子形成部を有する半導体基板と、
   前記半導体基板の前記素子形成部上に形成されたゲート絶縁膜、第１電極膜、電極間絶縁膜、第２電極膜からなるメモリセルトランジスタおよび同一素子形成部上で隣接する少なくとも２個の選択ゲートトランジスタのゲート電極と、
   前記選択ゲートトランジスタのゲート電極間の前記素子分離溝内を前記ゲート電極の下部まで埋める閉塞絶縁膜と、
   前記メモリセルトランジスタのゲート電極間およびそれらの下部の前記素子分離溝内が空隙部となるように形成された第１絶縁膜と、
   前記第１絶縁膜上に形成された第２絶縁膜と
   を備えたことを特徴とする不揮発性半導体記憶装置。

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