KR20070091833A - 비휘발성 기억 소자 및 그 형성 방법 - Google Patents

Abstract

비휘발성 기억 소자 및 그 형성 방법을 제공한다. 이 소자는 반도체 필라에 포함된 하부 채널 영역을 둘러싸는 하부 제어 게이트 전극 및 반도체 필라에 포함된 상부 채널 영역을 둘러싸는 상부 제어 게이트 전극을 포함한다. 하부 채널 영역과 하부 제어 게이트 전극 사이에 하부 플로팅 게이트가 개재되고, 상부 채널 영역과 상부 제어 게이트 전극 사이에 상부 플로팅 게이트가 개재된다. 하부 및 상부 제어 게이트 전극들은 서로 이격되어 있다.

Description

비휘발성 기억 소자 및 그 형성 방법{NON-VOLATILE MEMORY DEVICES AND METHODS OF FORMING THE SAME}

도 1은 본 발명의 실시예에 따른 비휘발성 기억 소자를 나타내는 회로도이다.

도 2는 본 발명의 실시예에 따른 비휘발성 기억 소자를 나타내는 평면도이다.

도 3은 도 2의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.

도 4 내지 도 14는 본 발명의 실시예에 따른 비휘발성 기억 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 비휘발성 기억 소자 및 그 형성 방법에 관한 것이다.

비휘발성 기억 소자는 전원공급이 중단될지라도 데이타를 그대로 유지하는 특성을 갖는다. 현재, 대표적인 비휘발성 기억 소자는 플래쉬 기억 소자라 할 수 있다. 통상, 플래쉬 기억 소자는 전기적으로 절연된 플로팅 게이트를 데이타 저장 요소로 사용한다. 상기 플로팅 게이트내에 전하들이 저장되거나, 상기 플로팅 게이트로부터 저장된 전하들이 방출됨에 따라, 플래쉬 기억 셀은 논리 "1" 또는 논리 "0"의 데이타를 저장한다.

플래쉬 기억 소자의 단위 셀은 고집적화에 적합한 적층형 구조를 가질 수 있다. 적층형 구조의 플래쉬 기억 셀은 반도체 기판 상에 차례로 적층된 터널 산화막, 플로팅 게이트, ONO막 및 제어 게이트 전극을 포함한다. 상기 플로팅 게이트, ONO막 및 제어 게이트 전극은 서로 정렬된 측면들을 갖는다. 상기 제어 게이트 전극의 양측의 반도체 기판에 소오스/드레인 영역이 형성된다. 현재 널리 공지된 적층형 플래쉬 기억 셀은 상술한 바와 같은 평면 트랜지스터의 형태를 갖는다.

반도체 소자의 고집적화 경향에 따라, 상기 제어 게이트 전극의 선폭이 점점 감소되고 있다. 이에 따라, 상기 적층형 플래쉬 기억 셀에는 여러가지 문제점들이 발생될 수 있다. 예컨대, 상기 플로팅 게이트 아래에 정의된 채널 영역의 길이가 감소되어 단채널 현상이 발생될 수 있다. 또한, 상기 소오스/드레인 영역들간의 펀치스루 특성이 열화될 수 있다. 이러한 요인들로 인하여, 고집적화에 적합한 새로운 비휘발성 기억 소자에 대한 연구가 활발히 수행되고 있다.

본 발명은 상술한 제반적인 문제점을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 새로운 형태의 비휘발성 기억 소자 및 그 형성 방법을 제공하는데 있다.

상술한 기술적 과제를 해결하기 위한 비휘발성 기억 소자를 제공한다. 본 발명의 일 실시예에 따른 비휘발성 기억 소자는 기판 상에 배치되되, 차례로 적층된 하부 채널 영역, 채널간 영역 및 상부 채널 영역을 포함하는 반도체 필라(semiconductor pillar); 상기 하부 채널 영역의 측면을 둘러싸고 일방향으로 연장된 하부 제어 게이트 전극; 상기 하부 제어 게이트 전극과 상기 하부 채널 영역 사이에 개재된 하부 플로팅 게이트; 상기 하부 제어 게이트 전극 상에 이격되어 배치되되, 상기 상부 채널 영역의 측면을 둘러싸고 상기 일방향으로 연장된 상부 제어 게이트 전극; 및 상기 상부 제어 게이트 전극과 상기 상부 채널 영역의 측면 사이에 개재된 상부 플로팅 게이트를 포함할 수 있다.

구체적으로, 상기 반도체 필라는 상기 상부 채널 영역 상에 배치된 최상부 영역(top region) 및 상기 기판과 상기 하부 채널 영역 사이에 개재된 최하부 영역(bottom region)을 더 포함할 수 있다. 이때, 상기 비휘발성 기억 소자는 상기 최상부 영역내에 형성된 상부 도펀트 영역; 상기 채널간 영역내에 형성된 중간 도펀트 영역; 및 상기 최하부 영역내에 형성된 하부 도펀트 영역을 더 포함할 수 있다. 상기 상부 채널 영역과 상기 하부 채널 영역은 상기 채널간 영역의 중앙부를 경유하여 서로 전기적으로 접속하는 것이 바람직하며, 상기 하부 채널 영역과 상기 기판은 상기 최하부 영역의 중앙부를 경유하여 서로 전기적으로 접속하는 것이 바람직하다. 이 경우에, 상기 중간 도펀트 영역은 상기 채널간 영역의 중앙부를 둘러싸고, 상기 하부 도펀트 영역은 상기 최하부 영역의 중앙부를 둘러싼다.

본 발명의 다른 실시예에 따른 비휘발성 기억 소자는 기판에 정의된 복수개 의 활성영역들; 상기 각 활성영역 상에 이격되어 배치되되, 각각이 차례로 적층된 최하부 영역, 하부 채널 영역, 채널간 영역, 상부 채널 영역 및 최상부 영역을 포함하는 한쌍의 반도체 필라들; 상기 하부 채널 영역의 측면을 둘러싸고 상기 활성영역을 가로지르는 하부 제어 게이트 전극; 상기 하부 채널 영역과 상기 하부 제어 게이트 전극 사이에 개재된 루프(loop) 형태의 하부 플로팅 게이트; 상기 하부 제어 게이트 전극 상에 이격되어 배치되되, 상기 상부 채널 영역의 측면을 둘러싸고 상기 하부 제어 게이트 전극과 평행하게 상기 활성영역을 가로지르는 상부 제어 게이트 전극; 및 상기 상부 채널 영역과 상기 상부 제어 게이트 전극 사이에 개재된 루프 형태의 상부 플로팅 게이트를 포함할 수 있다.

상술한 기술적 과제를 해결하기 위한 비휘발성 기억 소자의 형성 방법을 제공한다. 이 방법은 기판 상에 배치되며 차례로 적층된 하부 채널 영역, 채널간 영역 및 상부 채널 영역을 포함하는 반도체 필라와, 상기 상부 및 하부 채널 영역들의 측면들을 각각 둘러싸는 상부 및 하부 플로팅 게이트들을 형성하는 단계; 상기 하부 플로팅 게이트와 절연되고, 상기 하부 플로팅 게이트의 외측면을 둘러싸며, 일방향으로 연장된 하부 제어 게이트 전극을 형성하는 단계; 및 상기 하부 제어 게이트 전극 상에 이격되고, 상기 상부 플로팅 게이트와 절연되며, 상기 상부 플로팅 게이트의 외측면을 둘러싸고, 상기 일방향으로 연장된 상부 제어 게이트 전극을 형성하는 단계를 포함한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.

도 1은 본 발명의 실시예에 따른 비휘발성 기억 소자를 나타내는 회로도이다.

도 1을 참조하면, 본 발명에 따른 비휘발성 기억 소자는 이중 셀(DC)을 포함한다. 상기 이중 셀(DC)은 차례로 적층된 하부 셀(C1) 및 상부 셀(C2)을 포함한다. 상기 하부 및 상부 셀들(C1,C2)은 서로 직렬로 연결되어 있다. 즉, 상기 하부 셀(C1)에 포함된 하나의 소오스/드레인 영역은 상기 상부 셀(C2)에 포함된 하나의 소오스/드레인 영역과 접속된다. 상기 하부 셀(C1)의 게이트 및 상부 셀(C2)의 게이트는 서로 전기적으로 격리된 한쌍의 워드 라인들(도면에서 점선으로 표시됨)에 각각 접속된다. 상기 한쌍의 워드 라인들은 차례로 적층될 수 있다.

상기 비휘발성 기억 소자는 셀 스트링을 포함하는 낸드형 비휘발성 기억 소자에 적용될 수 있다. 이때, 상기 셀 스트링은 일방향으로 배열된 복수개의 상기 이중 셀들(DC)을 포함하는 것이 바람직하다. 이때, 상기 셀 스트링에 포함된 상기 이중 셀들(DC)은 서로 직렬로 접속된다. 즉, 상기 각 이중 셀(DC)의 양측에 각각 제1 인접한 이중 셀(DC) 및 제2 인접한 이중 셀(DC)이 배치된다. 이때, 상기 각 이중 셀(DC)의 하부 셀(C1)은 상기 제1 및 제2 인접한 이중 셀들(DC) 중에 어느 하나에 포함된 하부 셀(C1)과 직렬로 연결되고, 상기 각 이중 셀(DC)의 상부 셀(C2)은 상기 제1 및 제2 인접한 이중셀들(DC) 중에서 다른 하나에 포함된 상부 셀(C2)과 직렬로 연결된다.

다음으로, 본 발명에 따른 비휘발성 기억 소자를 도면들을 참조하여 좀더 구체적으로 설명한다.

도 2는 본 발명의 실시예에 따른 비휘발성 기억 소자를 나타내는 평면도이고, 도 3은 도 2의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.

도 2 및 도 3을 참조하면, 반도체 기판(100, 이하 기판이라 함) 상에 복수개의 반도체 필라들(semiconductor pillars)이 행 및 열 방향을 따라 2차원적으로 배열된다. 도면에서는, 하나의 행에 배열된 복수개의 반도체 필라들을 도시하였다. 상기 각 반도체 필라는 차례로 적층된 최하부 영역(130, bottom region), 하부 채널 영역(120), 채널간 영역(116), 상부 채널 영역(108) 및 최상부 영역(104, top region)을 포함한다.

상기 기판(100)에는 트렌치(136)가 형성되어 상기 행방향을 따라 서로 이격되어 배열된 복수개의 활성영역들(137)을 한정한다. 상기 각 활성영역(137) 상에는 한쌍의 상기 반도체 필라들이 서로 이격되어 배치되는 것이 바람직하다. 소자 격리막(138)이 상기 트렌치(136)를 채운다.

하부 제어 게이트 전극(142)이 상기 하부 채널 영역(120)의 측면을 둘러싼다. 또한, 상기 하부 제어 게이트 전극(142)은 상기 활성영역(137)을 가로지른다. 즉, 상기 하부 제어 게이트 전극(142)은 상기 열 방향을 따라 연장된다. 상기 하부 제어 게이트 전극(142)과 상기 하부 채널 영역(120) 사이에 하부 플로팅 게이트(124)가 개재된다. 상기 하부 플로팅 게이트(124)는 상기 하부 채널 영역(120)의 측면을 둘러싸는 루프(loop) 형태인 것이 바람직하다. 상기 하부 플로팅 게이트(124)와 상기 하부 채널 영역(120) 사이에 하부 터널 절연막(122)이 개재되고, 상기 하부 플로팅 게이트(124)와 상기 하부 제어 게이트 전극(142) 사이에 블로킹 절연 패턴(128a)이 개재된다.

상부 제어 게이트 전극(146)이 상기 상부 채널 영역(108)의 측면을 둘러싼다. 상기 상부 제어 게이트 전극(146)은 상기 하부 제어 게이트 전극(142) 상에 이격되어 배치되며, 상기 하부 제어 게이트 전극(142)과 평행하게 연장된다. 상기 상부 제어 게이트 전극(146)과 상기 상부 채널 영역(108) 사이에 상부 플로팅 게이트(112)가 개재된다. 상기 상부 플로팅 게이트(112)는 상기 상부 채널 영역(108)의 측면을 둘러싸는 루프(loop) 형태인 것이 바람직하다. 상기 상부 플로팅 게이트(112)는 상기 하부 플로팅 게이트(124) 상에 이격되어 배치된다. 상기 상부 플로팅 게이트(112)와 상기 상부 채널 영역(108) 사이에 상부 터널 절연막(110)이 개재된다. 상기 블로킹 절연 패턴(128a)은 위로 연장되어 상기 상부 플로팅 게이트(112)와 상기 상부 제어 게이트 전극(146) 사이에도 개재된다.

상기 채널간 영역(116)은 연장되어 상기 하부 및 상부 플로팅 게이트들 (124,112) 사이에 개재된다. 이때, 상기 하부 터널 절연막(122)은 연장되어 상기 하부 플로팅 게이트(124)와 상기 채널간 영역(116)의 연장된 부분 사이에 개재되고, 상기 상부 터널 절연막(110)은 연장되어 상기 상부 플로팅 게이트(112)와 상기 채널간 영역(116)의 연장된 부분 사이에 개재된다. 상기 채널간 영역(116)의 연장된 부분에 의해 상기 하부 채널 영역(120)의 양측에 하부 언더컷 영역이 형성되고, 상기 하부 플로팅 게이트(124)는 상기 하부 언더컷 영역을 채운다.

상기 최상부 영역(104)내에 상부 도펀트 영역(154)이 형성되고, 상기 채널간 영역(116)에 중간 도펀트 영역(114a)이 형성되며, 상기 최하부 영역(130)에 하부 도펀트 영역(126a)이 형성된다. 상기 상부 채널 영역(108)은 상기 채널간 영역(116)의 중앙부를 경유하여 상기 하부 채널 영역(120)과 전기적으로 접속되는 것이 바람직하다. 구체적으로, 상기 채널간 영역(116)의 중앙부는 상기 상부 및 하부 채널 영역들(108,120)과 동일한 타입의 도펀트들로 도핑되는 것이 바람직하다. 상기 중간 도펀트 영역(114a)은 채널간 영역(116)의 중앙부를 둘러싸는 루프(loop) 형태인 것이 바람직하다. 상기 중간 도펀트 영역(114a)은 상기 채널간 영역(116)의 중앙부와 다른 타입의 도펀트로 도핑된다. 상기 하부 채널 영역(120)은 상기 최하부 영역(130)의 중앙부를 경유하여 상기 기판(100)과 전기적으로 접속되는 것이 바람직하다. 상기 최하부 영역(130)의 중앙부는 상기 하부 채널 영역(120) 및 기판(100)과 동일한 타입의 도펀트들로 도핑되는 것이 바람직하다. 상기 하부 도펀트 영역(126a)은 상기 최하부 영역(130)의 중앙부를 둘러싼다. 상기 하부 도펀트 영역(126a)은 상기 최하부 영역(130)의 중앙부와 다른 타입의 도펀트들로 도핑된다. 상 기 상부 도펀트 영역(154)은 상기 최상부 영역(104)의 전체에 형성될 수 있다.

상기 각 활성영역(137)내에 형성된 한쌍의 하부 도펀트 영역들(126a)은 전기적으로 접속되는 것이 바람직하다. 상기 활성영역(137)내에 연결 도펀트 영역(132a)이 배치될 수 있다. 상기 연결 도펀트 영역(132a)은 상기 한쌍의 하부 도펀트 영역들(126a)아래에 배치되며, 상기 한쌍의 하부 도펀트 영역(126a)과 접촉한다. 상기 연결 도펀트 영역(132a)은 상기 하부 도펀트 영역(126a)과 동일한 타입의 불순물들로 도핑된다. 즉, 상기 한쌍의 도펀트 영역들(126a)은 상기 연결 도펀트 영역(132a)에 의하여 전기적으로 접속될 수 있다. 상기 최하부 영역(130)의 중앙부는 아래로 연장되어 상기 연결 도펀트 영역(132a)을 관통하여 상기 기판(100)과 접속한다.

이와는 다르게, 상기 연결 도펀트 영역(132a)은 생략될 수 있다. 이 경우에, 상기 각 활성영역(137)내 한쌍의 최하부 영역들(130) 및 한쌍의 하부 도펀트 영역들(126a)은 연장되어 서로 접촉할 수 있다. 즉, 상기 한쌍의 하부 도펀트 영역(126a)은 직접 접촉할 수 있다.

상기 소자 격리막(138)은 위로 연장된다. 상기 소자 격리막(138)의 상부면은 상기 최상부 영역(104)의 상부면에 비하여 높을 수 있다. 몰드 절연 패턴(134)이 상기 각 활성영역내 상기 한쌍의 반도체 필라들 사이의 빈 영역을 채운다. 상기 몰드 절연 패턴(134)은 상기 소자 격리막(138)의 상부면과 동일한 높이의 상부면을 가질 수 있다. 다른 실시예에 따르면, 상기 몰드 절연 패턴(134)은 생략되고, 상기 소자 격리막(138)이 상기 한쌍의 반도체 필라들 사이의 상기 빈 영역을 채울수도 있다. 본 실시예에서는, 상기 몰드 절연 패턴(134)이 배치된 경우에 대해 설명한다.

상기 소자 격리막(138)의 연장된 부분 및 상기 몰드 절연 패턴(134)은 상기 하부 및 상부 제어 게이트 전극들(142,146)의 외측면들과 접촉한다. 하부 및 상부 제어 게이트 전극들(142,146) 사이에 전극간 절연막(144)이 개재된다. 상기 전극간 절연막(144)은 소자 격리막(138)의 연장된 부분 및 몰드 절연 패턴(134)과 접촉한다. 상기 전극간 절연막(144)은 상기 소자 격리막(138) 및 몰드 절연 패턴(134)에 대하여 식각선택비를 갖는 절연물질로 형성되는 것이 바람직하다. 상기 상부 제어 게이트 전극(146) 상에 캐핑 절연막(148)이 배치될 수 있다. 상기 캐핑 절연막(148)의 상부면은 상기 소자 격리막(138)의 연장된 부분의 상부면과 동일한 높이일 수 있다. 상기 캐핑 절연막(148)은 상기 소자 격리막(138)의 연장된 부분 및 몰드 절연 패턴(134)과 접촉한다.

상기 기판(100) 상에 개구부(152)를 갖는 마스크 절연 패턴(150)이 배치된다. 상기 개구부(152)는 2개의 인접한 상부 도펀트 영역들(154)을 노출시킨다. 이때, 상기 노출된 2개의 상부 도펀트 영역들(154)은 인접한 한쌍의 활성영역들에 각각 배치된다. 상기 개구부(152)에 상기 소자 격리막(138)과 상기 소자 격리막(138)과 접하는 캐핑 절연막(148)의 일부를 노출시킬 수 있다. 이때, 노출된 상기 소자 격리막(138) 및 캐핑 절연막(148)의 상부면은 상기 최상부 영역(104)의 상부면에 비하여 높다.

상기 최상부 영역(104)의 폭은 상기 상부 채널 영역(108)의 폭에 비하여 클 수 있다. 이에 따라, 상기 상부 채널 영역(108)의 옆에 상부 언더컷 영역이 형성될 수 있다. 상기 상부 플로팅 게이트(112)는 상기 상부 언더컷 영역을 채운다. 상기 상부 플로팅 게이트(112)는 상기 최상부 영역(104)에 비하여 옆으로 돌출될 수 있다.

상기 개구부(152)의 내측벽에 절연 스페이서(152)가 배치될 수 있다. 상기 절연 스페이서(152)는 상기 상부 플로팅 게이트(112)의 상기 최상부 영역(104) 보다 옆으로 돌출된 부분을 덮는다. 상기 절연 스페이서(152)는 상기 노출된 캐핑 절연막(148)의 상기 최상부 영역(104)에 비하여 높은 부분의 측벽에도 배치될 수 있다.

도전 패턴(158)는 상기 절연 스페이서(152)를 갖는 상기 개구부(152)를 채운다. 상기 도전 패턴(158)은 상기 개구부(152)에 노출된 2개의 인접한 상부 도펀트 영역들(154)과 접속된다. 상기 도전 패턴(158)에 의하여 상기 노출된 2개의 상부 도펀트 영역들(154)은 서로 전기적으로 접속된다.

상기 하부 채널 영역(130)을 둘러싸는 하부 플로팅 게이트(124), 하부 제어 게이트 전극(142), 상기 하부 도펀트 영역(126a) 및 중간 도펀트 영역(114a)은 도 1의 하부 셀(C1)을 구성한다. 상기 상부 채널 영역(108)을 둘러싸는 상부 플로팅 게이트(112), 상부 제어 게이트 전극(142), 상기 중간 도펀트 영역(114a) 및 상기 상부 도펀트 영역(154)은 도 1의 상부 셀(C2)를 구성한다. 즉, 상기 반도체 필라에 도 1의 이중 셀(DC)이 형성된다. 상기 하부 셀(C1) 및 상부 셀(C2)은 상기 중간 도펀트 영역(114a)을 공유한다. 이로써, 상기 하부 및 상부 셀들(C1,C2)은 서로 직렬 로 연결된다. 상기 각 활성영역(137)에 배치된 한쌍의 이중 셀들은 상기 연결 도펀트 영역(132a, 또는, 한쌍의 하부 도펀트 영역들(126a)의 연장된 부분)에 의하여 서로 직렬로 연결된다. 또한, 상기 각 활성영역(137)내 배치된 이중 셀은 상기 도전 패턴(158)에 의하여 이웃하는 활성영역내 이중 셀과 직렬로 연결된다.

상술한 구조의 비휘발성 기억 소자에 따르면, 상기 하부 채널 영역(120)은 수직형 채널 영역에 해당하며, 상기 하부 제어 게이트 전극(142)에 의해 둘러싸여 있다. 이에 따라, 상기 하부 제어 게이트 전극(142)의 상기 하부 채널 영역(120)에 대한 컨트롤 능력이 향상된다. 이로써, 종래의 단채널 현상을 최소화할 수 있으며, 상기 하부 및 중간 도펀트 영역들(126a,114a)간의 펀치스루 특성을 향상시킬 수 있다. 이와 마찬가지로, 상기 상부 채널 영역(108)도 수직형 채널 영역에 해당하며, 상기 상부 제어 게이트 전극(146)에 의해 둘러싸여 있다. 이에 따라, 상기 상부 제어 게이트 전극(146)의 상기 상부 채널 영역(108)에 대한 컨트롤 능력잉 향상된다. 그 결과 종래의 단채널 현상을 최소화할 수 있으며, 상기 중간 및 상부 도펀트 영역들(114a,154)간의 펀치스루 특성을 향상시킬 수 있다.

또한, 상기 하부 셀(C1) 및 상부 셀(C2)이 차례로 적층됨으로써, 제한된 면적에서 셀들의 집적도를 향상시킬 수 있다. 그 결과, 고도로 집적화된 비휘발성 기억 소자를 구현할 수 있다.

다음으로, 본 발명의 실시예에 따른 비휘발성 기억 소자의 형성 방법을 도면들을 참조하여 설명한다.

도 4 내지 도 14는 본 발명의 실시예에 따른 비휘발성 기억 소자의 형성 방 법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.

도 4를 참조하면, 기판(100) 상에 복수개의 하드마스크 패턴들(102)을 형성한다. 상기 하드마스크 패턴들(102)은 서로 이격되어 행 및 열방향을 따라 2차원적으로 배열될 수 있다. 위에서 내려다본 상기 하드마스크 패턴(102)의 평면 형태는 섬형태로 형성된다. 상기 하드마스크 패턴(102)의 평면 형태는 도 2에 도시된 최상부 영역(104)과 같이 사각형 또는 원 형태일 수 있다. 이와는 달리, 상기 하드마스크 패턴(102)의 평면 형태는 다각형일 수 있다. 상기 하드마스크 패턴(102)의 평면 형태가 다각형일때, 모서리 부분이 둥근형태로 형성될 수도 있다. 상기 하드마스크 패턴(102)은 상기 기판(100)에 대하여 식각선택비를 갖는 물질을 포함하는 것이 바람직하다. 예컨대, 상기 하드마스크 패턴(102)은 실리콘 질화막을 포함할 수 있다.

상기 하드마스크 패턴(102)을 마스크로 사용하여 상기 기판(100)을 제1 이방성 식각한다. 이에 따라, 상기 하드마스크 패턴(102)에 아래에 최상부 영역(104)이 형성된다. 이어서, 상기 하드마스크 패턴 패턴(102) 및 최상부 영역(104)의 측벽에 제1 마스크 스페이서(106)를 형성한다. 상기 제1 마스크 스페이서(106)는 상기 기판(100)에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 상기 제1 마스크 스페이서(106)는 상기 하드마스크 패턴(102)과 동일한 물질을 포함할 수 있다. 예컨대, 상기 제1 마스크 스페이서(106)는 실리콘 질화막으로 형성될 수 있다.

도 5를 참조하면, 상기 하드마스크 패턴(102)과 상기 제1 마스크 스페이서(106)를 마스크로 사용하여 상기 기판(100)을 제2 이방성 식각한다. 이에 따라, 상기 최상부 영역(104) 아래에 상부 채널 영역(108)이 형성된다. 상기 제2 이방성 식 각 후에, 상기 상부 채널 영역(108)의 측면에 제1 트리밍(trimming) 공정을 수행할 수 있다. 상기 제1 트리밍 공정은 산화 공정 및 산화막 제거 공정을 포함한다. 상기 제1 트리밍 공정은 적어도 1회 이상 수행할 수 있다. 상기 제1 트리밍 공정에 의하여 상기 상부 채널 영역(108)의 폭은 상기 최상부 영역(104)의 폭에 비하여 작게 된다. 이에 따라, 상부 언더컷 영역이 형성된다.

상기 노출된 기판(100)에 제1 열산화 공정을 수행하여 상부 터널 절연막(110)을 형성한다. 상기 상부 터널 절연막(110)은 상기 상부 채널 영역(108)의 측면, 기판(100)의 노출된 표면 및 상기 최상부 영역(104)의 노출된 표면에 형성된다.

이어서, 상기 상부 터널 절연막(110)을 갖는 기판(100) 전면에 상기 상부 언더컷 영역을 채우는 제1 플로팅 게이트막을 형성한다. 상기 제1 플로팅 게이트막은 도프트(doped) 또는 언도프트(undoped) 실리콘막으로 형성할 수 있다. 상기 제1 플로팅 게이트막을 상기 하드마스크 패턴(102)이 노출될때까지 평탄화시킨다. 상기 하드마스크 패턴(102) 및 제1 마스크 스페이서(106)을 식각마스크로 사용하여 상기 평탄화된 제1 플로팅 게이트막을 식각하여 상기 상부 언더컷 영역내에 상부 플로팅 게이트(112)를 형성한다. 상기 상부 플로팅 게이트(112)는 상기 상부 채널 영역(108)의 측면을 둘러싸는 루프 형태로 형성된다. 상기 제1 플로팅 게이트막을 이방성 식각할때, 상기 하드마스크 패턴들(102) 사이의 기판(100)을 덮는 상부 터널 절연막(110)은 식각정지층 역할을 수행한다.

이어서, 하드마스크 패턴(102) 및 제1 마스크 스페이서(106)을 마스크로 사 용하여 제1 도펀트 이온 주입 공정을 수행하여 제1 도펀트 도핑 영역(114)을 형성한다. 상기 제1 도펀트 도핑 영역(114)은 상기 상부 채널 영역(108) 아래로 일부 연장된다. 이때, 상기 상부 채널 영역(108)의 중앙부 아래의 상기 기판(100)에는 상기 제1 도펀트 도핑 영역(114)이 형성되지 않는다.

도 6을 참조하면, 상기 하드마스크 패턴(102) 및 제1 마스크 스페이서(106)을 마스크로 사용하여 상기 상부 터널 절연막(110) 및 기판(100)에 제3 이방성 식각을 수행한다. 이에 따라, 상기 상부 채널 영역(108) 아래에 채널간 영역(116)이 형성된다. 또한, 채널간 영역(116)내에 상기 제1 도펀트 도핑 영역(114)의 일부인 중간 도펀트 영역(114a)이 형성된다. 상기 하드마스크 패턴들(102) 사이의 상기 기판(100)에 형성된 제1 도펀트 도핑 영역(114)은 모두 제거되는 것이 바람직하다. 이에 따라, 상기 중간 도펀트 영역(114a)은 이웃한 다른 중간 도펀트 영역(114a)과 전기적으로 절연된다.

이어서, 적어도 상기 상부 플로팅 게이트(112)의 외측면 및 상기 채널간 영역(116)의 측면을 덮는 제2 마스크 스페이서(118)를 형성한다. 상기 제2 마스크 스페이서(118)는 산화를 방지할 수 있는 물질로 형성하는 것이 바람직하다. 또한, 상기 제2 마스크 스페이서(118)는 상기 기판(100)에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 상기 제2 마스크 스페이서(118)는 실리콘 질화막으로 형성할 수 있다.

도 7을 참조하면, 상기 하드마스크 패턴(102)과, 제1 및 제2 마스크 스페이서들(106,118)을 마스크로 사용하여 상기 기판(100)에 제4 이방성 식각을 수행한 다. 이에 따라, 상기 채널간 영역(116) 아래에 하부 채널 영역(120)이 형성된다. 상기 제4 이방성 식각을 수행한 후에, 상기 하부 채널 영역(120)에 제2 트리밍 공정을 수행할 수 있다. 상기 제2 트리밍 공정은 산화 공정 및 산화막 제거 공정을 포함한다. 상기 제2 트리밍 공정에 의하여 상기 하부 채널 영역(120)의 폭은 상기 채널간 영역(116)에 비하여 작아진다. 이에 따라, 하부 언더컷 영역이 형성된다. 상기 상부 및 하부 채널 영역들(108,120)은 모두 상기 채널간 영역(116)의 폭에 비하여 작은 폭을 갖는다.

상기 기판(100)에 제2 열산화 공정을 수행하여 하부 터널 절연막(122)을 형성한다. 상기 하부 터널 절연막(122)은 상기 하부 채널 영역(120)의 측면, 상기 기판(100)의 노출된 표면 및 상기 채널간 영역(116)의 노출된 표면에 형성된다. 이어서, 상기 하부 언더컷 영역을 채우는 제2 플로팅 게이트막을 기판(100) 전면 상에 형성하고, 상기 제2 플로팅 게이트막을 상기 하드마스크 패턴(102)이 노출될때까지 평탄화시킨다. 이어서, 상기 평탄화된 제2 플로팅 게이트막을 상기 하드마스크 패턴(102)과 제1 및 제2 마스크 스페이서들(106,118)을 마스크로 사용하여 이방성 식각하여 상기 하부 언더컷 영역내에 하부 플로팅 게이트(124)를 형성한다. 상기 하부 플로팅 게이트(124)는 상기 하부 채널 영역(120)을 둘러싸는 루프 형태로 형성된다. 상기 제2 플로팅 게이트막은 도프트 또는 언도프트 실리콘막으로 형성할 수 있다. 상기 평탄화된 제2 플로팅 게이트막을 이방성 식각할때, 상기 하드마스크 패턴들(102) 사이의 상기 기판(100)에 형성된 상기 하부 터널 절연막(122)은 식각정지층 역할을 수행한다.

도 8을 참조하면, 이어서, 상기 하드마스크 패턴(102)과, 제1 및 제2 마스크 스페이서들(106,118)을 마스크로 사용하여 상기 기판(100)에 제2 도펀트 이온 주입 공정을 수행하여 제2 도펀트 도핑 영역(126)을 형성한다. 상기 제2 도펀트 도핑 영역(126)도 상기 제1 도펀트 도핑 영역(114)과 유사하게, 상기 하부 채널 영역(120)의 중앙부 아래에는 형성되지 않는 것이 바람직하다. 상기 제2 도펀트 도핑 영역(126)은 상기 제1 도펀트 도핑 영역(114)과 동일한 타입의 도펀트들로 도핑된다.

상기 제2 마스크 스페이서(118)를 제거하여 상기 상부 플로팅 게이트(112)의 외측면을 노출시킨다. 이어서, 상기 기판(100) 전면 상에 블로킹 절연막(128)을 형성한다. 상기 블로킹 절연막(128)은 상기 하부 및 상부 터널 절연막들(122,110)에 비하여 높은 유전상수를 갖는 물질을 포함하는 것이 바람직하다. 예컨대, 상기 블로킹 절연막(128)은 실리콘 질화막, 또는 절연성 금속산화막(ex, 하프늄산화막 또는 알루미늄산화막등)을 포함할 수 있다.

도 9를 참조하면, 상기 하드마스크 패턴(102) 및 제1 마스크 스페이서(106)을 마스크로 사용하여 상기 블로킹 절연막(128), 하부 터널 절연막(122) 및 기판(100)을 연속적으로 식각하는 제5 이방성 식각을 수행한다. 이에 따라, 상기 하부 및 상부 플로팅 게이트들(112,124)의 외측면들을 덮는 블로킹 절연 패턴(128a)이 형성된다. 또한, 상기 하부 채널 영역(120) 아래에 최하부 영역(130)이 형성되고, 상기 최하부 영역(130)내에 하부 도펀트 영역(126a)이 형성된다. 상기 하부 도펀트 영역(126a)은 상기 제2 도펀트 도핑 영역(126)의 일부분으로 형성된다. 상기 최하부 영역(130)의 중앙부에는 상기 하부 도펀트 영역(126a)이 형성되지 않는다.

이어서, 상기 하드마스크 패턴(102) 및 제1 마스크 스페이서(106)을 마스크로 사용하여 제3 도펀트 이온 주입 공정을 수행하여 제3 도펀트 도핑 영역(132)을 형성한다. 상기 최하부 영역(130)의 중앙부 아래의 기판(100)에는 상기 제3 도펀트 도핑 영역(132)이 형성되지 않는 것이 바람직하다.

상기 기판(100) 전면을 덮는 제1 절연막을 형성하고, 상기 제1 절연막을 상기 하드마스크 패턴(102)이 노출될때까지 평탄화시키어 몰드 절연 패턴(134)을 형성한다. 상기 몰드 절연 패턴(134)은 실리콘 산화막으로 형성할 수 있다.

도 10을 참조하면, 상기 기판(100) 상에 감광막 패턴(미도시함)을 형성하고, 상기 감광막 패턴을 마스크로 사용하여 상기 몰드 절연 패턴(134) 및 기판(100)을 연속적으로 패터닝하여 상기 기판(100)에 활성영역을 한정하는 트렌치(136)를 형성한다. 이어서, 상기 트렌치(136)를 채우는 제2 절연막을 기판(100) 전면 상에 형성하고, 상기 제2 절연막을 상기 하드마스크 패턴(102)이 노출될때까지 평탄화시키어 소자 격리막(138)을 형성한다. 상기 소자 격리막(138)은 실리콘 산화막으로 형성할 수 있다.

차례로 적층된 최하부 영역(130), 하부 채널 영역(120), 채널간 영역(116), 상부 채널 영역(108) 및 최상부 영역(104)은 반도체 필라를 구성한다. 하나의 상기 활성영역 상에는 한쌍의 반도체 필라들이 서로 이격되어 배치되고, 상기 한쌍의 반도체 필라들 사이에는 상기 몰드 절연 패턴(134)이 배치된다.

상기 몰드 절연 패턴(134)은 생략될 수도 있다. 즉, 상기 트렌치(136)를 형성하기 전에, 상기 제1 절연막을 형성하는 공정을 생략할 수 있다. 이 경우에, 상 기 감광막 패턴(미도시함)만을 이용하여 상기 트렌치(136)를 형성한다. 이때, 상기 소자 격리막(138)이 상기 활성영역 상의 한쌍의 반도체 필라들 사이를 채운다.

상기 트렌치(136)를 형성할때, 상기 활성영역 내에는 연결 도펀트 영역(132a)이 형성된다. 상기 연결 도펀트 영역(132a)은 상기 활성영역 상의 한쌍의 상기 하부 도펀트 영역들(126a)과 접촉하여 이들을 전기적으로 접속시킨다.

한편, 본 발명에 다른 실시예에 따르면, 상기 제5 이방성 식각 및 제3 도펀트 이온 주입 공정을 생략할 수도 있다. 이 경우에, 상기 제2 도펀트 도핑 영역(126)을 형성한 후에, 상기 트렌치(136) 형성 공정을 수행한다. 이에 따라, 상기 활성영역 상의 한쌍의 최하부 영역들(116)은 연장되어 서로 직접 접촉하고, 또한, 한쌍의 상기 하부 도펀트 영역들(126a)도 연장되어 서로 직접 접촉한다.

도 11을 참조하면, 상기 소자 격리막(138) 및 몰드 절연 패턴(134)을 패터닝하여 상기 활성영역을 평행하게 가로지르는 한쌍의 그루브들(140)을 형성한다. 상기 한쌍의 그루브들(140)은 상기 한쌍의 반도체 필라들을 각각 노출시킨다. 좀더 구체적으로, 상기 각 그루브(140)는 상기 각 반도체 필라에 형성된 상기 블로킹 절연 패턴(128a)을 노출시킨다. 상기 그루브(140)의 하부면은 상기 하부 플로팅 게이트(124)의 하부면에 근접한 높이인 것이 바람직하다. 이에 따라, 상기 그루브(140)는 하부 플로팅 게이트(124)의 외측면 및 상기 상부 플로팅 게이트(112)의 외측면을 덮는 블로킹 절연 패턴(128a)을 노출시킨다.

도 12를 참조하면, 상기 그루브(140)를 채우는 제1 도전막을 기판(100) 전면 상에 형성하고, 상기 제1 도전막을 상기 하드마스크 패턴(102) 및/또는 소자 격리 막(138) 및 몰드 절연 패턴(134)이 노출될때까지 평탄화시킨다. 상기 평탄화된 제1 도전막을 리세스하여 상기 하부 플로팅 게이트(124)의 외측면을 덮는 하부 제어 게이트 전극(142)을 형성한다.

도 13을 참조하면, 이어서, 상기 하부 제어 게이트 전극(142) 위의 상기 그루브(140)를 채우는 제3 절연막을 기판(100) 전면에 형성하고, 상기 제3 절연막을 평탄화 및 리세스하여 상기 하부 제어 게이트 전극(142) 상에 전극간 절연막(144)을 형성한다. 상기 전극간 절연막(144)은 상기 소자 격리막(138) 및 몰드 절연 패턴(134)에 대하여 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예컨대, 상기 전극간 절연막(144)은 실리콘 산화질화막으로 형성할 수 있다. 상기 전극간 절연막(144)의 상부면은 상기 상부 플로팅 게이트(112)의 하부면에 근접한 높이인 것이 바람직하다.

이어서, 전극간 절연막(144) 위의 상기 그루브(140)를 채우는 제2 도전막을 형성하고, 상기 제2 도전막을 상기 하드마스크 패턴(102, 및/또는 소자 격리막(138) 및 몰드 절연 패턴(134))이 노출될때까지 평탄화시킨다. 상기 평탄화된 제2 도전막을 리세스하여 상기 상부 플로팅 게이트(112)의 외측면을 덮는 상부 제어 게이트 전극(146)을 형성한다.

이어서, 상기 상부 제어 게이트 전극(146) 위의 상기 그루브(140)를 채우는 제4 절연막을 형성하고, 상기 제4 절연막을 상기 하드마스크 패턴(102)이 노출될때까지 평탄화시키어 캐핑 절연막(148)을 형성한다. 상기 캐핑 절연막(148)은 실리콘 산화막, 실리콘 산화질화막 또는 실리콘 질화막으로 형성할 수 있다.

도 14를 참조하면, 상기 기판(100) 전면 상에 마스크 절연막을 형성하고, 상기 마스크 절연막을 패터닝하여 개구부(152)를 갖는 마스크 절연 패턴(150)을 형성한다. 상기 마스크 절연 패턴(150)은 상기 하드마스크 패턴(102)에 대하여 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 예컨대, 상기 마스크 절연 패턴(150)은 실리콘 산화막으로 형성할 수 있다. 상기 개구부(152)는 2개의 인접한 하드마스크 패턴들(102)을 노출시킨다. 이때, 노출된 2개의 하드마스크 패턴들(102)은 인접한 한쌍의 활성영역들에 각각 배치된다. 상기 개구부(152)는 상기 노출된 2개의 하드마스크 패턴들(102)의 측벽에 형성된 제1 마스크 스페이서(106)도 노출시킬 수 있다.

상기 노출된 하드마스크 패턴들(102) 및 제1 마스크 스페이서(106)을 제거하여 상기 최상부 영역(104)을 노출시킨다. 이때, 상기 기판(100)에 형성되 최상부 영역들(104)들은 모두 노출된다.

상기 노출된 최상부 영역(104)에 제4 도펀트 이온 주입 공정을 수행하여 상부 도펀트 영역(154)을 형성한다. 상기 상부 도펀트 영역(154)은 상기 중간 및 하부 도펀트 영역들(114a,126a)과 동일한 타입의 도펀트들롤 도핑된다.

이어서, 상기 개구부(152)의 측벽에 절연 스페이서(156)를 형성하는 것이 바람직하다. 상기 제1 마스크 스페이서(106)를 제거함에 따라, 상기 상부 플로팅 게이트(112)의 일부가 노출될 수 있다. 이때, 상기 절연 스페이서(156)는 상기 노출된 상부 플로팅 게이트(112)를 덮는다. 상기 절연 스페이서(156)는 실리콘 산화막으로 형성할 수 있다.

이어서, 상기 기판(100) 전면 상에 상기 개구부(152) 및 하드마스크 패턴(102)이 제거된 영역을 채우는 제3 도전막을 형성하고, 상기 제3 도전막을 상기 마스크 절연 패턴(150)이 노출될때까지 평탄화시키어 도 2 및 도 3의 도전 패턴(158)을 형성한다. 이로써, 도 2 및 도 3에 도시된 비휘발성 기억 소자를 구현할 수 있다.

상술한 바와 같이, 본 발명에 따른 비휘발성 기억 소자는 차례로 적층된 하부 셀 및 상부 셀로 구성된 이중 셀을 포함한다. 이에 따라, 고도로 집적화된 비휘발성 기억 소자를 구현할 수 있다. 또한, 상기 하부 및 상부 셀들은 모두 수직형 채널 영역들과, 상기 수직형 채널 영역들을 둘러싸는 제어 게이트 전극들을 각각 갖는다. 이에 따라, 상기 하부 및 상부 셀들의 채널 영역에 대한 컨트롤 능력이 향상되어 종래의 단채널 현상을 최소화할 수 있으며, 또한, 펀치스루 특성을 향상시킬 수 있다.

Claims (12)

1. 기판 상에 배치되되, 차례로 적층된 하부 채널 영역, 채널간 영역 및 상부 채널 영역을 포함하는 반도체 필라(semiconductor pillar);

   상기 하부 채널 영역의 측면을 둘러싸고 일방향으로 연장된 하부 제어 게이트 전극;

   상기 하부 제어 게이트 전극과 상기 하부 채널 영역 사이에 개재된 하부 플로팅 게이트;

   상기 하부 제어 게이트 전극 상에 이격되어 배치되되, 상기 상부 채널 영역의 측면을 둘러싸고 상기 일방향으로 연장된 상부 제어 게이트 전극; 및

   상기 상부 제어 게이트 전극과 상기 상부 채널 영역의 측면 사이에 개재된 상부 플로팅 게이트를 포함하는 비휘발성 기억 소자.
2. 제 1 항에 있어서,

   상기 반도체 필라는 상기 상부 채널 영역 상에 배치된 최상부 영역(top region) 및 상기 기판과 상기 하부 채널 영역 사이에 개재된 최하부 영역(bottom region)을 더 포함하되,

   상기 최상부 영역내에 형성된 상부 도펀트 영역;

   상기 채널간 영역내에 형성된 중간 도펀트 영역; 및

   상기 최하부 영역내에 형성된 하부 도펀트 영역을 더 포함하는 비휘발성 기 억 소자.
3. 제 2 항에 있어서,

   상기 상부 채널 영역과 상기 하부 채널 영역은 상기 채널간 영역의 중앙부를 경유하여 서로 전기적으로 접속되고,

   상기 하부 채널 영역과 상기 기판은 상기 최하부 영역의 중앙부를 경유하여 서로 전기적으로 접속되고,

   상기 중간 도펀트 영역은 상기 채널간 영역의 중앙부를 둘러싸고,

   상기 하부 도펀트 영역은 상기 최하부 영역의 중앙부를 둘러싸는 비휘발성 기억 소자.
4. 제 1 항 내지 제 3 항 중에 어느 한 항에 있어서,

   상기 하부 플로팅 게이트와 상기 하부 채널 영역 사이에 개재된 하부 터널 절연막;

   상기 상부 플로팅 게이트와 상기 상부 채널 영역 사이에 개재된 상부 터널 절연막; 및

   상기 하부 플로팅 게이트 및 하부 제어 게이트 전극 사이와, 상기 상부 플로팅 게이트 및 상기 상부 제어 게이트 전극 사이에 개재된 블로킹 절연막을 더 포함하는 비휘발성 기억 소자.
5. 제 4 항에 있어서,

   상기 채널간 영역은 연장되어 상기 하부 및 상부 플로팅 게이트들 사이에 개재되되,

   상기 하부 터널 절연막은 연장되어 상기 하부 플로팅 게이트와 상기 채널간 영역의 연장된 부분 사이에 개재되고,

   상기 상부 터널 절연막은 연장되어 상기 상부 플로팅 게이트와 상기 채널간 영역의 연장된 부분 사이에 개재된 비휘발성 기억 소자.
6. 제 1 항 내지 제 3 항 중에 어느 한 항에 있어서,

   상기 하부 제어 게이트 전극과 상기 상부 제어 게이트 전극 사이에 개재된 절연막 패턴을 더 포함하는 비휘발성 기억 소자.
7. 기판에 정의된 복수개의 활성영역들;

   상기 각 활성영역 상에 이격되어 배치되되, 각각이 차례로 적층된 최하부 영역, 하부 채널 영역, 채널간 영역, 상부 채널 영역 및 최상부 영역을 포함하는 한쌍의 반도체 필라들;

   상기 하부 채널 영역의 측면을 둘러싸고 상기 활성영역을 가로지르는 하부 제어 게이트 전극;

   상기 하부 채널 영역과 상기 하부 제어 게이트 전극 사이에 개재된 루프(loop) 형태의 하부 플로팅 게이트;

   상기 하부 제어 게이트 전극 상에 이격되어 배치되되, 상기 상부 채널 영역의 측면을 둘러싸고 상기 하부 제어 게이트 전극과 평행하게 상기 활성영역을 가로지르는 상부 제어 게이트 전극; 및

   상기 상부 채널 영역과 상기 상부 제어 게이트 전극 사이에 개재된 루프 형태의 상부 플로팅 게이트를 포함하는 비휘발성 기억 소자.
8. 제 7 항에 있어서,

   상기 최상부 영역내에 형성된 상부 도펀트 영역;

   상기 채널간 영역내에 형성된 중간 도펀트 영역; 및

   상기 최하부 영역내에 형성된 하부 도펀트 영역을 더 포함하는 비휘발성 기억 소자.
9. 제 8 항에 있어서,

   상기 각 활성영역 내에 배치된 한쌍의 상기 하부 도펀트 영역들은 서로 전기적으로 접속되고,

   상기 각 활성영역내에 배치된 하나의 상기 상부 도펀트 영역은 상기 각 활성영역에 인접한 다른 활성영역내에 배치된 하나의 상기 상부 도펀트 영역과 전기적으로 접속된 비휘발성 기억 소자.
10. 제 8 항에 있어서,

    상기 상부 채널 영역과 상기 하부 채널 영역은 상기 채널간 영역의 중앙부를 경유하여 서로 전기적으로 접속되고,

    상기 하부 채널 영역과 상기 기판은 상기 최하부 영역의 중앙부를 경유하여 서로 전기적으로 접속되고,

    상기 중간 도펀트 영역은 상기 채널간 영역의 중앙부를 둘러싸고,

    상기 하부 도펀트 영역은 상기 최하부 영역의 중앙부를 둘러싸는 비휘발성 기억 소자.
11. 제 7 항 내지 제 10 항 중에 어느 한 항에 있어서,

    상기 하부 플로팅 게이트와 상기 하부 채널 영역 사이에 개재된 하부 터널 절연막;

    상기 상부 플로팅 게이트와 상기 상부 채널 영역 사이에 개재된 상부 터널 절연막; 및

    상기 하부 플로팅 게이트 및 하부 제어 게이트 전극 사이와, 상기 상부 플로팅 게이트 및 상기 상부 제어 게이트 전극 사이에 개재된 블로킹 절연막을 더 포함하는 비휘발성 기억 소자.
12. 기판 상에 배치되며 차례로 적층된 하부 채널 영역, 채널간 영역 및 상부 채널 영역을 포함하는 반도체 필라와, 상기 상부 및 하부 채널 영역들의 측면들을 각각 둘러싸는 상부 및 하부 플로팅 게이트들을 형성하는 단계;

    상기 하부 플로팅 게이트와 절연되고, 상기 하부 플로팅 게이트의 외측면을 둘러싸며, 일방향으로 연장된 하부 제어 게이트 전극을 형성하는 단계; 및

    상기 하부 제어 게이트 전극 상에 이격되고, 상기 상부 플로팅 게이트와 절연되며, 상기 상부 플로팅 게이트의 외측면을 둘러싸고, 상기 일방향으로 연장된 상부 제어 게이트 전극을 형성하는 단계를 포함하는 비휘발성 기억 소자의 형성 방법.

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