KR100921287B1 - 불휘발성 반도체 메모리 및 그 제조 방법 - Google Patents

불휘발성 반도체 메모리 및 그 제조 방법 Download PDF

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Abstract

불휘발성 반도체 메모리는, 반도체 기판과, 상기 반도체 기판 표면에 대해 수직 방향으로 연장되는 필러 형상의 반도체층과, 상기 반도체층의 측면 상에 상기 수직 방향으로 나란히 배치되고, 전하 축적층 및 제어 게이트 전극을 갖는 복수의 메모리 셀과, 상기 복수의 메모리 셀의 상기 반도체 기판측의 단부의 상기 반도체 기판 상에 배치되는 제1 선택 게이트 트랜지스터와, 상기 복수의 메모리 셀의 상기 반도체 기판측과는 반대측의 단부의 상기 반도체층 측면 상에 배치되는 제2 선택 게이트 트랜지스터를 포함하고, 상기 제1 선택 게이트 트랜지스터는, 상기 반도체 기판 내에 확산층을 갖고, 상기 드레인 영역으로 되는 확산층을 개재하여, 상기 필러 형상의 반도체층과 전기적으로 접속되는 것을 포함된다.
메모리 셀 어레이 영역, 로우 디코더 회로, 센스 앰프 회로, 블럭, 주변 회로 영역

Description

불휘발성 반도체 메모리 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY AND MANUFACTURING METHOD THEREOF}
본 출원은 2006년 12월 21일자로 출원된 일본 특허 출원 제2006-344803호에 기초한 것으로, 그 내용은 본원에 참조로서 인용된다.
본 발명은, 불휘발성 반도체 메모리, 특히 전하 축적층과 게이트 전극을 적층한 메모리 셀을 이용한 플래시 메모리에 관한 것이다.
불휘발성 반도체 메모리, 예를 들면 NAND형 플래시 메모리가, 다양한 전자 기기의 기억 장치로서 이용되고 있다.
최근에는, 대기억 용량화 및 고집적화를 위해, 메모리 셀의 미세화가 진행되고 있다. 그러나, 제조 장치에 의존하는 가공 치수나 메모리 셀의 물리적 치수에는, 한계가 있다.
그 때문에, 메모리 셀이, 반도체 기판 표면에 대해 수직 방향으로 적층되는 3차원 구조를 갖는 NAND형 플래시 메모리가 제안되어 있다(예를 들면, 일본 특허 공개 평10-93083호 공보 참조).
그 일례로서, 반도체 기판 내에 형성한 오목부 형상의 홈의 측벽에 부유 게 이트 전극을 갖는 메모리 셀을 배치하는 구조(예를 들면, 일본 특허 공개 제2006-128390호 공보 참조)의 NAND형 플래시 메모리가 있다. 이 구조에서는, 오목부의 측면 상에 형성된 폴리 실리콘막에 대해, 에칭 등의 가공을 실시해야만 하여, 제조 공정의 난이도가 높다.
그렇기 때문에, 메모리 셀을 비교적 용이하게 제작할 수 있는 MONOS(Metal Oxide Nitride Oxide Semiconductor) 구조를 이용한 종형 적층 구조의 NAND형 플래시 메모리가 제안되어 있다.
메모리 셀을 MONOS 구조로 한 경우, 메모리 셀과 동일 공정에서 제작되는 선택 게이트 트랜지스터도, MONOS 구조를 갖게 된다. 이때, 메모리 셀의 상단측의 선택 게이트 트랜지스터는 에칭을 용이하게 행할 수 있기 때문에, 전하 축적층의 제거가 가능하여, 임계값 전압의 제어가 용이한 MIS(Metal Insulator Semiconductor) 구조로 할 수 있다. 한편, 메모리 셀의 최하단, 즉 반도체 기판측에 위치하는 선택 게이트 트랜지스터는, 전하 축적층의 제거는 매우 곤란하기 때문에, MONOS 구조인 상태로 되게 된다. 그 때문에, 그 선택 게이트 트랜지스터를 구동시키면, 전하 축적층에 전하가 축적되어, 임계값 전압 제어가 곤란하고, 또한 컷오프시키기 위해서는, 부전위가 필요해져, 새롭게 부전위를 생성 및 제어하는 회로를 설치해야만 한다.
또한, NAND형 플래시 메모리는, 일반적으로 메모리 셀 어레이 영역과, 메모 리 셀의 제어를 행하는 주변 회로가, 동일 칩 상에 형성된다. 그렇기 때문에, 메모리 셀 어레이 영역을 종형 적층 구조로 한 경우, 메모리 셀 어레이 영역의 상단과, 주변 트랜지스터가 형성되는 반도체 기판 상면에는, 큰 단차가 생긴다. 그 때문에, 메모리 셀 어레이 영역의 형성 후에 제작되는 주변 트랜지스터는, 가공의 난도가 높아지게 된다.
본 발명의 일 양태에 따른 불휘방성 반도체 메모리는, 반도체 기판과, 상기 반도체 기판 표면에 대해 수직 방향으로 연장되는 필러 형상의 반도체층과, 상기 반도체층의 측면 상에 상기 수직 방향으로 나란히 배치되고, 전하 축적층 및 제어 게이트 전극을 갖는 복수의 메모리 셀과, 상기 복수의 메모리 셀의 상기 반도체 기판측의 단부의 상기 반도체 기판 상에 배치되는 제1 선택 게이트 트랜지스터를 포함하고, 상기 복수의 메모리 셀의 상기 반도체 기판측과는 반대측의 단부의 상기 반도체층 측면 상에 배치되는 제2 선택 게이트 트랜지스터와, 상기 제1 선택 게이트 트랜지스터는, 상기 반도체 기판 내에 소스/드레인 영역으로 되는 확산층을 갖고, 상기 확산층을 개재하여, 상기 반도체층과 전기적으로 접속된다.
본 발명의 일 양태에 따른 불휘방성 반도체 메모리는, 반도체 기판과, 상기 반도체 기판 표면에 대해 수직 방향으로 연장되는 필러 형상의 제1 및 제2 반도체층과, 상기 제1 반도체층의 측면 상에 상기 수직 방향으로 나란히 배치되고, 전하 축적층 및 제어 게이트 전극을 갖는 복수의 제1 메모리 셀과, 상기 복수의 제1 메모리 셀의 상기 반도체 기판과는 반대측의 단부의 상기 반도체층의 측면 상에 배치 되는 제1 드레인측 선택 게이트 트랜지스터와, 상기 제2 반도체층의 측면 상에 상기 수직 방향으로 나란히 배치되고, 전하 축적층 및 제어 게이트 전극을 갖는 복수의 제2 메모리 셀과, 상기 복수의 제2 메모리 셀의 상기 반도체 기판과는 반대측의 단부의 상기 제2 반도체층의 측면 상에 배치되는 제2 드레인측 선택 게이트 트랜지스터를 포함하고, 상기 복수의 제1 및 제2 메모리 셀의 상기 반도체 기판측의 단부의 반도체 기판 상에 배치되는 소스측 선택 게이트 트랜지스터와, 상기 소스측 선택 게이트 트랜지스터는, 상기 반도체 기판 내에 소스/드레인 영역으로 되는 확산층을 갖고, 상기 확산층을 개재하여, 상기 제1 및 제2 반도체층과 전기적으로 접속된다.
본 발명의 일 양태에 따른 불휘방성 반도체 메모리의 제조 방법은, 반도체 기판 표면의 게이트 절연막 상에 제1 선택 게이트 트랜지스터의 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 마스크로 하여 상기 제1 선택 게이트 트랜지스터의 소스/드레인 영역으로 되는 확산층을 형성하는 단계와, 상기 게이트 전극 상에 층간 절연막과 메모리 셀의 제어 게이트 전극재를 교대로 적층시키는 단계와, 상기 반도체 기판측과는 반대측의 단부에 있는 층간 절연막 상에 제2 선택 게이트 트랜지스터의 게이트 전극재를 형성하는 단계와, 제2 선택 게이트 트랜지스터의 게이트 전극재, 상기 제어 게이트 전극재 및 상기 층간 절연막을 순차적으로 에칭하여, 상기 제1 선택 게이트 트랜지스터의 상기 드레인 영역으로 되는 확산층의 상면을 노출시키는 단계와, 상기 제어 게이트 전극재 및 상기 제2 선택 게이트 트랜지스터의 게이트 전극재의 측면 상에 제1 절연막을 형성하는 단계와, 상기 제1 절연 막의 측면 상에 전하 축적층을 형성하는 단계와, 제2 선택 게이트 트랜지스터의 게이트 전극의 측면 상에 형성된 상기 제1 절연막 및 상기 전하 축적층을 제거하는 단계와, 상기 전하 축적층 및 상기 제2 선택 게이트 트랜지스터의 게이트 전극의 측면 상에 제2 절연막을 형성하는 단계와, 상기 제2 절연막의 측면 상에 필러 형상의 반도체층을 형성하는 단계를 포함한다.
이하, 도면을 참조하여, 본 발명의 실시 형태에 대해 상세하게 설명한다.
1. 개요
본 발명의 실시 형태의 불휘발성 반도체 메모리는, 반도체 기판 표면에 대해 수직 방향으로 연장되는 필러 형상의 반도체층의 측면 상에 복수의 종형 메모리 셀 트랜지스터가 설치된다. 이들 복수의 종형 메모리 셀 트랜지스터의 소스ㆍ드레인 영역은 반도체층 내에 형성되고, 하나의 메모리 셀 트랜지스터의 소스ㆍ드레인 영역을, 다른 메모리 셀 트랜지스터와 공유함으로써, 메모리 셀 트랜지스터가 직렬로 접속된다. 이 직렬로 접속된 메모리 셀 트랜지스터에 의해 메모리 셀이 구성된다. 이 메모리 셀의 양단에 배치되는 선택 게이트 트랜지스터 중, 메모리 셀의 하단측(반도체 기판측)에 위치하는 선택 게이트 트랜지스터는, 반도체 기판 상에 설치되고, 반도체 기판 내에 형성된 확산층을 소스/드레인 영역으로 하는 것을 특징으로 한다. 하단측에 위치하는 선택 게이트 트랜지스터는, 반도체 기판 내에 형성된 확산층을 개재하여, 메모리 셀이 설치되는 반도체층과 전기적으로 접속되어 있다. 또한, 이 선택 게이트 트랜지스터는, 주변 트랜지스터와 동일 구조의 MIS 트랜지스 터이다.
또한, 종형 메모리 셀 및 종형 트랜지스터는, 채널이 반도체 기판 표면에 대해 세로 방향으로 형성되는 트랜지스터이다.
상기의 구조와 같이, 하단측에 위치하는 선택 게이트 트랜지스터를, MONOS 구조의 종형 메모리 셀의 형성과는 별도로, 반도체 기판 상에 형성함으로써, 난도가 높은 가공을 행하지 않아도, 하단측의 선택 게이트 트랜지스터를 임계값 전압 제어가 용이한 MIS 구조 트랜지스터로 할 수 있다.
또한, 주변 회로 영역은, 메모리 셀이 형성되는 메모리 셀 어레이 영역과 동일 칩 상에 형성된다. 이 주변 회로 영역에 배치되는 주변 트랜지스터는, 반도체 기판 상에 설치되는 메모리 셀의 하단측의 선택 게이트 트랜지스터와, 동시에 형성된다.
그 때문에, 메모리 셀 어레이 영역과 주변 회로 영역 사이에 큰 단차를 갖지 않는 상태에서, 주변 트랜지스터를 형성할 수 있으므로, 제조 공정의 난도를 낮게 하는 것이 가능하게 된다.
따라서, 미세화를 위해 메모리 셀이 적층화된 불휘발성 반도체 메모리를, 가공 난도를 낮추어, 용이하게 제공할 수 있다.
2. 실시 형태
다음으로, 최량으로 생각되는 몇 개의 실시 형태에 대해 설명한다.
(A) 기본 유닛의 구조
도 1은, 플래시 메모리의 구성의 개략도를 도시한다. 플래시 메모리는, 메 모리 셀 어레이 영역(100)과, 메모리 셀 어레이 영역(100)을 제어하기 위한 로우 디코더 회로(110), 센스 앰프 회로(120) 및 제어 회로(130)가, 동일 칩 상에 배치된다. 이하, 로우 디코더 회로(110) 등이 배치되는 메모리 셀 어레이 영역(100)의 주변 영역을, 주변 회로 영역이라고 부른다.
메모리 셀 어레이 영역(100)은, 복수의 블록(BK1, BK2, …, BKn)으로 구성된다. 메모리 셀 어레이 영역이 NAND형의 구성을 갖는 경우에는, 또한 각 블록은, 복수의 NAND 셀 유닛에 의해 구성된다. 주변 회로 영역은, 주된 소자로서, MIS 구조의 주변 트랜지스터로 구성된다.
도 2는, 본 발명의 실시 형태에서, 기본 유닛으로 되는 1개의 NAND 셀 유닛의 주요부를 도시한 사시도이며, 도 3은, 기본 유닛으로 되는 1개의 NAND 셀 유닛의 평면도를 도시한다. 도 4는, 도 3의 Ⅳ-Ⅳ선을 따라 취한 단면도이며, 도 5는, 도 3의 V-V선을 따라 취한 단면도이다. 또한, 도 2에서는 편의상, 층간 절연층(5)을 생략하고 있다. 또한, 도 4에는, 주변 회로 영역(200)에 배치되는 주변 트랜지스터의 구조도 도시한다.
NAND 셀 유닛은, 직렬 접속된 복수의 메모리 셀(MC)과, 그 양단에 배치되는 선택 게이트 트랜지스터(SGD, SGS)로 구성된다. 이하, 이 직렬 접속된 복수의 메모리 셀(MC)을, NAND 스트링(NS)이라고 설명한다.
본 실시 형태에서, 메모리 셀(MC)은, 반도체 기판(1) 표면에 대해 거의 수직 방향으로 연장되는 필러 형상의 반도체층 측면 상에, 종형의 메모리 셀로 되도록 형성된다.
그렇기 때문에, NAND 스트링(NS)은, 복수의 종형 메모리 셀(MC)이, 층간 절연층(5)을 개재하여, 복수 겹쳐 쌓아진 적층체로 되어 있다.
제어 게이트 전극(CG1∼CGn)은 반도체 기판(1)의 주평면과 평행한 Y 방향으로 연장되고, 반도체 기판(1)의 주평면과 수직한 방향으로 소정의 간격을 두고 배치되어 있다. 메모리 셀(MC)은, 필러 형상의 N-형 반도체층과 게이트 전극(CG1∼CGn)의 교점에 형성되어 있다.
제어 게이트 전극(CG1∼CGn)은, 저저항화를 위하여, 예를 들면 폴리 실리콘층과, 폴리 실리콘층의 일부를 실리사이드화시킨 실리사이드층으로 이루어지는 2층 구조를 갖는다. 또한, 제어 게이트 전극(CG1∼CGn)은, 폴리 실리콘층 또는 실리사이드층의 1층 구조이어도 된다. 또한, 제어 게이트 전극(CG1∼CGn)은, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속으로 이루어지는 단층 구조이어도 되고, 이에 의해 저저항화하여도 된다. 제어 게이트 전극(CG1∼CGn)에 금속을 이용하는 경우에는, 실리사이드층은 필요 없다.
이 메모리 셀(MC)은, 제어 게이트 전극(CG1∼CGn)과 N-형 반도체층(9) 사이에 개재하는 게이트 절연막(8)이, 전하 축적층(8B)을 제1 및 제2 절연막(8A, 8C) 사이에 두는 적층 구조를 갖는, 소위 MONOS 구조의 메모리 셀이다.
제1 절연막(8A)은, 전하 축적층(8B)과 제어 게이트 전극(CG1∼CGn) 사이에 배치되고, 전하 축적층(8B)에 축적된 전하가 제어 게이트 전극(CG1∼CGn)에의 확산하는 것을 방지한다. 제1 절연막(8A)에는, 예를 들면 실리콘 산화막이 이용되고, 그 막 두께는, 예를 들면 10㎚ 정도이다.
전하 축적층(8B)은, 전하(전자)의 포착 및 축적을 행하고, 전하 축적층(8B)에는, 예를 들면 실리콘 질화막이 이용된다. 전하 축적층(8B)의 막 두께는, 예를 들면 8㎚ 정도이다.
제2 절연막(8C)은, 전하 축적층(8B)에 N-형 반도체층(9)으로부터 전하를 축적할 때, 또는 전하 축적층(8B)에 축적된 전하가 N-형 반도체층(9)에 확산할 때, 전위 장벽으로 된다. 제2 절연막(8C)에는, 예를 들면 실리콘 산화막이 이용되고, 그 막 두께는, 예를 들면 4㎚ 정도이다.
본 실시 형태의 메모리 셀은, 디플리션형 MIS 트랜지스터임과 함께, NAND형 플래시 메모리의 메모리 셀은 미세화가 진행되면, 소스/드레인 영역으로 되는 확산층을 갖지 않아도, 정상적인 기입/판독 동작을 행할 수 있다. 그렇기 때문에, 메모리 셀(MC)은, 필러 형상의 N-형 반도체층(9) 내에, 반도체층(9)과 도전형이 서로 다른 소스/드레인 영역으로서의 확산층을 갖지 않아도 된다. 즉, N-형 반도체층(9)은, 메모리 셀의 채널 영역, 소스 영역 및 드레인 영역으로서 기능한다. 이 메모리 셀(MC)는, 게이트 전극(CG1∼CGn)에 인가되는 전위에 기초하여, 게이트 전극 바로 아래의 N-형 반도체층(9) 내를 거의 공핍화함으로써 오프 상태를 실현하고 있다.
또한, 미세화에 의해 메모리 셀 간의 거리가 짧아지면, 메모리 셀(MC)의 소 스/드레인 영역으로서 N-형 반도체층(9)보다도 불순물 농도가 높은 N+형 확산층을 형성하지 않아도 된다. N+형 확산층을 형성하지 않아도 충분히 전류를 흘릴 수 있기 때문이다.
도 6은, 도 4에 도시한 메모리 셀(MC)의 1개를, 추출한 단면도이다. 전술한 바와 같이, 본 발명의 예의 메모리 셀은, 종형 메모리 셀이다. 따라서, 게이트 전극(CG)의 막 두께가 게이트 길이(채널 길이)로 된다. 이 게이트 길이를 L로 한다. 또한, 메모리 셀(MC)의 액티브 영역으로서의 N-형 반도체층(9)의 막 두께를 T로 한다.
이때, 게이트 길이 L과 막 두께 T는, 다음 관계식을 만족하는 것이 바람직하다.
그 이유는, 데이터의 판독을 정상이면서 용이하게 행하기 위해서이다.
1㎚<T<L×0.8
즉, 판독 동작에서, 게이트 전극(CG) 바로 아래의 채널 영역에는, 게이트 절연막(8)과의 계면으로부터 1㎚ 정도의 범위에 반전층이 형성된다. 그 때문에, 막 두께 T가 1㎚보다 얇아지면, 반전층의 캐리어 면 밀도가 급격하게 저하하여, 비트선 전류가 감소한다. 이 결과, 데이터의 판독이 곤란하게 된다.
한편, 판독 동작을 정상으로 행하기 위해서는, 메모리 셀 트랜지스터의 컷오프 특성을 양호하게 할 필요가 있다. 이 때문에, 막 두께 T의 상한값이, 상기 관계식을 만족하는 것이 바람직하다.
상술한 바와 같이, 메모리 셀(MC)은, 전하 축적층(8B)을 갖는 MONOS 구조이다. 이 메모리 셀(MC)은, 전하 축적층(8B)을 포함하는 게이트 절연막(8) 전체가 절연체이므로, 플로팅 게이트형 메모리 셀과 같이, 셀마다 부유 게이트 전극을 분리할 필요가 없다. 즉, 게이트 절연막(8)은, N-형 반도체층(9)의 측면 전체에 형성하면 되고, 패터닝할 필요가 없기 때문에, 용이하게 종형 메모리 셀을 세로 쌓기한 구조를 실현할 수 있다.
또한, NAND 스트링(NS)의 일단 및 타단에는, 제1 및 제2 선택 게이트 트랜지스터(SGD, SGS)가 각각 배치된다. 이들 제1 및 제2 선택 게이트 트랜지스터(SGD, SGS)의 게이트 전극은, 도 3에 도시한 바와 같이 Y 방향으로 연장되어 있다.
그 선택 게이트 트랜지스터 중, NAND 스트링의 일단(드레인측)의 제2 선택 게이트 트랜지스터(SGD)는, 메모리 셀로 이루어지는 적층체의 최상단에 위치하고, N-형 반도체층(9)에 접속되는 P_ 반도체층(10)을 채널 영역으로서, 종형 트랜지스터 로 되도록 형성된다.
P_ 반도체층(10)은, 저농도(1E18atom/㎤ 정도)의 P_형 불순물이 도프된 반도체층이다.
또한, 제2 선택 게이트 트랜지스터(SGD)는, 메모리 셀(MC)이 배치되는 N-형 반도체층(9)을 소스 영역, P_ 반도체층(10)에 접속되는 N+ 반도체층(11)을 드레인 영 역으로 하고 있다. N+형 반도체층(11)은, 고농도(1E20atom/㎤ 정도)의 N+형 불순물이 도프된 반도체층이다. 이 N+형 반도체층(11)에는, 비트선(BL)이 접속된다.
이와 같은 소스/드레인 영역을 비대칭으로 함으로써, 메모리 셀에 데이터를 기입할 때의 GIDL 전류에 의한 오기입을 줄여, 비트선(BL)의 접속 저항을 줄일 수 있다.
이 선택 게이트 트랜지스터(SGD)는, 메모리 셀의 적층 구조 게이트 절연막(8) 중, 제2 절연막(8C)을, 게이트 절연막으로 하고 있다. 선택 게이트 트랜지스터(SGD)는, 최상단에 위치하고, 가공이 용이하므로, 게이트간 절연막(8) 중 전하 축적층(8B) 및 제1 절연막(8A)이, 선택 게이트 트랜지스터(SGD)의 채널 영역으로부터 제거된 후, 제2 절연막(8C)이 형성되어, 상기의 구조로 된다. 또한, 선택 게이트 트랜지스터(SGD)의 게이트 절연막은, 제2 절연막(8C)을 게이트 절연막으로서 이용하지 않고, 별도로 형성한 절연막을 게이트 절연막에 이용하여도 된다. 또한, 제2 절연막(8C)과 전하 축적층(8B)을 제거하고, 제1 절연막(8A)을 게이트 절연막으로 하는 것도 가능하다.
선택 게이트 트랜지스터(SGD)는 종형 트랜지스터이기 때문에, 게이트 전극의 막 두께가, 게이트 길이로 된다.
선택 게이트 트랜지스터(SGD)의 게이트 길이(막 두께)는, 메모리 셀의 게이트 길이(막 두께)에 비해, 크게 설정된다. 이는, 선택 게이트 트랜지스터(SGD)의 컷오프 특성을 양호한 것으로 하기 위해서이다. 예를 들면, 메모리 셀의 게이트 전극의 게이트 길이(막 두께)를, 30㎚ 정도로 하는 경우, 선택 게이트 트랜지스터(SGD)의 게이트 길이(막 두께)는, 150㎚ 정도로 설정된다. 또한, 게이트 전극간의 거리, 즉 층간 절연층(5)의 막 두께는, 예를 들면 게이트 전극(CG1∼CGn)의 막 두께와 동일한 두께로 설정된다.
한편, NAND 스트링의 타단(소스측)의 제1 선택 게이트 트랜지스터(SGS)는, 반도체 기판(1) 상에 배치된다. 선택 게이트 트랜지스터(SGS)와 N-형 반도체층(9) 사이의 간격은, 절연 내압을 확보할 수 있는 원하는 거리를 갖고 있다.
선택 게이트 트랜지스터(SGS)는, 반도체 기판(1) 표면에 형성되는 게이트 절연막(2A) 상에, 게이트 전극(3A)을 갖고 있다.
이 선택 게이트 트랜지스터(SGS)는, 반도체 기판(1) 내에 형성된 N형 확산층(4A, 4B)을 소스/드레인 영역으로 한다.
선택 게이트 트랜지스터(SGS)의 드레인 영역으로 되는 확산층(4A)은, 필러 형상의 N-형 반도체층(9)과 접속된다. 또한, 소스 영역으로 되는 확산층(4B)은, Y 방향으로 연장되는 소스선(SL)에 접속되어 있다.
소스선(SL)은, 절연층(13A) 내에 형성되고, 소스선(SL)의 상면은, 복수의 제어 게이트 전극(CG1∼CGn) 중 반도체 기판(1)에 가장 가까운 제어 게이트 전극(CG1)의 저면보다도 낮은 위치에 설정된다.
상기의 구조로 함으로써, 소스선(SL)은 NAND 스트링(NS)과는 인접하지 않는 구조로 된다. 그렇기 때문에, NAND 스트링과 소스선(SL)간의 절연 내압을 높게 하 기 위해, NAND 스트링과 소스선(SL)간의 거리를 넓게 확보할 필요가 없다. 따라서, 칩 면적을 축소할 수 있다.
또한, 선택 게이트 트랜지스터(SGS)는, 칩 면적의 축소 때문에, 메모리 셀의 제어 게이트 전극(CG1∼CGn) 및 층간 절연막(5)으로 이루어지는 적층체의 하부에 위치하는 것이 바람직하다. 이 때, 선택 게이트 트랜지스터(SGS)와 게이트 전극(CG1)이, 서로 영향을 미치지 않기 위하여, 양자간에 층간 절연층(5)과 게이트 전극(3A) 상의 마스크재(14)를 개재시켜, 그 거리를 확보하고 있다.
주변 회로 영역(200)에 형성되는 주변 트랜지스터(Tr1, Tr2)는, 반도체 기판(1) 상에 배치되는 선택 게이트 트랜지스터(SGS)와 마찬가지로, 반도체 기판(1) 내에 형성된 확산층(41, 42)을 소스/드레인 영역으로 하고 있다. 또한, 주변 트랜지스터(Tr1, Tr2)는, 반도체 기판(1) 표면에 형성된 게이트 절연막(2B, 2C) 상에, 게이트 전극(3B, 3C)을 갖고 있다.
선택 게이트 트랜지스터(SGS)와 주변 트랜지스터(Tr1, Tr2)는, 동시에 형성된다. 그렇기 때문에, 본 발명의 예의 구조를 얻기 위해서는, 선택 게이트 트랜지스터(SGS)와 주변 트랜지스터(Tr1, Tr2)를 반도체 기판(1) 상에 형성한 후에, 메모리 셀(MC)이 형성된다.
상술한 바와 같이, 선택 게이트 트랜지스터(SGD)는, 필러 형상의 반도체층(9, 10, 11)의 상단에 위치하고 있으므로, 가공이 가능하다. 그렇기 때문에, 선택 게이트 트랜지스터(SGD)의 채널 영역 상의 전하 축적층은 제거되고, 제2 절연막(8C)을 게이트 절연막으로 하는 MIS 구조의 트랜지스터로 된다. 그에 부가하여, 선택 게이트 트랜지스터(SGD)는, 필러 형상의 반도체층 내에 형성된 P_형 반도체층(10)을 채널 영역으로 하고, 또한 N-형 반도체층(9)을 소스 영역, N+형 반도체층(11)을 드레인 영역으로 하는 P 채널 인핸스먼트형 MIS 트랜지스터로 할 수 있다.
한편, 소스측의 선택 게이트 트랜지스터(SGS)는, 반도체 기판(1) 표면의 게이트 절연막(2A) 상에 게이트 전극(3A)을 갖고, P형의 반도체 기판(1) 내에 형성되는 확산층(4A, 4B)을 소스/드레인 영역으로 한다.
이 선택 게이트 트랜지스터(SGS)는, 필러 형상의 반도체층(9)의 측면 상에 형성되는 경우와는 달리, 주변 트랜지스터(Tr1, Tr2)와 동시에, 반도체 기판(1) 상에 형성되기 때문에, 게이트 전극(3A)과 게이트 절연막(2A) 사이에, 전하 축적층은 개재하지 않는다. 그렇기 때문에, 선택 게이트 트랜지스터(SGS)는, 난도가 높은 가공을 행하지 않아도, 임계값 전압 제어가 용이한 P 채널 인핸스먼트형 MIS 트랜지스터로서, 형성할 수 있다.
또한, 주변 트랜지스터는, 반도체 기판(1) 상에 형성되는 선택 게이트 트랜지스터(SGS)와 동시에 형성된다. 그 때문에, 메모리 셀(MC)과 층간 절연층(5)으로 이루어지는 적층체 상면과 반도체 기판 표면 사이의 단차가 없는 상태에서, 주변 트랜지스터를 형성할 수 있다. 따라서, 주변 회로 영역의 가공은 용이해진다.
따라서, 미세화를 위해 종형 메모리 셀을 적층화시킨 NAND형 플래시 메모리를, 가공의 난이도를 높게 하지 않고 제공할 수 있다.
(B) 실시예
(1) 구조
상술한 NAND 셀 유닛을 이용한 실시예에 대해 설명을 행한다. 또한, 동일 부재에 대해서는, 동일 부호를 붙여, 상세한 설명을 생략한다.
도 7은, 본 실시예의 평면도를 도시한다. 또한, 도 8은, 도 7의 Ⅷ-Ⅷ선을 따라 취한 단면도를 도시하고, 도 9는, 도 7의 Ⅸ-Ⅸ선을 따라 취한 단면도를 도시한다.
메모리 셀 어레이 영역에서, 복수의 NAND 셀 유닛(NU1∼NU4)은, X 방향으로 연장되는 액티브 영역(AA) 내에 배치된다. 또한, Y 방향으로 인접하는 액티브 영역(AA) 사이에는, 소자 분리 영역(STI)이 형성된다.
메모리 셀의 제어 게이트 전극(CG1∼CGn)은, 워드선으로서 Y 방향으로 연장된다.
비트선(BL)은, NAND 셀 유닛(NU1∼NU4)의 각각의 N+형 반도체층(11)에 전기적으로 접속되고, X 방향으로 연장되어 있다. 비트선(BL)은, X 방향으로 인접하는 NAND 셀 유닛(NU1∼NU4)에 의해 공유된다.
메모리 셀이 배치되는 필러 형상의 N-형 반도체층(9)은, NAND 셀 유닛마다, 각각 X 방향으로 이격하고 있다.
X 방향으로 인접하는 2개의 NAND 셀 유닛(예를 들면, NAND 셀 유닛(NU1, NU2))은, 반도체 기판(1) 내에 형성된 1개의 확산층(4A)을 개재하여, 필러 형상의 N-형 반도체층(9)이, 각각의 소스측의 선택 게이트 트랜지스터(SGS)와, 각각 전기적으로 접속되는 구조로 되어 있다.
2개의 NAND 셀 유닛(NU1, NU2)과 같이, 메모리 셀이 형성되지 않는 측면이 대향하고 있는 2개의 N-형 반도체층(9) 사이의 간격은, 이 N-형 반도체층(9) 사이에는 전위차가 발생하지 않으므로, 선택 게이트 트랜지스터(SGS)와 소스선(SL)의 간격보다도 좁은 간격으로 배치할 수 있어, 셀 사이즈를 작게 할 수 있다.
또한, 소스선(SL)은, 예를 들면 NAND 셀 유닛(NU2, NU3)과 같이, 인접하는 2개의 NAND 셀 유닛에 의해 공유된다. 소스선(SL)과 선택 게이트 트랜지스터(SGS)는, 선택 게이트 트랜지스터(SGS)와 소스선(SL) 사이의 절연 내압을 확보할 수 있는 간격을 두고 있다.
상기한 바와 같이, N-형 반도체층(9)과 소스측의 선택 게이트 트랜지스터(SGS)를 접속하는 확산층(4A)을 2개의 NAND 스트링에서 공유하고, 또한 1개의 소스선(SL)을, 2개의 NAND 셀 유닛에서 공유하는 구조로 되어 있으므로, X 방향의 소자 분리 절연 영역은 형성할 필요는 없다.
Y 방향의 소자 분리 절연층 외에, X 방향으로 인접하는 NAND 셀 유닛간을 전기적으로 절연하는 경우에는, X 방향에도 소자 분리 절연층을 형성할 필요가 있고, NAND 셀 유닛과 액티브 영역과의 얼라인먼트의 어긋남을 고려할 필요가 있다. 그 때문에, 가공의 난도는 높아진다.
그러나, 본 실시예의 구조로 되도록 NAND 셀 유닛을 X 방향으로 배치함으로 써, 가공 난도는 높아지게 되어, 제조 수율을 향상할 수 있다. 또한, X 방향의 소자 분리 영역을 확보할 필요가 없기 때문에, 칩 면적의 축소에도 공헌할 수 있다.
이하에, 본 실시예의 제조 방법에 대해 설명을 행한다.
(2) 제조 방법
처음에, 도 10에 도시한 바와 같이, 반도체 기판(1) 내에, 웰 영역이 형성된 후, 반도체 기판(1) 상에, 게이트 절연막으로 되는, 예를 들면 실리콘 산화막이, 열산화법에 의해 형성된다. 다음으로, 게이트 전극으로 되는, 예를 들면 폴리 실리콘막, 또한 마스크재로 되는, 예를 들면 실리콘 질화막이, CVD(Chemical Vapor Deposition)법에 의해, 반도체 기판(1) 상에 순차적으로 형성된다.
계속해서, 마스크재에 패터닝을 실시한 후, 마스크재를 마스크로 하여, 게이트 가공을 행한다. 그렇게 하면, 반도체 기판(1) 표면의 게이트 절연막(2A, 2B, 2C) 상에, 제1 선택 게이트 트랜지스터의 게이트 전극(3A) 및 주변 트랜지스터의 게이트 전극(3B, 3C)이, 각각 형성된다. 그 후, 소스/드레인 영역으로서의 확산층(4A, 4B, 41, 42)이, 예를 들면 이온 주입법에 의해, 반도체 기판(1) 내에 각각 형성된다. 이상에 의해, 반도체 기판(1) 내의 메모리 셀 어레이 영역(100) 및 주변 회로 영역(200)에는, NAND 스트링의 소스측에 접속되는 선택 게이트 트랜지스터(SGS)와, 주변 트랜지스터(Tr1, Tr2)가 각각 형성된다.
그 후, 절연층(13A)이, 예를 들면 CVD법 및 CMP(Chemical Mechanical Polishing)법을 이용하여, 마스크재(14)의 상단과 일치하도록, 형성된다. 또한, 소스선(SL)이, 절연층(13A)에 형성된 개구부를 통하여, 선택 게이트 트랜지스 터(SGS)의 소스 영역으로 되는 확산층(4B)에 접속된다. 또한, 소스선(SL)의 형성과 동시에, 주변 트랜지스터의 확산층(41, 42)에 접속되는 컨택트 플러그를 형성하여도 된다.
다음으로, 도 11에 도시한 바와 같이, 층간 절연층(5) 및 게이트 전극(61∼6n, 7)이, 예를 들면 CVD법에 의해, 절연막(13A) 및 마스크재(14) 상에 교대로 적층된다.
게이트 전극(61∼6n)은, 메모리 셀의 제어 게이트 전극으로 되고, 게이트 전극(7)은 NAND 스트링의 드레인측의 선택 게이트 트랜지스터의 게이트 전극으로 된다.
또한, 본 실시예에서, 게이트 전극(61∼6n, 7)에는, 예를 들면 폴리 실리콘이 이용되지만, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속을 이용하여도 된다. 또한, 층간 절연층(5)에는, 산화 실리콘, BPSG(Boron Phosphorus Silicate Glass), BSG(Boron Silicate Glass) 등이 이용된다.
계속해서, 도 12에 도시한 바와 같이, 층간 절연층(5) 및 게이트 전극(61∼6n, 7)이, 예를 들면 PEP(Photo Etching Process) 및 RIE(Reactiv Ion Etching)법에 의해, 선택적으로 에칭되고, 선택 게이트 트랜지스터(SGS)의 드레인 영역으로 되는 확산층(4A) 표면이 노출되도록, 개구부가 형성된다.
그 후, 도 13에 도시한 바와 같이, 개구부에 면하는 층간 절연층(5) 및 게이트 전극(61∼6n, 7)의 측면 상에, 제1 절연막(8A)(예를 들면, 실리콘 산화막) 및 전하 축적층(8B)(예를 들면, 실리콘 질화막)이, 예를 들면 CVD법에 의해, 순차적으 로 형성된다.
다음으로, 도 14에 도시한 바와 같이, 전하 축적층(8B) 상에 절연막(15)이 형성된다. 이 때, 절연층(15)의 상면은, 폴리 실리콘층(6n)의 상면보다 높고, 게이트 전극(7)의 저면보다 낮은 위치에 설정된다. 계속해서, 절연층(15)의 상면보다 위에 형성되어 있는 전하 축적층(8B) 및 제1 절연막(8A)이, 에칭된다.
절연층(15)이 제거된 후, 도 15에 도시한 바와 같이, 제2 절연층(8C)이, 전하 축적층(8B) 상 및 게이트 전극(7)의 측면 상에 형성된다.
그 후, 도 16에 도시한 바와 같이, 이방성 에칭에 의해, 제1 절연막(8A), 전하 축적층(8B), 제2 절연막(8C)이, 순차적으로, 선택적으로 에칭된 후, 반도체 기판(1) 상, 제1 절연막(8A) 상 및 측면 상에, N-형 반도체층(9)이 형성된다. 이 N-형 반도체층(9)은, 확산층(4A)에 접촉하고 있다. N-형 반도체층(9)은, 예를 들면 저농도의 인(P) 혹은 비소(As)가 도프된 폴리 실리콘이 이용된다. 또한, 이 때 폴리 실리콘을 에피택셜 성장시켜, N-형 반도체층(9)의 결정축이 반도체 기판(1)의 결정축과 일치시킨 에피택셜층으로 되도록, N-형 반도체층(9)을 형성하여도 된다. 그 경우에는, 결정화한 N-형 반도체층(9)에 배치되는 메모리 셀은, 캐리어(전자)의 이동도 향상 등, 소자 특성이 향상된다.
다음으로, 도 17에 도시한 바와 같이, 이방성 에칭법에 의해, N-형 반도체 층(9)을 선택적으로 에칭한다. 이에 의해, 반도체 기판(1)의 상면의 일부를 노출시켜, NAND 셀 유닛마다 N-형 반도체층(9)의 X 방향의 분리가 행해진다.
계속해서, 도 18에 도시한 바와 같이, 절연층(12A)이, 개구부를 매립하도록, N-형 반도체층(9) 측면 상에 형성된다. 이 절연층(12A)의 상면은, 게이트 전극(7)의 저면과 거의 동일한 위치에 설정된다. 그 후, 저농도의 P형 불순물(예를 들면, 붕소(B))이, 예를 들면 GPD(Gas Phase Doping)법에 의해, 절연층(12A)의 상면으로부터 위로 노출되어 있는 반도체층에 대해, 도입된다. 그렇게 하면, 드레인측의 선택 게이트 트랜지스터의 채널 영역으로 되는 P_형 반도체층(10)이 형성된다.
다음으로, 도 19에 도시한 바와 같이, 절연층(12B)이, 절연층(12A) 상에 형성된다. 이 때, 절연층(12B)의 상면은, 게이트 전극(7)의 상면과 거의 동일한 위치에 설정된다. 그 후, 고농도의 N형 불순물이, 절연층(12B)의 상면으로부터 위로 노출되어 있는 반도체층에 대해, 도입된다. 그렇게 하면, 선택 게이트 트랜지스터의 드레인 영역으로 되는 N+형 반도체층(11)이 형성된다.
계속해서, 도 20에 도시한 바와 같이, 절연층(12C)이, 절연층(12B) 상에 형성된다. 다음으로, 복수의 유닛을 형성하기 위해, 반도체층(11) 및 절연층(12C) 상에 X 방향으로 연장되고, Y 방향으로 소정의 간격을 두고 형성된 마스크(도시하지 않음)를 이용하여, 반도체층(9, 10, 11)을 이방성 에칭에 의해, 선택적으로 에칭한다. 그에 의해, 유닛마다 필러 형상의 반도체층으로 되도록, Y 방향의 분리가 이루어진다. 이 에칭 공정에 의해 형성된 홈부에, 절연층(도시하지 않음)이 매립된다. 또한, NAND 셀 유닛마다 필러 형상으로 되도록 반도체층(9, 10, 11)을 Y 방향으로 분리하는 공정은, 상술한 제조 공정의 순서로 한정되는 것은 아니며, 예를 들면 N-형 반도체층(9)을 X 방향으로 분리하는 공정과 동시에 행하여도 된다.
그 후, 소스선(SL) 상부의 영역의 게이트 전극(61∼6n, 7) 및 층간 절연막(5)이, 이방성 에칭법에 의해, 선택적으로 에칭되어, 개구부가 형성된다. 이 개구부에 대해, 예를 들면 텅스텐(W), 티탄(Ti), 몰리브덴(Mo) 등의 어느 하나의 고융점 금속(16)이, 매립된다. 그 후, 가열 처리를 행하면, 게이트 전극을 구성하는 폴리 실리콘이, 실리사이드화하고, 저저항의 실리사이드층을 갖는 제어 게이트 전극(CG1∼CGn) 및 게이트 전극(7)이 얻어진다.
계속해서, 개구부에 매립된 고융점 금속(16) 및 주변 영역에 형성된 층간 절연층(5) 및 게이트 전극재가 제거된 후, 도 21에 도시한 바와 같이, 개구부에 패시베이션막(17) 및 절연층(13B)이 순차적으로 형성된다. 또한, 적층체 상면 전체에 금속막이 형성된 후, 그 금속막에 패터닝이 실시된다. 그 패터닝에 기초하여, 금속막을 선택적으로 에칭함으로써, 비트선(BL)이 N+형 반도체층(11)에 전기적으로 접속되도록 형성된다. 이상의 공정에 의해, 실시예에 도시한 NAND형 플래시 메모리가 완성된다.
이상과 같이, 본 실시예에 도시한 종형 메모리 셀로 이루어지는 NAND형 플래시 메모리에서, 최하단에 위치하는 선택 게이트 트랜지스터는, 필러 형상의 반도체 층에 형성되는 종형 메모리 셀 및 최상단에 위치하는 선택 게이트 트랜지스터를 형성하는 공정 전에, 반도체 기판(1) 상에 형성된다. 그에 의해, 전하 축적층의 제거 등 가공 난도가 높은 공정을 행하지 않고, 최하단의 선택 게이트 트랜지스터를 임계값 전압 제어가 용이한 MIS 구조 트랜지스터로 할 수 있다.
또한, 주변 트랜지스터는, 반도체 기판 상에 형성되는 선택 게이트 트랜지스터와 동시에 형성된다.
그렇기 때문에, 메모리 셀 어레이 영역(100) 내의 소자 형성 후에 주변 회로 영역(200) 내에 소자를 형성하는 경우와 같이, 메모리 셀 어레이 영역과 반도체 기판 표면과의 단차가 없는 상태에서, 주변 트랜지스터를 형성할 수 있으므로, 종형 메모리 셀로 이루어지는 NAND형 플래시 메모리의 가공의 난도를 낮출 수 있다.
(C) 변형예
도 22는, 본 발명의 실시 형태의 변형예를 도시하는 단면도이다. 또한, 도 8 및 도 9에 도시한 부재와 동일한 부재에 대해서는, 동일 부호를 붙여, 상세한 설명은 생략한다.
도 22에 도시한 바와 같이, 2개의 NAND 스트링에 대해, 1개의 소스측의 선택 게이트 트랜지스터(SGS)가 설치된다.
상기의 구조로 함으로써, 소스선(SL) 및 선택 게이트 트랜지스터(SGS)의 수를 줄이고, 또한 줄인 만큼의 소스선과 선택 게이트 트랜지스터 사이의 절연 내압을 고려한 간격을 확보할 필요가 없어진다.
그렇기 때문에, 상기의 구조를 이용함으로써, 칩 면적의 축소를 도모할 수 있다.
3. 기타
본 발명의 실시 형태에 따르면, 가공의 난이도를 내려, 용이하게 미세화 가능한 불휘발성 반도체 메모리를 제공할 수 있다.
본 기술 분야의 당업자들이라면 추가 이점과 변경예를 쉽게 알 수 있을 것이다. 따라서, 광의의 측면에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위 및 그 등가물에 의해 규정되는 바와 같은 본 발명의 일반 개념의 사상과 범주를 벗어나지 않고서 다양한 변경들이 이루어질 수 있다.
도 1은 플래시 메모리의 개략도.
도 2는 본 발명의 실시 형태의 플래시 메모리의 주요부를 도시한 사시도.
도 3은 본 발명의 실시 형태의 1개의 NAND 셀 유닛을 도시한 평면도.
도 4는 도 3의 Ⅳ-Ⅳ선을 따라 취한 단면도.
도 5는 도 3의 V-V선을 따라 취한 단면도.
도 6은 1개의 메모리 셀을 도시하는 단면도.
도 7은 실시예에서의 메모리 셀 어레이 영역의 평면도.
도 8는 도 7의 Ⅷ-Ⅷ선을 따라 취한 단면도.
도 9는 도 7의 Ⅸ-Ⅸ선을 따라 취한 단면도.
도 10은 실시예의 제조 공정의 일 공정을 도시하는 도면.
도 11은 실시예의 제조 공정의 일 공정을 도시하는 도면.
도 12는 실시예의 제조 공정의 일 공정을 도시하는 도면.
도 13은 실시예의 제조 공정의 일 공정을 도시하는 도면.
도 14는 실시예의 제조 공정의 일 공정을 도시하는 도면.
도 15는 실시예의 제조 공정의 일 공정을 도시하는 도면.
도 16은 실시예의 제조 공정의 일 공정을 도시하는 도면.
도 17은 실시예의 제조 공정의 일 공정을 도시하는 도면.
도 18은 실시예의 제조 공정의 일 공정을 도시하는 도면.
도 19는 실시예의 제조 공정의 일 공정을 도시하는 도면.
도 20은 실시예의 제조 공정의 일 공정을 도시하는 도면.
도 21은 실시예의 제조 공정의 일 공정을 도시하는 도면.
도 22는 변형예의 구조를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판 5 : 층간 절연층
8 : 게이트 절연막 8A : 제1 절연막
8B : 전하 축적층 8C : 제2 절연막
9 : 반도체층 10 : P_ 반도체층
11 : N+ 반도체층 13A : 절연층
41, 42 : 확산층 100 : 메모리 셀 어레이 영역
110 : 로우 디코더 회로 120 : 센스 앰프 회로
130 : 제어 회로 CG1∼CGn : 제어 게이트 전극
MC : 메모리 셀

Claims (20)

  1. 반도체 기판과,
    상기 반도체 기판 표면에 대해 수직 방향으로 연장되는 필러 형상의 반도체층과,
    상기 반도체층의 측면 상에 상기 수직 방향으로 나란히 배치되고, 전하 축적층 및 제어 게이트 전극을 갖는 복수의 메모리 셀과,
    상기 반도체 기판 상에 배치되는 제1 선택 게이트 트랜지스터와,
    상기 복수의 메모리 셀의 상기 반도체 기판측과는 반대측의 단부의 상기 반도체층 측면 상에 배치되는 제2 선택 게이트 트랜지스터를 포함하고,
    상기 제1 선택 게이트 트랜지스터는, 상기 반도체 기판 내에 확산층을 갖고, 상기 확산층을 개재하여, 상기 필러 형상의 반도체층과 전기적으로 접속되는 불휘발성 반도체 메모리.
  2. 제1항에 있어서,
    상기 제1 선택 게이트 트랜지스터의 게이트 전극은, 층간 절연막을 개재하여, 상기 복수의 메모리 셀 중 상기 반도체 기판에 가장 가까운 메모리 셀의 제어 게이트 전극의 하부에 있는 불휘발성 반도체 메모리.
  3. 제1항에 있어서,
    상기 제1 선택 게이트 트랜지스터의 소스 영역으로 되는 확산층에 접속되어 상기 반도체 기판상에 배치되는 소스선을 더 포함하고,
    상기 소스선의 상면은, 상기 복수의 메모리 셀 중, 상기 반도체 기판에 가장 가까운 메모리 셀의 상기 제어 게이트 전극의 저면보다 낮은 위치에 있는 불휘발성 반도체 메모리.
  4. 제1항에 있어서,
    상기 제1 및 제2 선택 게이트 트랜지스터는, 인핸스먼트형 MIS 트랜지스터인 불휘발성 반도체 메모리.
  5. 제1항에 있어서,
    상기 메모리 셀은, 디플리션형의 MONOS 구조 트랜지스터인 불휘발성 반도체 메모리.
  6. 제5항에 있어서,
    상기 메모리 셀은, 상기 제어 게이트 전극과 상기 전하 축적층 사이에 형성되는 제1 절연막과, 상기 전하 축적층과 상기 반도체층 사이에 형성되는 제2 절연막을 더 포함하는 불휘발성 반도체 메모리.
  7. 제6항에 있어서,
    상기 제2 선택 게이트 트랜지스터의 게이트 전극과 상기 반도체층 사이에는 상기 제2 절연막과 동일한 구조의 게이트 절연막이 형성되는 불휘발성 반도체 메모 리.
  8. 제1항에 있어서,
    상기 제2 선택 게이트 트랜지스터의 게이트 전극의 게이트 길이는, 상기 메모리 셀의 제어 게이트 길이보다도 큰 불휘발성 반도체 메모리.
  9. 제1항에 있어서,
    상기 반도체층은, 막 두께가 T, 상기 메모리 셀의 게이트 길이가 L로 표시될 때, T는 1㎚보다 두껍고, T는 L×0.8보다 얇은 불휘발성 반도체 메모리.
  10. 제1항에 있어서,
    상기 반도체 기판 상에 배치되는 주변 트랜지스터를 더 포함하는 불휘발성 반도체 메모리.
  11. 반도체 기판 표면의 게이트 절연막 상에 제1 선택 게이트 트랜지스터의 게이트 전극을 형성하는 단계와,
    상기 게이트 전극을 마스크로 하여 상기 제1 선택 게이트 트랜지스터의 소스/드레인 영역으로 되는 확산층을 형성하는 단계와,
    상기 게이트 전극 및 상기 반도체 기판 상에 층간 절연막과 메모리 셀의 제어 게이트 전극재를 교대로 적층시키는 단계와,
    상기 반도체 기판측과는 반대측의 단부에 있는 층간 절연막 상에, 제2 선택 게이트 트랜지스터의 게이트 전극재를 형성하는 단계와,
    상기 제2 선택 게이트 트랜지스터의 게이트 전극재, 상기 제어 게이트 전극재 및 상기 층간 절연막을 순차적으로 에칭하여, 상기 제1 선택 게이트 트랜지스터의 상기 드레인 영역으로 되는 확산층의 상면을 노출시키는 단계와,
    상기 제어 게이트 전극재 및 상기 제2 선택 게이트 트랜지스터의 게이트 전극재의 측면 상에 제1 절연막을 형성하는 단계와,
    상기 제1 절연막의 측면 상에 전하 축적층을 형성하는 단계와,
    제2 선택 게이트 트랜지스터의 게이트 전극의 측면 상에 형성된 상기 제1 절연막 및 상기 전하 축적층을 제거하는 단계와,
    상기 전하 축적층 및 상기 제2 선택 게이트 트랜지스터의 게이트 전극의 측면 상에, 제2 절연막을 형성하는 단계와,
    상기 제2 절연막의 측면 상에, 필러 형상의 반도체층을 형성하는 단계
    를 포함하는 불휘발성 반도체 메모리의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 선택 게이트 트랜지스터의 소스/드레인 영역으로 되는 확산층을 형성한 후에, 상기 소스 영역으로 되는 확산층에 접속되도록 소스선을 형성하는 단계와,
    상기 소스선의 상면 및 상기 제1 선택 게이트 트랜지스터의 게이트 전극 상 에 상기 층간 절연막을 형성하는 단계를 더 포함하는 불휘발성 반도체 메모리의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 선택 게이트 트랜지스터의 게이트 전극의 형성과 동시에, 상기 반도체 기판 표면의 게이트 절연막 상에 주변 트랜지스터의 게이트 전극을 형성하는 단계와,
    상기 제1 선택 게이트 트랜지스터의 소스 및 드레인 영역으로 되는 확산층의 형성과 동시에, 상기 주변 트랜지스터의 소스 및 드레인 영역으로 되는 확산층을 형성하는 단계를 더 포함하는 불휘발성 반도체 메모리의 제조 방법.
  14. 반도체 기판과,
    상기 반도체 기판 표면에 대해 수직 방향으로 연장되는 필러 형상의 제1 및 제2 반도체층과,
    상기 제1 반도체층의 측면 상에 상기 수직 방향으로 나란히 배치되고, 전하 축적층 및 제어 게이트 전극을 갖는 복수의 제1 메모리 셀과,
    상기 복수의 제1 메모리 셀의 상기 반도체 기판과는 반대측의 단부의 상기 반도체층의 측면 상에 배치되는 제1 드레인측 선택 게이트 트랜지스터와,
    상기 제2 반도체층의 측면 상에 상기 수직 방향으로 나란히 배치되고, 전하 축적층 및 제어 게이트 전극을 갖는 복수의 제2 메모리 셀과,
    상기 복수의 제2 메모리 셀의 상기 반도체 기판과는 반대측의 단부의 상기 제2 반도체층의 측면 상에 배치되는 제2 드레인측 선택 게이트 트랜지스터와,
    상기 반도체 기판 상에 배치되는 소스측 선택 게이트 트랜지스터를 포함하고,
    상기 소스측 선택 게이트 트랜지스터는, 상기 반도체 기판 내에 소스 및 드레인 영역으로 되는 확산층을 갖고, 상기 드레인 영역으로 되는 확산층을 개재하여, 상기 제1 및 제2 반도체층과 전기적으로 접속되는 불휘발성 반도체 메모리.
  15. 제14항에 있어서,
    상기 소스측 선택 게이트 트랜지스터의 소스 영역으로 되는 확산층에 접속되는 소스선을 더 포함하고,
    상기 소스선의 상면은, 상기 복수의 메모리 셀 중, 상기 반도체 기판에 가장 가까운 메모리 셀의 상기 제어 게이트 전극의 저면보다 낮은 위치에 있는 불휘발성 반도체 메모리.
  16. 제14항에 있어서,
    상기 제1 및 제2 메모리 셀은 디플리션형의 MONOS 구조 트랜지스터인 불휘발성 반도체 메모리.
  17. 제16항에 있어서,
    상기 제1 및 제2 메모리 셀은, 상기 제어 게이트 전극과 상기 전하 축적층 사이에 각각 형성되는 제1 절연막과, 상기 전하 축적층과 상기 제1 및 제2 반도체층 사이에 각각 형성되는 제2 절연막을 포함하는 불휘발성 반도체 메모리.
  18. 제17항에 있어서,
    상기 제1 및 제2 드레인측 선택 게이트 트랜지스터의 게이트 전극과 상기 제1 및 제2 반도체층 사이에는 상기 제2 절연막과 동일한 구조의 게이트 절연막이 각각 형성되는 불휘발성 반도체 메모리.
  19. 제14항에 있어서,
    상기 제1 및 제2 드레인측 선택 게이트 트랜지스터와 상기 소스측 선택 게이트 트랜지스터는 인핸스먼트형 MIS 트랜지스터인 불휘발성 반도체 메모리.
  20. 제14항에 있어서,
    상기 반도체층은, 막 두께가 T, 상기 메모리 셀의 게이트 길이가 L로 표시될 때, T는 1㎚보다 두껍고, T는 L×0.8보다 얇은 불휘발성 반도체 메모리.
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