以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
(実施の形態1)
本発明は、主として電荷蓄積部にトラップ性絶縁膜(電荷を蓄積可能な絶縁膜)を用いたものであるため、以下の実施の形態では、nチャネル型MISFET(MISFET:Metal Insulator Semiconductor Field Effect Transistor)を基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性(書込・消去・読出時の印加電圧の極性やキャリアの極性)は、nチャネル型MISFETを基本としたメモリセルの場合の動作を説明するためのものであり、pチャネル型MISFETを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。
図1は、本実施の形態の半導体装置の要部断面図である。本実施の形態の半導体装置は、不揮発性メモリ(不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置)を備えた半導体装置(不揮発性半導体記憶装置)であり、図1には、不揮発性メモリのメモリセル領域の要部断面図が示されている。図2は、本実施の形態の半導体装置におけるメモリセルMCの模式的な断面構造を示す要部断面図であり、図3は、メモリセルMCの等価回路図である。なお、図2は、理解を簡単にするために、図1の構造のうち、絶縁膜23,24の図示を省略し、各部位に印加する電圧Vd,Vcg,Vmg,Vs,Vbを模式的に示したものである。
図1〜図3に示される不揮発性メモリは、MONOS膜を用いたスプリットゲート型のメモリセルである。
図1および図2に示されるように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)1には、素子を分離するための素子分離領域(図示せず)が形成されており、この素子分離領域で分離された活性領域に、p型ウエル2が形成されている。メモリセル領域のp型ウエル2には、図1および図2に示されるようなメモリトランジスタおよび制御トランジスタ(選択トランジスタ)からなる不揮発性メモリのメモリセルMCが形成されている。各メモリセル領域には複数のメモリセルMCがアレイ状に形成されており、各メモリセル領域は、素子分離領域によって他の領域から電気的に分離されている。
不揮発性メモリのメモリセルMCは、MONOS膜を用いたスプリットゲート型セルである。
図1および図2に示されるように、不揮発性メモリのメモリセルMCは、半導体基板1のp型ウエル2中に形成されたソースおよびドレイン用のn型の半導体領域MS,MDと、半導体基板1(p型ウエル2)の上部に形成されたメモリゲート電極(第2ゲート電極)MGおよび制御ゲート電極(選択ゲート電極、第1ゲート電極)CGとを有している。そして、不揮発性メモリのメモリセルMCは、更に、制御ゲート電極CGおよび半導体基板1(p型ウエル2)間に形成された絶縁膜(第1絶縁膜)3と、メモリゲート電極MGおよび半導体基板1(p型ウエル2)間とメモリゲート電極MGおよび制御ゲート電極CG間とに形成された絶縁膜(第2絶縁膜)6とを有している。
不揮発性メモリを構成する制御ゲート電極CGおよびメモリゲート電極MGは、それらの対向側面の間に絶縁膜6を介した状態で、半導体基板1の主面に沿って延在し、並んで配置されている。メモリセルMCの制御ゲート電極CGおよびメモリゲート電極MGは、半導体領域MDおよび半導体領域MS間上の半導体基板1(p型ウエル2)の上部に絶縁膜3,6を介して形成されており、半導体領域MS側にメモリゲート電極MGが位置し、半導体領域MD側に制御ゲート電極CGが位置している。制御ゲート電極CGとメモリゲート電極MGは、間に絶縁膜6を介在して互いに隣り合っており、メモリゲート電極MGは、制御ゲート電極CGの側壁上に絶縁膜6を介してサイドウォールスペーサ状に形成されている。また、絶縁膜6は、メモリゲート電極MGと半導体基板1(p型ウエル2)の間の領域と、メモリゲート電極MGと制御ゲート電極CGの間の領域の、両領域に渡って延在している。
制御ゲート電極CGと半導体基板1(p型ウエル2)の間に形成された絶縁膜3(すなわち制御ゲート電極CGの下の絶縁膜3)が、制御トランジスタ(選択トランジスタ)のゲート絶縁膜として機能する。また、メモリゲート電極MGと半導体基板1(p型ウエル2)の間の絶縁膜6(すなわちメモリゲート電極MGの下の絶縁膜6)が、メモリトランジスタのゲート絶縁膜(内部に電荷蓄積部を有するゲート絶縁膜)として機能する。
絶縁膜6は、電荷を蓄積するための窒化シリコン膜6b(すなわち電荷蓄積部)と、その上下に位置する酸化シリコン膜6a,6cの積層膜からなる絶縁膜(ONO膜)である。すなわち、絶縁膜6は、酸化シリコン膜(酸化膜、第1酸化シリコン膜)6aと、酸化シリコン膜6a上の窒化シリコン膜(窒化膜、第1窒化シリコン膜)6bと、窒化シリコン膜6b上の酸化シリコン膜(酸化膜、第2酸化シリコン膜)6cとの積層膜からなる。換言すれば、メモリゲート電極MGから遠い側から順に、酸化シリコン膜6a、窒化シリコン膜6bおよび酸化シリコン膜6cが積層されたONO(oxide-nitride-oxide)膜により、絶縁膜6が構成されている。窒化シリコン膜6bは、絶縁膜6中に形成されたトラップ性絶縁膜であり、電荷を蓄積するための電荷蓄積膜(電荷蓄積部)として機能するので、絶縁膜6は、その内部に電荷蓄積部(ここでは窒化シリコン膜6b)を有する絶縁膜とみなすことができる。
ここで、メモリゲート電極MGよりなるMISFETをメモリトランジスタと、また、制御ゲート電極CGよりなるMISFETを制御トランジスタ(または選択トランジスタ)という。
半導体領域MSは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域MDは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域MSはソース領域として機能する半導体領域、半導体領域MDはドレイン領域として機能する半導体領域である。半導体領域MS,MDは、n型の不純物が導入された半導体領域(n型不純物拡散層)よりなり、それぞれLDD(lightly doped drain)構造を備えている。すなわち、ソース用の半導体領域MSは、n−型半導体領域11aと、n−型半導体領域11aよりも高い不純物濃度を有するn+型半導体領域14aとを有し、ドレイン用の半導体領域MDは、n−型半導体領域11bと、n−型半導体領域11bよりも高い不純物濃度を有するn+型半導体領域14bとを有している。
メモリゲート電極MGの側壁(側面)9b上には、酸化シリコン膜(第3酸化シリコン膜)10が形成されており、この酸化シリコン膜10は、メモリゲート電極MGの上面9aの少なくとも一部上にも形成され、好ましくはメモリゲート電極MGの上面9aの全面上に形成されている。従って、メモリゲート電極MGの絶縁膜6と接していない表面(上面9aおよび側壁9b)の全面上に酸化シリコン膜10が形成されていることが好ましい。なお、メモリゲート電極MGの側壁9bは、絶縁膜6を介して制御ゲート電極CGに隣接する側とは逆側の側壁(側面)である。
メモリゲート電極MGおよび制御ゲート電極CGの側壁(互いに隣接していない側の側壁)上には、酸化シリコンなどの絶縁体(酸化シリコン膜、絶縁膜)からなる側壁絶縁膜(サイドウォール、サイドウォールスペーサ)13a,13bが形成されている。すなわち、絶縁膜6を介して制御ゲート電極CGに隣接する側とは逆側のメモリゲート電極MGの側壁(側面)9b上に、側壁絶縁膜13aが形成され、絶縁膜6を介してメモリゲート電極MGに隣接する側とは逆側の制御ゲート電極CGの側壁(側面)8b上に、側壁絶縁膜13bが形成されている。
また、側壁絶縁膜13bおよび制御ゲート電極CG間と側壁絶縁膜13bおよび半導体基板1(n−型半導体領域11b)間とに、絶縁膜6のうちの酸化シリコン膜6aのみが介在しているが、これは、後述の製造工程で除去されずに残存したものである。側壁絶縁膜13bは好ましくは酸化シリコンからなるので、側壁絶縁膜13bと、側壁絶縁膜13bの下および側壁絶縁膜13bと制御ゲート電極CG間との間に位置する酸化シリコン膜6aとを合わせたもの全体を、側壁絶縁膜とみなすこともできる。
また、側壁絶縁膜13aと半導体基板1(n−型半導体領域11a)との間には、酸化シリコン膜6cおよび窒化シリコン膜6bは介在せずに、絶縁膜6のうちの酸化シリコン膜6aのみが介在しているが、これも後述の製造工程で除去されずに残存したものである。側壁絶縁膜13aは好ましくは酸化シリコンからなるので、側壁絶縁膜13aとその下に位置する酸化シリコン膜6aとを合わせたもの全体を、側壁絶縁膜とみなすこともできる。
また、側壁絶縁膜13aとメモリゲート電極MGとの間には、酸化シリコン膜10が介在している。側壁絶縁膜13aは好ましくは酸化シリコンからなるので、側壁絶縁膜13aと、側壁絶縁膜13aとメモリゲート電極MGとの間に位置する酸化シリコン膜10とを合わせたもの全体を、側壁絶縁膜とみなすこともできる。
ソース部のn−型半導体領域11aはメモリゲート電極MGの側壁9bに対して自己整合的に形成され、n+型半導体領域14aはメモリゲート電極MGの側壁9b上の側壁絶縁膜13aの側面(メモリゲート電極MGに接する側とは逆側の側面)16aに対して自己整合的に形成されている。このため、低濃度のn−型半導体領域11aはメモリゲート電極MGの側壁上の側壁絶縁膜13aの下に形成され、高濃度のn+型半導体領域14aは低濃度のn−型半導体領域11aの外側に形成されている。従って、低濃度のn−型半導体領域11aはメモリトランジスタのチャネル領域に隣接するように形成され、高濃度のn+型半導体領域14aは低濃度のn−型半導体領域11aに接し、メモリトランジスタのチャネル領域からn−型半導体領域11aの分だけ離間するように形成されている。
ドレイン部のn−型半導体領域11bは制御ゲート電極CGの側壁8bに対して自己整合的に形成され、n+型半導体領域14bは制御ゲート電極CGの側壁8b上の側壁絶縁膜13bの側面(制御ゲート電極CGと接する側とは逆側の側面)16bに対して自己整合的に形成されている。このため、低濃度のn−型半導体領域11bは制御ゲート電極CGの側壁上の側壁絶縁膜13bの下に形成され、高濃度のn+型半導体領域14bは低濃度のn−型半導体領域11bの外側に形成されている。従って、低濃度のn−型半導体領域11bは制御トランジスタのチャネル領域に隣接するように形成され、高濃度のn+型半導体領域14bは低濃度のn−型半導体領域11bに接し、制御トランジスタのチャネル領域からn−型半導体領域11bの分だけ離間するように形成されている。
メモリゲート電極MG下の絶縁膜6の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極CG下の絶縁膜3の下に選択トランジスタのチャネル領域が形成される。制御ゲート電極CG下の絶縁膜3の下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域(p型半導体領域)が必要に応じて形成され、メモリゲート電極MG下の絶縁膜6の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域(p型半導体領域またはn型半導体領域)が必要に応じて形成されている。
メモリゲート電極MGおよび制御ゲート電極CGは、n型ポリシリコン(不純物を導入した多結晶シリコン、ドープトポリシリコン)のようなシリコン膜(導電体膜)からなる。制御ゲート電極CGは、半導体基板1上に形成した多結晶シリコン膜(n型不純物を導入またはドープした多結晶シリコン膜)をパターニングすることにより形成されている。メモリゲート電極MGは、半導体基板1上に制御ゲート電極CGを覆うように形成した多結晶シリコン膜(n型不純物を導入またはドープした多結晶シリコン膜)を異方性エッチングし、制御ゲート電極CGの側壁上に絶縁膜6を介してこの多結晶シリコン膜を残存させることにより形成されている。従って、制御ゲート電極CGおよびメモリゲート電極MGは、シリコン(Si)を主成分として含有している。
制御ゲート電極CGの上部(上面)とn+型半導体領域14a,14bの上面(表面)には、サリサイドプロセスにより、金属シリサイド層(金属シリサイド膜)21が形成されている。金属シリサイド層21は、例えばコバルトシリサイド層などからなる。一方、メモリゲート電極MGの上面9aには、金属シリサイド層21が全く形成されていないか、あるいは、メモリゲート電極MGの上面の少なくとも一部上に金属シリサイド層21が形成されていない。金属シリサイド層21により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
本実施の形態では、メモリゲート電極MGの上面9aは窪んでおり、メモリゲート電極MGの上面9aの少なくとも一部(好ましくは全面)上には、金属シリサイド層が形成されておらず、酸化シリコン膜10で覆われている。
半導体基板1上には、制御ゲート電極CGおよびメモリゲート電極MGを覆うように、絶縁膜23と絶縁膜23上の絶縁膜24とが形成されている。絶縁膜(窒化シリコン膜)23は、絶縁膜24よりも薄く、好ましくは窒化シリコン膜からなる。絶縁膜(酸化シリコン膜)24は、絶縁膜23よりも厚く、好ましくは酸化シリコン膜などからなる。メモリゲート電極MGの上面9aの少なくとも一部(好ましくは全面)上を覆う酸化シリコン膜10は、メモリゲート電極MGの上面9aと絶縁膜23の間に介在している。後述するように、絶縁膜23,24にコンタクトホール25が形成され、コンタクトホール25にプラグ26が埋め込まれ、プラグ26が埋め込まれた絶縁膜24上に配線27などが形成されているが、図1では図示を省略している。なお、絶縁膜24は、層間絶縁膜として機能し、絶縁膜23は、絶縁膜24にコンタクトホール25を形成する際のエッチングストッパ膜として機能することができる。
図4は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図4の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図2および図3に示されるようなメモリセル(選択メモリセル)のドレイン領域(半導体領域MD)に印加する電圧Vd、制御ゲート電極CGに印加する電圧Vcg、メモリゲート電極MGに印加する電圧Vmg、ソース領域(半導体領域MS)に印加する電圧Vs、およびp型ウエル2に印加されるベース電圧Vbが記載されている。なお、図4の表に示したものは電圧の印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜6中の電荷蓄積部である窒化シリコン膜6bへの電子の注入を「書込」、ホール(hole:正孔)の注入を「消去」と定義する。
書込み方式は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図4の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜6中の窒化シリコン膜6b中に電子(エレクトロン)を注入する。ホットエレクトロンは、2つのゲート電極(メモリゲート電極MGおよび制御ゲート電極CG)間の下のチャネル領域(ソース、ドレイン間)で発生し、メモリゲート電極MGの下の絶縁膜6中の電荷蓄積部である窒化シリコン膜6bの選択トランジスタ側の領域に局所的にホットエレクトロンが注入される。注入されたホットエレクトロン(電子)は、絶縁膜6中の窒化シリコン膜6b中のトラップに捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。
消去方法は、BTBT(Band-To-Band Tunneling:バンド間トンネル現象)ホットホール注入消去方式を用いることができる。すなわち、BTBT(バンド間トンネル現象)により発生したホール(正孔)を電荷蓄積部(絶縁膜6中の窒化シリコン膜6b)に注入することにより消去を行う。例えば図4の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、BTBT(Band-To-Band Tunneling)現象によりホール(正孔)を発生させ電界加速することで選択メモリセルの絶縁膜6中の窒化シリコン膜6b中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。
読出し時には、例えば図4の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極MGに印加する電圧Vmgを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
次に、本実施の形態の半導体装置の製造方法について説明する。
図5〜図17は、本実施の形態の半導体装置の製造工程中の要部断面図である。図5〜図17の各図には、ソース領域を共有する2つのメモリセル領域の断面図を示してある。
図5に示されるように、まず、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)1を準備する。それから、半導体基板1の主面に、STI(Shallow Trench Isolation)法またはLOCOS(Local Oxidization of Silicon )法などにより素子分離領域(ここでは図示されないが、後述の実施の形態5の素子分離領域31がこれに対応する)を形成する。
次に、半導体基板1のメモリセル形成領域(不揮発性メモリのメモリセルを形成すべき領域)に、p型ウエル2を形成する。p型ウエル2は、例えばホウ素(B)などのp型の不純物を半導体基板1にイオン注入することなどによって形成することができる。それから、必要に応じて、p型ウエル2の表面部(表層部)に、制御トランジスタのしきい値調整のためのイオン注入を行う。これにより、制御トランジスタのチャネル領域の不純物濃度を調整し、制御トランジスタのしきい値を所望の値に制御することができる。
次に、半導体基板1(p型ウエル2)表面を清浄化処理した後、半導体基板1の主面(p型ウエル2の表面)に、制御トランジスタのゲート絶縁膜用の絶縁膜3(第1絶縁膜)を形成する。絶縁膜3は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。絶縁膜3の膜厚(形成膜厚)は、例えば3nm程度とすることができる。
次に、半導体基板1の主面上(絶縁膜3上)の全面に、制御ゲート電極CG形成用の導電体膜4を形成(堆積)する。導電体膜4は、多結晶シリコン膜(n型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜)などのシリコン膜からなり、CVD(Chemical Vapor Deposition:化学的気相成長)法などを用いて形成することができる。導電体膜4の膜厚(堆積膜厚)は、例えば250nm程度とすることができる。
次に、フォトリソグラフィ法およびドライエッチング法などを用いて、導電体膜4をパターニング(パターン化、加工、選択的に除去)する。例えば反応性イオンエッチング(RIE:Reactive Ion Etching)などを用いて導電体膜4をパターニングすることができる。このときに使用するエッチングガスには、例えば、Cl2およびO2が使用され、導電体膜4の側壁等にポリマ(ポリマー)が付着しにくい条件で、導電体膜4のパターニングのためのエッチングが行われる。
パターニングされた導電体膜4により、制御トランジスタの制御ゲート電極CG(第1ゲート電極)が形成される。制御ゲート電極CGは、図面の奥行き方向に延在し、線状のパターンである。制御ゲート電極CGのゲート長は、例えば100nm程度とすることができる。なお、この導電体膜4のパターニングの際には、半導体基板1の表面に不要なダメージが入らないように、絶縁膜3の表面が露出した段階でドライエッチングを停止することが好ましい。
次に、必要に応じて、p型ウエル2の表面部(表層部)に、メモリトランジスタのしきい値調整のためのイオン注入を行う。このイオン注入では、メモリトランジスタのチャネル領域となる領域には不純物イオンが注入されるが、メモリトランジスタのチャネル領域となる領域には、制御ゲート電極CGが存在するので、不純物イオンは注入されない。これにより、メモリトランジスタのチャネル領域の不純物濃度を調整し、メモリトランジスタのしきい値を所望の値に制御することができる。
次に、半導体基板1表面の保護用に残した絶縁膜3をフッ酸などを用いたウェットエッチングなどで除去する。これにより、制御ゲート電極CGの下に絶縁膜3が残存し、他の領域の絶縁膜3が除去される。制御ゲート電極CGの下に残存する絶縁膜3が、制御トランジスタのゲート絶縁膜となる。このようにして、図5の構造が得られる。
次に、図6に示されるように、半導体基板1の主面と制御ゲート電極CGの表面上に、メモリトランジスタのゲート絶縁膜用の絶縁膜6(第2絶縁膜)を形成する。絶縁膜6は、上記のように、内部に電荷蓄積部を有する絶縁膜であり、下から順に形成された酸化シリコン膜6a(第1酸化シリコン膜)、窒化シリコン膜6b(第2酸化シリコン膜)および酸化シリコン膜6c(第3酸化シリコン膜)の積層膜(ONO膜)からなる。絶縁膜6は、p型ウエル2の表面上や制御ゲート電極CGの露出面(側壁および上面)上に形成される。
絶縁膜6のうち、酸化シリコン膜は、例えば酸化処理(熱酸化処理)またはCVD(Chemical Vapor Deposition:化学的気相成長)あるいはその組み合わせにより形成することができ、窒化シリコン膜は、例えばCVD法により形成することができる。例えば、半導体基板1(p型ウエル2)の表面上と制御ゲート電極CGの表面(側面および上面)上とに酸化シリコン膜6aを熱酸化により形成した後、酸化シリコン膜6a上に窒化シリコン膜6bをCVD法で堆積し、更に窒化シリコン膜6b上に酸化シリコン膜6cをCVD法または熱酸化あるいはその両方で形成することができる。酸化シリコン膜6aの厚みは、例えば3〜6nm程度とすることができ、窒化シリコン膜6bの厚みは、例えば10〜20nm程度とすることができ、酸化シリコン膜6cの厚みは、例えば6〜10nm程度とすることができる。
絶縁膜6は、後で形成されるメモリゲートのゲート絶縁膜として機能し、電荷保持機能を有する。従って、絶縁膜6は少なくとも3層の積層構造を有し、外側の層(酸化シリコン膜6a,6c)のポテンシャル障壁高さに比べ、内側の層(窒化シリコン膜6b)のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜6を、酸化シリコン膜6aと、酸化シリコン膜6a上の窒化シリコン膜6bと、窒化シリコン膜6b上の酸化シリコン膜6cとを有する積層膜とすることで達成できる。
次に、半導体基板1の主面全面上に、すなわち絶縁膜6上に、制御ゲート電極CGを覆うように、メモリゲート電極MG形成用の導電体膜7(第1導電体膜)を形成(堆積)する。導電体膜7は、多結晶シリコン膜(n型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜)などのシリコン膜からなり、CVD法などを用いて形成することができる。導電体膜7の膜厚(堆積膜厚)は、例えば50〜100nm程度とすることができる。
次に、図7に示されるように、異方性エッチング技術により、絶縁膜6の上面が露出するように導電体膜7をエッチバック(エッチング、ドライエッチング、異方性エッチング)し、制御ゲート電極CGの両方の側壁上に(絶縁膜6を介して)導電体膜7を残し、他の領域の導電体膜7を除去する。
これにより、制御ゲート電極CGの側壁(側面)上に、絶縁膜6を介して導電体膜7が残存し、他の領域の導電体膜7が除去されて、残存した導電体膜7からなるメモリゲート電極MG(第2ゲート電極)および多結晶シリコンスペーサPSが形成される。この際、制御ゲート電極CGの両側壁(互いに反対側の側壁)のうち、一方の側壁上に絶縁膜6を介して残存する導電体膜(多結晶シリコン膜)7がメモリゲート電極MGとなり、他方の側壁上に絶縁膜6を介して残存する導電体膜(多結晶シリコン膜)7が多結晶シリコンスペーサPSとなる。
このように、ゲート電極の側壁上に絶縁膜のサイドウォール(側壁スペーサ、側壁絶縁膜)を形成するのと同様の手法を用いて、サイドウォールスペーサ状のメモリゲート電極MGおよび多結晶シリコンスペーサPSを形成することができる。メモリゲート電極MGと多結晶シリコンスペーサPSは、制御ゲート電極CGの互いに反対側となる側壁上に形成されており、制御ゲート電極CGを挟んでほぼ対称な構造を有している。なお、メモリゲート電極MGの下の絶縁膜6がメモリトランジスタのゲート絶縁膜となる。このようにして、絶縁膜6上に、制御ゲート電極CGと絶縁膜6を介して隣り合うメモリゲート電極MGが形成され、形成されたメモリゲート電極MGは、その上面9aと側壁(側面)9bとが露出され、他の面(側壁9bとは反対側の側面と下面)が絶縁膜6に接した状態となっている。
導電体膜7のエッチバック(異方性エッチング)工程は、例えばエッチングガスとしてHBr、O2およびHeを用いたドライエッチングにより行うことができる。
本実施の形態では、メモリゲート電極MGおよび多結晶シリコンスペーサPSの上面9a,7aが窪むように、メモリゲート電極MGおよび多結晶シリコンスペーサPSを形成するための導電体膜7の上記エッチバック(異方性エッチング)工程を行う。すなわち、導電体膜7をエッチバック(異方性エッチング)することにより、上面9a,7aが窪んでいるメモリゲート電極MGおよび多結晶シリコンスペーサPSを形成するのである。具体的には、窪んだ面(上面9a)は、制御ゲート電極CG側に近づくにつれて、後で形成する絶縁膜12の膜厚が厚くなるような形状である。メモリゲート電極MGの上面9aと多結晶シリコンスペーサPSの上面7aとが窪む理由は、次のようなものである。
本実施の形態では、多結晶シリコン(導電体膜7)以外の物質である酸化シリコン膜に対する多結晶シリコン膜(導電体膜7)のエッチング選択比が高く、かつポリマが導電体膜7の側壁7b上に付着(堆積)しやすいプロセス条件(エッチング条件)で、導電体膜7の上記エッチバック(異方性エッチング)工程を行う。ここで、導電体膜7の側壁7bは、下地の制御ゲート電極CGの段差に応じて生じた導電体膜7の段差部での側壁である。これにより、ポリマが付着(堆積)しやすい導電体膜7の側壁7bの近傍で、ポリマがエッチングガスと多結晶シリコン(導電体膜7)との反応を防ぎ、導電体膜7の側壁7bの近傍でエッチング速度が低下する。このため、形成されたメモリゲート電極MGおよび多結晶シリコンスペーサPSは、その上面9a,7aが窪むことになる。
ポリマが導電体膜7の側壁7b上に付着(堆積)する量については、例えばエッチングガスの種類や流量、エッチング時の印加電力などを調整することにより、制御することができる。エッチングの条件出しを行う際に、側壁上へのポリマの堆積がなるべく少なくなるようなエッチング条件を探すのが一般的であるが、本実施の形態では、逆に側壁上へのポリマの堆積が多くなるようなエッチング条件を探して導電体膜7のエッチバックを行うことで、メモリゲート電極MGおよび多結晶シリコンスペーサPSの上面9a,7aを窪ませるのである。
このとき、酸化シリコン膜に対する多結晶シリコン膜のエッチング選択比が高いエッチングガスとして、例えば、HBr、O2およびHeを用いたドライエッチングにより、導電体膜7のエッチバック工程を行うことができる。また、このときのエッチングガス雰囲気は、O2の割合が5%以上(mol比)の雰囲気によって行われ、より好ましくは、O2の割合が5%〜8%の範囲(mol比)で行われる。すなわち、導電体膜7のエッチバック工程は、前述の導電体膜4のエッチング条件(導電体膜4をパターニングして制御ゲート電極CGを形成するためのエッチングの条件)よりも、ポリマが付着しやすい条件で行われる。
上記のようにしてメモリゲート電極MGおよび多結晶シリコンスペーサPSを形成した後、メモリゲート電極MGが覆われかつ多結晶シリコンスペーサPSが露出されるようなフォトレジストパターン(図示せず)をフォトリソグラフィ技術を用いて半導体基板1上に形成し、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、多結晶シリコンスペーサPSを除去する。これにより、図8に示されるように、多結晶シリコンスペーサPSが除去されるが、メモリゲート電極MGは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。その後、フォトレジストパターンを除去する。
次に、図9に示されるように、絶縁膜6のうち、露出する部分の酸化シリコン膜6cを除去する。酸化シリコン膜6cの除去には、例えば希フッ酸を用いたウェットエッチングなどを用いることができる。この酸化シリコン膜6cの除去工程により、メモリゲート電極MGの下方領域と、メモリゲート電極MGと制御ゲート電極CGの間の領域とで、酸化シリコン膜6cが残存し、それ以外の領域で酸化シリコン膜6cが除去される。酸化シリコン膜6cの除去工程は、酸化シリコン膜6cに比べて窒化シリコン膜6bがエッチングされにくいエッチング条件で行うため、窒化シリコン膜6bはエッチングストッパとして機能して残存する。
次に、図10に示されるように、メモリゲート電極MGの露出部分(すなわち絶縁膜6と接していない表面である上面9aおよび側壁9b)上に、絶縁膜として酸化シリコン膜(酸化膜、絶縁膜)10を形成する。酸化シリコン膜10(第3酸化シリコン膜)は、熱酸化法により形成することが好ましい。これにより、メモリゲート電極MGの絶縁膜6と接していない表面である上面9aおよび側壁9bは酸化シリコン膜10で覆われ、メモリゲート電極MGを構成するシリコン膜の露出部は無くなる。酸化シリコン膜10は、この後に行う窒化シリコン膜6bの除去工程でメモリゲート電極MGを保護するためと、後で行うサリサイドプロセスでメモリゲート電極MG上に金属シリサイド層が形成されるのを抑制または防止するために、形成される。
次に、図11に示されるように、絶縁膜6のうち、露出する部分の窒化シリコン膜6bを除去する。窒化シリコン膜6bの除去には、例えばリン酸を用いたウェットエッチングなどを用いることができる。この窒化シリコン膜6bの除去工程により、メモリゲート電極MGの下方領域と、メモリゲート電極MGと制御ゲート電極CGの間の領域とで、窒化シリコン膜6bが残存し、それ以外の領域で窒化シリコン膜6bが除去される。窒化シリコン膜6bの除去工程は、窒化シリコン膜6bに比べて酸化シリコン膜6a,10がエッチングされにくいエッチング条件で行うため、酸化シリコン膜6aはエッチングストッパとして機能し、酸化シリコン膜6aおよび酸化シリコン膜10は残存する。
シリコン領域が露出した状態でエッチングを行って酸化シリコン膜を選択的に除去する場合は、エッチング条件(例えばエッチング液の種類や濃度など)を調整することにより、シリコン領域へのエッチングダメージを防止しながら酸化シリコン膜を選択的にエッチングすることが可能である。それに比べて、シリコン領域が露出した状態でエッチングを行って窒化シリコン膜を選択的に除去する場合には、シリコン領域へエッチングダメージが入りやすい。それに対して、本実施の形態では、窒化シリコン膜6bの除去工程では、メモリゲート電極MGは露出しておらず、酸化シリコン膜10がメモリゲート電極MGの保護膜として機能するので、メモリゲート電極MGがエッチングによるダメージを受けるのを防止できる。このため、窒化シリコン膜6bの除去工程の前にメモリゲート電極MGの露出部分(すなわち上面9aおよび側壁9b)上に形成しておく絶縁膜(ここでは酸化シリコン膜10)は、窒化シリコン膜6bに対するエッチング選択比を高くすることができる酸化シリコン膜が好ましく、また、エッチングストッパとして機能させる酸化シリコン膜6aと同じ材料、すなわち酸化シリコン膜であることが好ましい。
次に、図12に示されるように、p型ウエル2の制御ゲート電極CGおよびメモリゲート電極MGの両側の領域に低濃度のn型不純物のイオン打ち込みを行い、ソース部とドレイン部に、それぞれn−型半導体領域11aとn−型半導体領域11bを形成する。このイオン注入工程では、制御ゲート電極CGおよびメモリゲート電極MGの下の領域には不純物が注入されず、その両側の領域に、n型不純物がイオン注入されてn−型半導体領域11a,11bが形成される。従って、n−型半導体領域11aは、メモリゲート電極MGの側壁9bにほぼ整合(自己整合)して形成され、n−型半導体領域11bは、制御ゲート電極CGの側壁(絶縁膜6を介してメモリゲート電極MGに隣接する側とは逆側の側壁)にほぼ整合(自己整合)して形成される。また、n−型半導体領域11aとn−型半導体領域11bは、同じイオン注入工程で形成しても、あるいは、フォトリソグラフィ技術で注入阻止用のフォトレジスト膜を形成することで別々のイオン注入工程で形成してもよい。n−型半導体領域11a,11bを同じイオン注入工程で形成すれば、製造工程数を低減できる。
次に、半導体基板1の主面全面上に、制御ゲート電極CGおよびメモリゲート電極MGを覆うように、絶縁膜12(第3絶縁膜)を形成(堆積)する。絶縁膜12は、側壁絶縁膜13a,13b形成用の絶縁膜であり、酸化シリコン膜からなることが好ましく、例えばCVD法などにより形成することができる。絶縁膜12の堆積膜厚は、例えば50〜150nm程度とすることができる。
次に、図13に示されるように、絶縁膜12を異方性エッチング技術を用いてエッチバック(エッチング、異方性エッチング)することで、制御ゲート電極CGの側壁とメモリゲート電極MGの側壁9b上に絶縁膜12を側壁絶縁膜(側壁スペーサ)13a,13bとして残し、他の領域の絶縁膜12を除去する。メモリゲート電極MGの側壁(側面)9b上に残存する絶縁膜12により、側壁絶縁膜13aが形成され、制御ゲート電極CGの側壁(絶縁膜6を介してメモリゲート電極MGに隣接する側とは逆側の側壁)上に残存する絶縁膜12により、側壁絶縁膜13bが形成される。側壁絶縁膜13a,13bが形成されるメモリゲート電極MGおよび制御ゲート電極CGの側壁は、絶縁膜6を介して互いに対向(隣接)する側壁とは反対側の側壁である。
絶縁膜12のエッチバック工程では、不要な絶縁膜12(側壁絶縁膜13a,13bとなる部分以外の絶縁膜12)が残存しないように適量のオーバーエッチングを行う。このオーバーエッチングにより、制御ゲート電極CGとメモリゲート電極MGとの間、メモリゲート電極MGの下方、側壁絶縁膜13a,13bの下方、および側壁絶縁膜13bと制御ゲート電極CGとの間に位置する酸化シリコン膜6aは、エッチングされずに残存するが、それ以外の領域の酸化シリコン膜6aはエッチングされて除去される。このため、絶縁膜12のエッチバック工程により、制御ゲート電極CG上の酸化シリコン膜6aも除去されて、制御ゲート電極CGの上面8aが露出される。
また、酸化シリコン膜10のうち、メモリゲート電極MGの側壁9b上に形成されていた部分は、絶縁膜12のエッチバック工程を行っても、形成された側壁絶縁膜13aで覆われているので、除去されずにメモリゲート電極MGと側壁絶縁膜13aとの間で残存する。従って、メモリゲート電極MGの側壁9b上に側壁絶縁膜13aが形成されるが、メモリゲート電極MGの側壁9bと側壁絶縁膜13aとの間には酸化シリコン膜10が介在している。
本実施の形態では、絶縁膜12のエッチバック工程を行っても、メモリゲート電極MGの上面9aの少なくとも一部上に酸化シリコン膜10が残存するようにし、より好ましくは、メモリゲート電極MGの上面9aの全面上に酸化シリコン膜10が残存するようにする。
本実施の形態とは異なり、メモリゲート電極MGの上面9aが窪んでいなかった場合は、絶縁膜12のエッチバック工程によって、メモリゲート電極MGの上面9a上の酸化シリコン膜10も除去されやすい。それに対して、本実施の形態では、メモリゲート電極MGの上面9aが窪んでいる。よって、絶縁膜12のエッチバック工程を行っても、メモリゲート電極MGの上面9a上に酸化シリコン膜10を残存させやすい。平坦な面に比べて、窪んだ面(ここでは上面9a)で酸化シリコン膜10が残存しやすい理由は、窪んだ面の垂直方向に対しての絶縁膜12の膜厚が厚くなるためである。従って、平坦な面が露出した段階でも、メモリゲート電極MGの窪み内では、絶縁膜12が残存しやすくなる。
但し、絶縁膜12のエッチバック工程におけるオーバーエッチング量が多すぎると、たとえ本実施の形態のようにメモリゲート電極MGの上面9aが窪んでいたとしても、メモリゲート電極MGの上面9a上から酸化シリコン膜10が完全に除去されてしまう虞がある。このため、本実施の形態では、絶縁膜12のエッチバック工程におけるオーバーエッチング量を制御して、メモリゲート電極MGの上面9a上に酸化シリコン膜10を残存させる。すなわち、制御ゲート電極CG上の酸化シリコン膜6aは完全に除去されて制御ゲート電極CGの上面8aが露出するが、メモリゲート電極MGの上面9a上に酸化シリコン膜10の少なくとも一部が残存するように、絶縁膜12のエッチバック工程におけるオーバーエッチング量を制御する。
このように、絶縁膜12のエッチバック工程で、メモリゲート電極MGの側壁9b上と制御ゲート電極CGの側壁上とに、絶縁膜12を側壁絶縁膜13a,13bとして残し、他の領域の絶縁膜12を除去することで、メモリゲート電極MGの側壁9b上と、制御ゲート電極CGの側壁上とに、側壁絶縁膜13a,13bが形成されるとともに、メモリゲート電極MGの上面9aの少なくとも一部上に酸化シリコン膜10を残存させる。
ここで、メモリゲート電極MGの絶縁膜6と接していない表面は、上面9aおよび側壁9bにより構成されているが、側壁絶縁膜13aで覆われている部分を側壁9bとみなすことができ、また、側壁絶縁膜13aで覆われている部分(すなわち側壁9b)よりも制御ゲート電極CG側に位置する部分を上面9aとみなすことができる。
本実施の形態では、側壁絶縁膜13a,13bを形成するための絶縁膜12のエッチバック工程において、メモリゲート電極MGの上面9aの全面上に酸化シリコン膜10を残存させることが好ましく、これにより、メモリゲート電極MGの絶縁膜6と接していない表面(すなわち上面9aおよび側壁9b)は、酸化シリコン膜10(および側壁絶縁膜13a)で覆われ、メモリゲート電極MGの露出部が生じない。これにより、後述のサリサイドプロセスを行っても、メモリゲート電極MG上に後述の金属シリサイド層21が形成されないようにすることができる。
また、側壁絶縁膜13a,13bを形成するための絶縁膜12のエッチバック工程において、メモリゲート電極MGの上面9aの一部上に酸化シリコン膜10を残存させるが、メモリゲート電極MGの上面9aの他の部分を露出させることもできる。この場合、後述のサリサイドプロセスを行うことで、メモリゲート電極MGの上面9aのうち酸化シリコン膜10で覆われていない部分上に後述の金属シリサイド層21が形成され、後述の図19の構造が得られる。
上述のようにして側壁絶縁膜13a,13bを形成した後、図14に示されるように、p型ウエル2の制御ゲート電極CG、メモリゲート電極MGおよび側壁絶縁膜13a,13bの両側の領域に高濃度のn型不純物のイオン打ち込みを行い、ソース部とドレイン部に、それぞれn+型半導体領域14aとn+型半導体領域14bを形成する。このイオン注入工程では、制御ゲート電極CGの側壁上の側壁絶縁膜13bとメモリゲート電極MGの側壁9b上の側壁絶縁膜13aをイオン注入阻止マスクとして用いて、半導体基板1(p型ウエル2)にイオン注入する。このため、このイオン注入工程では、制御ゲート電極CG、メモリゲート電極MGおよび側壁絶縁膜13a,13bの下の領域には不純物が注入されず、その両側の領域に、n型不純物がイオン注入されてn+型半導体領域14a,14bが形成される。従って、n+型半導体領域14aは、メモリゲート電極MGの側壁9b上の側壁絶縁膜13aの側面(側壁)に整合(自己整合)して形成され、n+型半導体領域14bは、制御ゲート電極CGの側壁上の側壁絶縁膜13bの側面(側壁)に整合(自己整合)して形成される。また、n+型半導体領域14aとn+型半導体領域14bは、同じイオン注入工程で形成しても、あるいは、フォトリソグラフィ技術で注入阻止用のフォトレジスト膜を形成することで別々のイオン注入工程で形成してもよい。n+型半導体領域14a,14bを同じイオン注入工程で形成すれば、製造工程数を低減できる。
n−型半導体領域11aとそれよりも高不純物濃度のn+型半導体領域14aとにより、メモリトランジスタのソース領域として機能するn型の半導体領域MSが形成され、n−型半導体領域11bとそれよりも高不純物濃度のn+型半導体領域14bとにより、制御トランジスタのドレイン領域として機能するn型の半導体領域MDが形成される。
次に、必要に応じてエッチング(例えば希フッ酸などを用いたウェットエッチング)を行ってn+型半導体領域14a,14bの上面と制御ゲート電極CGの上面8aとを清浄化(露出)させる。このときのエッチングは、自然酸化膜を除去する程度の軽いエッチングなので、メモリゲート電極MGの上面9a上の酸化シリコン膜10は除去されずに残存する(後述の実施の形態2〜5でも同様)。それから、n+型半導体領域14a,14bの上面および制御ゲート電極CGの上面8a上を含む半導体基板1の主面全面上に、制御ゲート電極CG、メモリゲート電極MGおよび側壁絶縁膜13a,13bを覆うように、金属膜17を形成(堆積)する。金属膜17は、例えばコバルト(Co)膜などからなり、スパッタリング法などを用いて形成することができる。
上記のように、制御ゲート電極CG(を形成する導電体膜4)の上面8aが露出した状態で金属膜17を形成しているので、制御ゲート電極CG(を形成する導電体膜4)の上面8aは、金属膜17と接触する。しかしながら、メモリゲート電極MG(を形成する導電体膜7)は、側壁9bが酸化シリコン膜10および側壁絶縁膜13aで覆われ、上部(上面9a)に酸化シリコン膜10が残存した状態であったので、メモリゲート電極MG(を形成する導電体膜7)の上面9aおよび側壁9bは金属膜17とは接触せずに、メモリゲート電極MGと金属膜17との間に酸化シリコン膜10および側壁絶縁膜13aが介在する。
次に、図15に示されるように、半導体基板1に対して熱処理を施すことによって、n+型半導体領域14a,14bおよび制御ゲート電極CGの上層部分(表層部分)を金属膜17と反応させ、それによって、n+型半導体領域14a,14bおよび制御ゲート電極CGの上部(上面、表面、上層部)に、それぞれコバルトシリサイド層などの金属シリサイド層(金属シリサイド膜)21を形成する。その後、未反応の金属膜17を除去する。このように、いわゆるサリサイドプロセスを行うことによって、n+型半導体領域14a,14bおよび制御ゲート電極CGの上部に金属シリサイド層21を形成し、それによって、ソース、ドレインや制御ゲート電極CGの抵抗を低抵抗化することができる。
上記のように、制御ゲート電極CG(を形成する導電体膜4)の上面8aが金属膜17と接触していた状態で熱処理を行うので、制御ゲート電極CG(を形成する導電体膜4)の上層部分が金属膜17と反応して、制御ゲート電極CG(を形成する導電体膜4)の上部(上面)に金属シリサイド層21が形成される。しかしながら、メモリゲート電極MG(を形成する導電体膜7)の側壁9bおよび上面9aは、金属膜17とは接触せずに、間に側壁絶縁膜13aおよび酸化シリコン膜10が介在していたので、メモリゲート電極MGと金属膜17とは反応しない。このため、メモリゲート電極MGの側面(側壁9b)および上部(上面9a)には、金属シリサイド層21が形成されない。
このように、本実施の形態では、制御ゲート電極CG(を形成する導電体膜4)の上部(上面)に金属シリサイド層21が形成されるが、メモリゲート電極MG(を形成する導電体膜7)上には、金属シリサイド層(21)は形成されない。
このようにして、図15に示されるような構造が得られ、不揮発性メモリのメモリセルMCが形成される。
なお、本実施の形態では、金属膜17としてコバルトを例示したが、これに代えて、ニッケルを金属膜17に用いて、金属シリサイド層21としてニッケルシリサイド層を形成することもできる。
次に、図16に示されるように、半導体基板1の主面全面上に、制御ゲート電極CGおよびメモリゲート電極MGを覆うように、絶縁膜23を形成(堆積)し、絶縁膜23上に絶縁膜24を形成(堆積)する。それから、必要に応じてCMP(Chemical Mechanical Polishing)法などを用いて絶縁膜24の上面を平坦化する。
絶縁膜23は好ましくは窒化シリコン膜からなり、絶縁膜23上の絶縁膜24は酸化シリコン膜などからなり、それぞれCVD法などを用いて形成することができる。絶縁膜23の膜厚は、絶縁膜24の膜厚よりも薄い。厚い絶縁膜24は、層間絶縁膜として機能し、薄い絶縁膜(窒化シリコン膜)23は、絶縁膜24にコンタクトホールを形成する際のエッチングストッパ膜としてとして機能する。
次に、図17に示されるように、フォトリソグラフィ法を用いて絶縁膜24上に形成したフォトレジストパターン(図示せず)をエッチングマスクとして、絶縁膜24および絶縁膜23をドライエッチングすることにより、絶縁膜23,24にコンタクトホール(開口部、貫通孔)25を形成する。コンタクトホール25を形成する際には、まず絶縁膜24をドライエッチングして絶縁膜23をエッチングストッパ膜として機能させ、その後、コンタクトホール25の底部の絶縁膜23をドライエッチングで除去して、絶縁膜23,24を貫通するコンタクトホール25を形成する。このように、絶縁膜23を、絶縁膜(層間絶縁膜)24をエッチングする際のエッチングストッパとして機能させることで、コンタクトホール25をエッチングにより形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避することができる。
コンタクトホール25は、n+型半導体領域14a,14b、制御ゲート電極CG、メモリゲート電極MGの上部などに形成される。コンタクトホール25の底部では、半導体基板1の主面の一部、例えばn+型半導体領域14a,14b(の表面上の金属シリサイド層21)の一部、制御ゲート電極CG(の表面上の金属シリサイド層21)の一部、あるいはメモリゲート電極MGの一部などが露出される。なお、図17の断面図においては、n+型半導体領域14b(の表面上の金属シリサイド層21)の一部がコンタクトホール25の底部で露出した断面が示されている。
次に、コンタクトホール25内に、タングステン(W)などからなるプラグ26を形成する。プラグ26は、例えば、コンタクトホール25の内部を含む絶縁膜24上に導電性のバリア膜(例えば窒化チタン膜)26aを形成した後、タングステン(W)などからなる主導体膜26bをCVD法などによってバリア膜26a上にコンタクトホール25を埋めるように形成し、絶縁膜24上の不要な主導体膜26bおよびバリア膜26aをCMP法またはエッチバック法などによって除去することにより形成することができる。
次に、プラグ26が埋め込まれた絶縁膜24上に、配線(第1配線層)27を形成する。例えば、プラグ26が埋め込まれた絶縁膜24上に、バリア導体膜27a、主導体膜27bおよびバリア導体膜27cをスパッタリング法などによって順に形成し、この積層膜をフォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線27を形成することができる。バリア導体膜27a,27cは、例えばチタン膜または窒化チタン膜あるいはそれらの積層膜からなり、主導体膜27bは、例えばアルミニウム(Al)単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜からなる。配線27はプラグ26を介して、メモリトランジスタのソース領域(半導体領域MS)、制御トランジスタのドレイン領域(半導体領域MD)、制御ゲート電極CGあるいはメモリゲート電極MGなどと電気的に接続される。配線27は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線(例えばダマシン法で形成した埋込銅配線)とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。第2層配線以降はダマシン法により形成した埋込銅配線とすることもできる。
次に、本実施の形態の効果について、より詳細に説明する。
図18は、比較例の半導体装置の要部断面図であり、本実施の形態の図1に対応するものである。図面を見易くするために、図18では、絶縁膜23,24の図示を省略している。
図18に示される比較例の半導体装置では、本実施の形態とは異なり、メモリゲート電極MGの上面109a(本実施の形態の上面9aに対応するもの)は窪んでおらず、メモリゲート電極MGの上面109a上に酸化シリコン膜10が残存しておらず、制御ゲート電極CGの上部だけでなく、メモリゲート電極MGの上部にも金属シリサイド層21が形成されている。
図18の比較例の半導体装置の構造は、次のようにして得られる。すなわち、本実施の形態の図6の構造から図7の構造を得るために行う導電体膜7のエッチバック工程において、本実施の形態とは異なり、導電体膜7の側壁7b上にポリマがあまり付着(堆積)しないようなエッチング条件を用いることで、形成されたメモリゲート電極MGおよび多結晶シリコンスペーサPSの上面が窪まないようにする。そして、本実施の形態の図12の構造から図13の構造を得るために行う絶縁膜12のエッチバック工程において、本実施の形態とは異なり、メモリゲート電極MGの上面上に酸化シリコン膜10が残存しないようにする。これにより、本実施の形態の図14の金属膜17の形成工程において、本実施の形態とは異なり、メモリゲート電極MGの上面に接するように金属膜17が形成されるので、本実施の形態の図18の金属シリサイド層21の形成工程において、本実施の形態とは異なり、制御ゲート電極CGの上部だけでなく、メモリゲート電極MGの上部にも金属シリサイド層21が形成されることになる。このようにして、図18の比較例の半導体装置の構造が得られる。
図18に示される比較例の半導体装置では、制御ゲート電極CG上の金属シリサイド層21とメモリゲート電極MG上の金属シリサイド層21とは、ONO膜である絶縁膜6により絶縁分離されているが、絶縁膜6の膜厚が薄いことから、制御ゲート電極CG上の金属シリサイド層21の端部121aとメモリゲート電極MG上の金属シリサイド層21の端部121bとが近接してしまう。このため、制御ゲート電極CGとメモリゲート電極MG間のショート不良を発生する可能性がある。この制御ゲート電極CGとメモリゲート電極MG間のショートは、制御ゲート電極CGおよびメモリゲート電極MG上の金属シリサイド層21の形成状態に依存し、制御ゲート電極CG上の金属シリサイド層21とメモリゲート電極MG上の金属シリサイド層21とがブリッジ状に近接することにより発生する。このようなショート不良を生じた半導体装置は、半導体装置の製造の検査で選別して除外する必要があり、半導体装置の製造歩留まりを低下させ、半導体装置のコスト(単価)を増大させてしまう。
これを防止するために、本実施の形態とは異なり、制御ゲート電極CGとメモリゲート電極MGの両方で金属シリサイド層21を形成しないことが考えられる。しかしながら、この場合、制御ゲート電極CGとメモリゲート電極MG間の耐圧を向上し、ショート不良の発生を防止することができるが、制御ゲート電極CG上に金属シリサイド層21が形成されていないと、制御ゲート電極CGが高抵抗となり、メモリ動作の動作速度が低下してしまう。
それに対して、本実施の形態では、図1および図2などに示されるように、制御ゲート電極CG上には金属シリサイド層21を形成している。このため、制御ゲート電極CGの抵抗を下げることができ、メモリ動作の動作速度を向上させることができる。
そして、本実施の形態では、図1および図2などに示されるように、メモリゲート電極MGについて、その上面9aを窪ませて上面9a上を酸化シリコン膜10で覆っており、メモリゲート電極MG上には金属シリサイド層(21)が形成されていない。メモリゲート電極MG上には、金属シリサイド層を形成していないので、制御ゲート電極CG上の金属シリサイド膜21は、メモリゲート電極MGに近接せず、制御ゲート電極CGとメモリゲート電極MG間のショート不良の発生を防止することができる。このため、半導体装置の製造歩留まりを向上させ、半導体装置のコスト(単価)を低減することができる。また、制御ゲート電極CGとメモリゲート電極MG間の耐圧を向上することができ、半導体装置の信頼性や性能を向上させることができる。
また、本実施の形態は、不揮発性メモリに関するものである。電荷を保持して情報を記憶するメモリトランジスタのメモリゲート電極MGは、メモリ動作時に所定の電圧に固定されているので、制御ゲート電極CGに要求されるほど、抵抗を低くする必要がない。このため、メモリゲート電極MG上に金属シリサイド層を形成しなくとも、メモリ動作上の問題は生じない。
また、本実施の形態では、メモリゲート電極MGの上面9aを窪ませて、この上面9a上に酸化シリコン膜10を残存させていることにより、金属シリサイド層21形成用の金属膜17を形成した際に、メモリゲート電極MGの上面9aと金属膜17との間に酸化シリコン膜10が介在することになり、金属膜17がメモリゲート電極MGの上面9aに接しないようにすることができる。このため、シリサイド化(金属シリサイド層21形成)のための熱処理の際に、金属膜17がメモリゲート電極MGと反応するのを抑制または防止できるので、メモリゲート電極MGの上部に金属シリサイド層21が形成されるのを抑制または防止することができる。すなわち、サリサイドプロセスで金属シリサイド膜21がメモリゲート電極MGの上部に形成されるのを防止できる。このため、特別な工程を追加することなく、制御ゲート電極CG上には金属シリサイド層21が形成されているがメモリゲート電極MG上には金属シリサイド層21が形成されていない構造を実現できる。従って、半導体装置の製造工程数や製造時間の増加を防止でき、半導体装置の製造コストを低減できる。
また、本実施の形態では、より好ましい形態として、図1のようにメモリゲート電極MGの上面9aの全面上に酸化シリコン膜10を残存させて(すなわちメモリゲート電極MGの上面9aの全面を酸化シリコン膜10で覆って)、メモリゲート電極MGの表面上に金属シリサイド膜21を形成しない場合について、主に図示および説明した。しかしながら、他の形態(変形例)として、図19のように、メモリゲート電極MGの上面9aの一部上に酸化シリコン膜10を残存させて(すなわちメモリゲート電極MGの上面9aの一部だけを酸化シリコン膜10で覆って)、メモリゲート電極MGの上面9aの一部上(すなわち上面9aのうち酸化シリコン膜10でも側壁絶縁膜13aでも覆われていない部分上)に、金属シリサイド膜21を形成することもできる。図19は、本発明の他の形態の半導体装置(本実施の形態の変形例の半導体装置)の要部断面図であり、上記図1に対応するものである。
上記図1の半導体装置と同様に、図19の半導体装置においても、メモリゲート電極MGの上面9aを窪ませて、この上面9a上に酸化シリコン膜10を残存させている。しかしながら、上記図1の半導体装置は、メモリゲート電極MGの上面9aの全面が酸化シリコン膜10で覆われ、メモリゲート電極MGの上面9a上に金属シリサイド膜21は形成されていない。それに対して、図19の半導体装置は、メモリゲート電極MGの上面9aの一部上が酸化シリコン膜10で覆われているが、メモリゲート電極MGの上面9aの他の部分上は、酸化シリコン膜10で覆われずに金属シリサイド層21が形成されている。
なお、図19においては、図面を見やすくするために、メモリゲート電極MG上の金属シリサイド層21のハッチングを、制御ゲート電極CGおよびn+型半導体領域14a,14b上の金属シリサイド層21のハッチングと変えているが、両者は同工程で形成された同材料の金属シリサイド層である。
制御ゲート電極CGとメモリゲート電極MG間のショート不良の発生を防止するには、上記図1のように、メモリゲート電極MGの上面9a上に金属シリサイド膜21を形成しないことが最も有効である。しかしながら、図18の比較例の半導体装置と比べると、図19のように、メモリゲート電極MGの上面9aの一部上が酸化シリコン膜10で覆われ、他の一部上は、酸化シリコン膜10で覆われずに金属シリサイド層21が形成されている場合でも、制御ゲート電極CGとメモリゲート電極MG間のショート不良の発生を抑制する効果を得られる。
また、サリサイドプロセスによって金属シリサイド層を形成した後には、この金属シリサイド層が種々の加熱工程(高温での成膜工程や熱処理工程)で異常成長する可能性があるが、この金属シリサイド層の異常成長は、制御ゲート電極CGとメモリゲート電極MG間のショート不良を生じやすくする。このため、図18の比較例の半導体装置のように、制御ゲート電極CGおよびメモリゲート電極MGの上面の全面上に金属シリサイド層21が形成されていた場合、金属シリサイド層21が異常成長すると、金属シリサイド層21の異常成長部を介して制御ゲート電極CGとメモリゲート電極MGとがショートしやすくなる。
それに対して、図19のように、メモリゲート電極MGの上面9aの一部上が酸化シリコン膜10で覆われ、他の一部上は、酸化シリコン膜10で覆われずに金属シリサイド層21が形成されている場合には、メモリゲート電極MG上の金属シリサイド層21が少ない。このため、メモリゲート電極MG上の金属シリサイド層21が異常成長したとしても、異常成長量が少なくてすむので、金属シリサイド層21の異常成長部を介して制御ゲート電極CGとメモリゲート電極MGとがショートするのを抑制または防止することができる。
また、上記図1のように、メモリゲート電極MGの上面9aの全面が酸化シリコン膜10で覆われている場合には、メモリゲート電極MG上に金属シリサイド層21が形成されていないため、メモリゲート電極MG上で金属シリサイド層の異常成長は生じず、金属シリサイド層21の異常成長部を介して制御ゲート電極CGとメモリゲート電極MGとがショートするのを、更に的確に防止できる。
このため、上記図1のようにメモリゲート電極MGの上面9a上に金属シリサイド膜21を形成しないことがより好ましいが、図19のように、メモリゲート電極MGの上面9aの一部上に金属シリサイド膜21が形成されていても上記効果を得られる。
従って、本実施の形態では、上面9aが窪んでいるメモリゲート電極MGを形成することにより、絶縁膜12のエッチバック工程でメモリゲート電極MGの上面9aの少なくとも一部上(好ましくは上面9aの全面上)に酸化シリコン膜10を残存させる。これにより、金属膜17を形成した際に、金属膜17は、メモリゲート電極MGの上面9aの少なくとも一部(好ましくは全面)とは、間に酸化シリコン膜10が介在して接しなくなる。このため、金属シリサイド層21を形成した際に、メモリゲート電極MGの上面9aの少なくとも一部(好ましくは全面)上は、酸化シリコン膜10で覆われ、金属シリサイド層21が形成されない。これにより、制御ゲート電極CGとメモリゲート電極MG間のショート不良の発生を抑制または防止でき、耐圧を向上することができる。
次に、メモリゲート電極MGの窪んでいる上面9aについて、補足する。
図20は、本実施の形態の半導体装置における、絶縁膜6を介して隣接する制御ゲート電極CGおよびメモリゲート電極MGを示す断面図である。絶縁膜3,6、制御ゲート電極CGおよびメモリゲート電極MG以外は図示を省略している。
メモリゲート電極MGの表面は、絶縁膜6を介して制御ゲート電極CGと対向する側壁(側面)9eと、側壁9eとは反対側の側壁9bであって、その上に上記側壁絶縁膜13aが形成される側壁(側面)9bと、絶縁膜6を介して上記半導体基板1(n+型半導体領域14a)と対向する下面9fと、下面9fと反対側の上面9aであって、側壁9eと側壁9bとの間を繋ぐ上面9aとを有している。
本願において、メモリゲート電極MGの上面9aが窪んでいるというときは、図20のように、上面9aの両端9c,9dを結ぶ直線(または面)30よりも、上面9aが下方(半導体基板1側)に位置する場合を言う。
ここで、メモリゲート電極MGの上面9aの端部9cは、メモリゲート電極MGの上面9aにおける絶縁膜6(制御ゲート電極CG)に近い側の端部(上端)に対応する。メモリゲート電極MGの上面9aの端部9dは、メモリゲート電極MGの上面9aにおける側壁絶縁膜13a(図20では側壁絶縁膜13aは図示していないが側壁9b上に形成されている)に近い側の端部(上端)に対応する。
(実施の形態2)
図21〜図29は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図5〜図17と同じ領域が示されている。なお、図21は、上記実施の形態1の図7と同じ工程段階に対応し、図22は、上記実施の形態1の図9と同じ工程段階に対応し、図23は、上記実施の形態1の図10と同じ工程段階に対応し、図24は、上記実施の形態1の図11と同じ工程段階に対応する。また、図25は、上記実施の形態1の図12と同じ工程段階に対応し、図26は、上記実施の形態1の図13と同じ工程段階に対応し、図27は、上記実施の形態1の図14と同じ工程段階に対応し、図28は、上記実施の形態1の図15と同じ工程段階に対応し、図29は、上記実施の形態1の図17と同じ工程段階に対応する。
本実施の形態の半導体装置の製造工程は、上記図6の工程までは、上記実施の形態1と同様であるので、ここではその説明は省略し、上記図6以降の工程について説明する。
まず、上記実施の形態1の図6の構造が得られた後、図21に示されるように、異方性エッチング技術により、絶縁膜6の上面が露出するように導電体膜7をエッチバック(エッチング、ドライエッチング、異方性エッチング)し、制御ゲート電極CGの両方の側壁上に(絶縁膜6を介して)導電体膜7を残し、他の領域の導電体膜7を除去する。これにより、制御ゲート電極CGの側壁上に、絶縁膜6を介して導電体膜7が残存し、他の領域の導電体膜7が除去されて、残存した導電体膜7からなるメモリゲート電極MGおよび多結晶シリコンスペーサPSが形成される。
上記実施の形態1では、メモリゲート電極MGおよび多結晶シリコンスペーサPSの上面9a,7aが窪むように、導電体膜7のエッチバック工程を行ったが、本実施の形態では、形成されたメモリゲート電極MGおよび多結晶シリコンスペーサPSの上面9a,7aは窪んでいない。上面9a,7aが窪んでいないメモリゲート電極MGおよび多結晶シリコンスペーサPSは、導電体膜7のエッチバック工程において、導電体膜7の側壁7b上にポリマがあまり付着(堆積)しないようなエッチング条件を用いることで、形成することができる。上面9a,7aが窪んでいないこと以外は、メモリゲート電極MGおよび多結晶シリコンスペーサPSの構造および形成法は、上記実施の形態1と同様である。
このようにして、絶縁膜6上に、制御ゲート電極CGと絶縁膜6を介して隣り合うメモリゲート電極MGが形成され、形成されたメモリゲート電極MGは、その上面9aと側壁9bとが露出され、他の面(側壁9bとは反対側の側面と下面)が絶縁膜6に接した状態となっている。メモリゲート電極MGと多結晶シリコンスペーサPSは、制御ゲート電極CGの互いに反対側となる側壁上にサイドウォールスペーサ状に形成されており、制御ゲート電極CGを挟んでほぼ対称な構造を有している。メモリゲート電極MGの下の絶縁膜6がメモリトランジスタのゲート絶縁膜となる。
次に、図22に示されるように、上記実施の形態1と同様に、多結晶シリコンスペーサPSを除去する。
次に、上記実施の形態1と同様に、絶縁膜6のうち、露出する部分の酸化シリコン膜6cを除去する。この酸化シリコン膜6cの除去工程により、メモリゲート電極MGの下方領域と、メモリゲート電極MGと制御ゲート電極CGの間の領域とで、酸化シリコン膜6cが残存し、それ以外の領域で酸化シリコン膜6cが除去される。
次に、図23に示されるように、メモリゲート電極MGの露出部分(すなわち絶縁膜6と接していない表面である上面9aおよび側壁9b)上に、絶縁膜として酸化シリコン膜10を形成する。酸化シリコン膜10(第3酸化シリコン膜)は、熱酸化法により形成することが好ましい。これにより、メモリゲート電極MGの絶縁膜6と接していない表面である上面9aおよび側壁9bは酸化シリコン膜10で覆われ、メモリゲート電極MGを構成するシリコン膜の露出部は無くなる。酸化シリコン膜10は、この後に行う窒化シリコン膜6bの除去工程でメモリゲート電極MGを保護するためと、後で行うサリサイドプロセスでメモリゲート電極MG上に金属シリサイド層が形成されるのを抑制または防止するために、形成される。
本実施の形態では、酸化シリコン膜10を厚く形成する。少なくとも、図23の工程(酸化シリコン膜10の形成工程)でメモリゲート電極MGの露出部分(上面9aおよび側壁9b)上に形成した酸化シリコン膜10の厚み(以下これを「酸化シリコン膜10の形成膜厚」と呼ぶ)を、図6の工程で絶縁膜6を形成した際の絶縁膜6における酸化シリコン膜6aの膜厚(以下これを「酸化シリコン膜6aの形成膜厚」と呼ぶ)よりも厚くする。
酸化シリコン膜10と酸化シリコン膜6aとの膜厚の差が大きければ、後で行う絶縁膜12のエッチバック工程でメモリゲート電極MGの上面9a上に酸化シリコン膜10を残しやすくなるので、酸化シリコン膜10の形成膜厚が酸化シリコン膜6aの形成膜厚よりも10nm以上厚いことがより好ましく、また、酸化シリコン膜10の形成膜厚が酸化シリコン膜6aの形成膜厚の2倍以上であることがより好ましい。例えば、酸化シリコン膜6aの形成膜厚を5nm程度とし、酸化シリコン膜10の形成膜厚を15〜20nm程度とすることができる。
また、酸化シリコン膜10が厚すぎると、n+型半導体領域14aとn+型半導体領域14bとメモリゲート電極MGとの距離が広がることになり、消去動作速度が低下する可能性がある。このため、酸化シリコン膜10の形成膜厚と酸化シリコン膜6aの形成膜厚の差が10nm以上で20nm以下であれば更に好ましい。
次に、図24に示されるように、上記実施の形態1と同様に、絶縁膜6のうち、露出する部分の窒化シリコン膜6bを除去する。この窒化シリコン膜6bの除去工程により、メモリゲート電極MGの下方領域と、メモリゲート電極MGと制御ゲート電極CGの間の領域とで、窒化シリコン膜6bが残存し、それ以外の領域で窒化シリコン膜6bが除去される。窒化シリコン膜6bの除去工程において、酸化シリコン膜10がメモリゲート電極MGの保護膜として機能するので、メモリゲート電極MGがエッチングによるダメージを受けるのを防止できる。
次に、上記実施の形態1と同様に、図25に示されるように、n−型半導体領域11a,11bを形成してから、半導体基板1の主面全面上に、制御ゲート電極CGおよびメモリゲート電極MGを覆うように、絶縁膜12を形成(堆積)する。
次に、図26に示されるように、上記実施の形態1と同様に、絶縁膜12を異方性エッチング技術を用いてエッチバック(エッチング、異方性エッチング)することで、制御ゲート電極CGの側壁とメモリゲート電極MGの側壁(側面)9b上に絶縁膜12を側壁絶縁膜13a,13bとして残し、他の領域の絶縁膜12を除去する。
上記実施の形態1と同様、本実施の形態においても、絶縁膜12のエッチバック工程では、不要な絶縁膜12(側壁絶縁膜13a,13bとなる部分以外の絶縁膜12)が残存しないように適量のオーバーエッチングを行う。このオーバーエッチングにより、制御ゲート電極CGとメモリゲート電極MGとの間、メモリゲート電極MGの下方、側壁絶縁膜13a,13bの下方、および側壁絶縁膜13bと制御ゲート電極CGとの間に位置する酸化シリコン膜6aは、エッチングされずに残存するが、それ以外の領域の酸化シリコン膜6aはエッチングされて除去される。このため、絶縁膜12のエッチバック工程により、制御ゲート電極CG上の酸化シリコン膜6aも除去されて、制御ゲート電極CGの上面8aが露出される。また、酸化シリコン膜10のうち、メモリゲート電極MGの側壁9b上に形成されていた部分は、絶縁膜12のエッチバック工程を行っても、形成された側壁絶縁膜13aで覆われているので、除去されずにメモリゲート電極MGと側壁絶縁膜13aとの間で残存する。
そして、本実施の形態においても、上記実施の形態1と同様、絶縁膜12のエッチバック工程を行っても、メモリゲート電極MGの上面9aの少なくとも一部上に酸化シリコン膜10が残存するようにし、より好ましくは、メモリゲート電極MGの上面9aの全面上に酸化シリコン膜10が残存するようにする。
但し、本実施の形態では、上記実施の形態1とは異なり、メモリゲート電極MGの上面9aが窪んでいない。このため、エッチング条件が同じであれば、絶縁膜12のエッチバック工程におけるメモリゲート電極MGの上面9a上の酸化シリコン膜10のエッチング量は、上記実施の形態1よりも本実施の形態の方が多くなる。しかしながら、本実施の形態では、上述のように、酸化シリコン膜10を厚く形成していたので、絶縁膜12のエッチバック工程を行っても、メモリゲート電極MGの上面9a上に酸化シリコン膜10を残存させることができる。
また、絶縁膜12のエッチバック工程におけるオーバーエッチング量が多すぎると、たとえ本実施の形態のようにメモリゲート電極MGの上面9a上に酸化シリコン膜10を厚く形成していたとしても、メモリゲート電極MGの上面9a上から酸化シリコン膜10が完全に除去されてしまう虞がある。このため、本実施の形態では、絶縁膜12のエッチバック工程におけるオーバーエッチング量を制御して、メモリゲート電極MGの上面9a上に酸化シリコン膜10を残存させる。すなわち、制御ゲート電極CG上の酸化シリコン膜6aは完全に除去されて制御ゲート電極CGの上面8aが露出するが、メモリゲート電極MGの上面9a上に酸化シリコン膜10の少なくとも一部が残存するように、絶縁膜12のエッチバック工程におけるオーバーエッチング量を制御する。
このため、本実施の形態では、絶縁膜12の形成(堆積)の直前の段階において、メモリゲート電極MGの上面9a上に形成されている酸化シリコン膜10の厚みを、絶縁膜6を構成する酸化シリコン膜6aの厚みよりも厚くしておくことが必要である。従って、上述のように、酸化シリコン膜10の形成膜厚を酸化シリコン膜6aの形成膜厚よりも厚くする。
また、酸化シリコン膜10と酸化シリコン膜6aとの膜厚差または膜厚比が大きければ、絶縁膜12のエッチバック工程におけるオーバーエッチング量を制御しやすくなる。このため、酸化シリコン膜10の形成膜厚が酸化シリコン膜6aの形成膜厚よりも10nm以上厚い(すなわち酸化シリコン膜10の形成膜厚と酸化シリコン膜6aの形成膜厚との差が10nm以上である)ことが、より好ましい。また、酸化シリコン膜10の形成膜厚が酸化シリコン膜6aの形成膜厚の2倍以上であることが、より好ましい。これにより、絶縁膜12のエッチバック工程で、制御ゲート電極CG上の酸化シリコン膜6aは除去されるが、メモリゲート電極MGの上面9a上に酸化シリコン膜10を的確に残存させることができるようになる。
上述のようにして側壁絶縁膜13a,13bを形成した後、上記実施の形態1と同様に、図27に示されるように、n+型半導体領域14a,14bを形成する。
次に、上記実施の形態1と同様に、必要に応じてn+型半導体領域14a,14bおよび制御ゲート電極CGの上面の清浄化処理を行ってから、n+型半導体領域14a,14bの上面および制御ゲート電極CGの上面8a上を含む半導体基板1の主面全面上に、制御ゲート電極CG、メモリゲート電極MGおよび側壁絶縁膜13a,13bを覆うように、金属膜17を形成(堆積)する。
上記のように、制御ゲート電極CGの上面8aが露出した状態で金属膜17を形成しているので、制御ゲート電極CGの上面8aは、金属膜17と接触する。しかしながら、メモリゲート電極MGは、側壁9bが酸化シリコン膜10および側壁絶縁膜13aで覆われ、上部(上面9a)に酸化シリコン膜10が残存した状態であったので、メモリゲート電極MGの上面9aおよび側壁9bは金属膜17とは接触せずに、メモリゲート電極MGと金属膜17との間に酸化シリコン膜10および側壁絶縁膜13aが介在する。
次に、上記実施の形態1と同様に、図28に示されるように、半導体基板1に対して熱処理を施すことによって、n+型半導体領域14a,14bおよび制御ゲート電極CGの上層部分を金属膜17と反応させ、それによって、n+型半導体領域14a,14bおよび制御ゲート電極CGの上部に、それぞれ金属シリサイド層21を形成する。その後、未反応の金属膜17を除去する。
制御ゲート電極CG(を形成する導電体膜4)の上面8aが金属膜17と接触していた状態で熱処理を行うので、制御ゲート電極CGの上層部分が金属膜17と反応して、制御ゲート電極CGの上部(上面)に金属シリサイド層21が形成される。
しかしながら、本実施の形態においても、上記実施の形態1と同様に、絶縁膜12のエッチバック工程を行っても、メモリゲート電極MGの上面9aの少なくとも一部上に酸化シリコン膜10が残存するようにし、より好ましくは、メモリゲート電極MGの上面9aの全面上に酸化シリコン膜10が残存するようにしていた。このため、本実施の形態においても、メモリゲート電極MG(を形成する導電体膜7)の側壁9bおよび上面9aは、金属膜17とは接触せずに、間に側壁絶縁膜13aおよび酸化シリコン膜10が介在していたので、メモリゲート電極MGと金属膜17とは反応しない。このため、メモリゲート電極MGの側面(側壁9b)および上部(上面9a)には、金属シリサイド層21が形成されない。
このように、本実施の形態においても、制御ゲート電極CG(を形成する導電体膜4)の上部(上面)に金属シリサイド層21が形成されるが、メモリゲート電極MG(を形成する導電体膜7)上には、金属シリサイド層(21)は形成されない。
このようにして、図28に示されるような構造が得られ、不揮発性メモリのメモリセルMCが形成される。
その後、上記実施の形態1と同様に、図29に示されるように、絶縁膜23,24を形成し、絶縁膜23,24にコンタクトホール25を形成し、コンタクトホール25内にプラグ26を形成し、プラグ26が埋め込まれた絶縁膜24上に配線27を形成する。
本実施の形態においても、制御ゲート電極CG上には金属シリサイド層21を形成しているため、制御ゲート電極CGの抵抗を下げることができ、メモリ動作の動作速度を向上させることができる。
そして、本実施の形態では、酸化シリコン膜10の形成工程で酸化シリコン膜10を厚く(少なくとも酸化シリコン膜6aよりも厚く)形成したことにより、側壁絶縁膜13a,13bを形成するための絶縁膜12のエッチバック工程において、メモリゲート電極MGの上面9a上に酸化シリコン膜10を残存させることができる。このメモリゲート電極MGの上面9a上に残存させた酸化シリコン膜10により、金属シリサイド層21形成用の金属膜17を形成した際に、この金属膜17がメモリゲート電極MGの上面9aに接しないようにすることができる。このため、シリサイド化(金属シリサイド層21形成)のための熱処理の際に、金属膜17がメモリゲート電極MGと反応するのを抑制または防止できるので、メモリゲート電極MGの上部に金属シリサイド層21が形成されるのを抑制または防止することができる。すなわち、サリサイド工程で金属シリサイド膜21がメモリゲート電極MGの上部に形成されるのを防止できる。このため、特別な工程を追加することなく、制御ゲート電極CG上には金属シリサイド層21が形成されているがメモリゲート電極MG上には金属シリサイド層21が形成されていない構造を実現できる。従って、半導体装置の製造工程数や製造時間の増加を防止でき、半導体装置の製造コストを低減できる。
また、メモリゲート電極MG上に金属シリサイド層を形成していないので、制御ゲート電極CG上の金属シリサイド膜21は、メモリゲート電極MGに近接せず、制御ゲート電極CGとメモリゲート電極MG間のショート不良の発生を防止することができる。このため、半導体装置の製造歩留まりを向上させ、半導体装置のコスト(単価)を低減することができる。また、制御ゲート電極CGとメモリゲート電極MG間の耐圧を向上することができ、半導体装置の信頼性や性能を向上させることができる。
また、本実施の形態では、側壁絶縁膜13a,13bを形成するための絶縁膜12のエッチバック工程において、メモリゲート電極MGの上面9aの全面上に酸化シリコン膜10を残存させることが好ましい。これにより、メモリゲート電極MGの絶縁膜6と接していない表面(すなわち上面9aおよび側壁9b)は、酸化シリコン膜10(および側壁絶縁膜13a)で覆われ、金属膜17の形成直前の段階でメモリゲート電極MGの露出部が生じないため、金属膜17とメモリゲート電極MGとが接触せず、メモリゲート電極MGの表面上に金属シリサイド層21が形成されないようにすることができる。メモリゲート電極MGの表面上に金属シリサイド層21を形成しない場合には、メモリゲート電極MG上で金属シリサイド層の異常成長は生じない。このため、金属シリサイド層21の異常成長部を介して制御ゲート電極CGとメモリゲート電極MGとの間のショートを防止するには、メモリゲート電極MGの表面上に金属シリサイド層21を形成しないことが最も有効である。このことは、後述の実施の形態3でも同様である。
しかしながら、他の形態(変形例)として、側壁絶縁膜13a,13bを形成するための絶縁膜12のエッチバック工程において、メモリゲート電極MGの上面9aの一部上に酸化シリコン膜10を残存させるが、メモリゲート電極MGの上面9aの他の部分上から酸化シリコン膜10を除去してメモリゲート電極の上面9aを部分的に露出させることもできる。この場合、サリサイドプロセスを行うことで、メモリゲート電極MGの上面9aの一部上(すなわち上面9aのうち酸化シリコン膜10でも側壁絶縁膜13aでも覆われていない部分上)に、金属シリサイド膜21が形成される。このような場合でも、上記図19を参照して説明したように、メモリゲート電極MG上の金属シリサイド層21が少ないため、メモリゲート電極MG上の金属シリサイド層21が異常成長したとしても、異常成長量が少なくてすむ。このため、金属シリサイド層21の異常成長部を介して制御ゲート電極CGとメモリゲート電極MGとがショートするのを抑制または防止できるという効果を得られる。このことは、後述の実施の形態3でも同様である。
従って、本実施の形態では、酸化シリコン膜10を厚く(少なくとも酸化シリコン膜6aよりも厚く)形成することにより、絶縁膜12のエッチバック工程でメモリゲート電極MGの上面9aの少なくとも一部上(好ましくは上面9aの全面上)に酸化シリコン膜10を残存させる。これにより、金属膜17を形成した際に、金属膜17は、メモリゲート電極MGの上面9aの少なくとも一部(好ましくは全面)とは、間に酸化シリコン膜10が介在して接しなくなる。このため、金属シリサイド層21を形成した際に、メモリゲート電極MGの上面9aの少なくとも一部(好ましくは全面)上は、酸化シリコン膜10で覆われ、金属シリサイド層21が形成されない。これにより、制御ゲート電極CGとメモリゲート電極MG間のショート不良の発生を抑制または防止でき、耐圧を向上することができる。
(実施の形態3)
図30〜図34は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図5〜図17、図21〜29と同じ領域が示されている。なお、図30は、上記実施の形態1,2の図10および図23と同じ工程段階に対応し、図31は、上記実施の形態1,2の図11および図24と同じ工程段階に対応し、図32は、上記実施の形態1,2の図12および図25と同じ工程段階に対応する。また、図33は、上記実施の形態1,2の図13および図26と同じ工程段階に対応し、図34は、上記実施の形態1,2の図15および図28と同じ工程段階に対応する。
本実施の形態は、上記実施の形態1と上記実施の形態2とを組み合わせたものである。本実施の形態の半導体装置の製造工程は、上記図9の工程(酸化シリコン膜6cの除去工程)までは、上記実施の形態1と同様であるので、ここではその説明は省略し、上記図9以降の工程について説明する。
まず、酸化シリコン膜6cの除去工程までは上記実施の形態1と同様の工程を行って上記実施の形態1の図9の構造を得る。従って、本実施の形態では、上記実施の形態1と同様に、メモリゲート電極MGの上面9aは窪んでいる。それから、図30に示されるように、メモリゲート電極MGの露出部分(すなわち上面9aおよび側壁9b)上に、絶縁膜として酸化シリコン膜(酸化膜、絶縁膜)10を形成する。酸化シリコン膜10は、熱酸化法により形成することが好ましい。これにより、メモリゲート電極MGの上面9aおよび側壁9bは酸化シリコン膜10で覆われ、メモリゲート電極MGを構成するシリコン膜の露出部は無くなる。酸化シリコン膜10は、この後に行う窒化シリコン膜6bの除去工程でメモリゲート電極MGを保護するためと、後で行うサリサイドプロセスでメモリゲート電極MG上に金属シリサイド層が形成されるのを抑制または防止するために、形成される。
本実施の形態では、上記実施の形態2と同様に、酸化シリコン膜10を厚く(少なくとも酸化シリコン膜6aよりも厚く)形成する。酸化シリコン膜10の形成厚みについては、上記実施の形態2と同様であるので、ここではその説明は省略する。従って、酸化シリコン膜10と酸化シリコン膜6aの厚みの関係、酸化シリコン膜10の形成膜厚を酸化シリコン膜6aの形成膜厚よりもどの程度厚くすれば好ましいか、およびそうする理由についても、上記実施の形態2と同様である。
次に、図31に示されるように、上記実施の形態1,2と同様に、絶縁膜6のうち、露出する部分の窒化シリコン膜6bを除去する。
次に、図32に示されるように、上記実施の形態1,2と同様に、n−型半導体領域11a,11bを形成する。
次に、上記実施の形態1,2と同様に、半導体基板1の主面全面上に、制御ゲート電極CGおよびメモリゲート電極MGを覆うように、絶縁膜12を形成(堆積)する。
次に、図33に示されるように、上記実施の形態1,2と同様に、絶縁膜12を異方性エッチング技術を用いてエッチバック(エッチング、異方性エッチング)することで、制御ゲート電極CGの側壁とメモリゲート電極MGの側壁9b上に絶縁膜12を側壁絶縁膜13a,13bとして残し、他の領域の絶縁膜12を除去する。
本実施の形態においても、上記実施の形態1,2と同様に、絶縁膜12のエッチバック工程を行っても、メモリゲート電極MGの上面9aの少なくとも一部上に酸化シリコン膜10が残存するようにし、より好ましくは、メモリゲート電極MGの上面9aの全面上に酸化シリコン膜10が残存するようにする。
本実施の形態では、上記実施の形態1と同様に、メモリゲート電極MGの上面9aが窪んでいる。更に、本実施の形態では、上記実施の形態2と同様に、酸化シリコン膜10を厚く(少なくとも酸化シリコン膜6aよりも厚く)形成している。このため、本実施の形態では、絶縁膜12のエッチバック工程を行っても、上記実施の形態1,2に比べて更に的確に、メモリゲート電極MGの上面9a上に酸化シリコン膜10を残存させることができる。
すなわち、本実施の形態では、メモリゲート電極MGの上面9aが窪んでいるため、絶縁膜12のエッチバック工程を行っても、メモリゲート電極MGの上面9aが窪んでいない上記実施の形態2に比べて、メモリゲート電極MGの上面9a上に酸化シリコン膜10を残存させやすい。そして、本実施の形態では、酸化シリコン膜10を厚く(少なくとも酸化シリコン膜6aよりも厚く)形成しているため、絶縁膜12のエッチバック工程を行っても、上記実施の形態1に比べて、メモリゲート電極MGの上面9a上に酸化シリコン膜10を残存させやすい。
本実施の形態でも、上記実施の形態1,2と同様に、絶縁膜12のエッチバック工程におけるオーバーエッチング量を制御して、メモリゲート電極MGの上面9a上に酸化シリコン膜10を残存させる。すなわち、制御ゲート電極CG上の酸化シリコン膜6aは完全に除去されて制御ゲート電極CGの上面8aが露出するが、メモリゲート電極MGの上面9a上に酸化シリコン膜10の少なくとも一部が残存するように、絶縁膜12のエッチバック工程におけるオーバーエッチング量を制御する。
このため、本実施の形態でも、上記実施の形態2と同様、酸化シリコン膜10の形成膜厚を、絶縁膜6を構成する酸化シリコン膜6aの形成膜厚よりも厚くするが、好ましくは、酸化シリコン膜10の形成膜厚を、酸化シリコン膜6aの形成膜厚よりも10nm以上厚くし、また、酸化シリコン膜10の形成膜厚を、酸化シリコン膜6aの形成膜厚の2倍以上にしておく。これにより、絶縁膜12のエッチバック工程で、制御ゲート電極CG上の酸化シリコン膜6aは除去されるが、メモリゲート電極MGの上面9a上に酸化シリコン膜10を的確に残存させることができるようになる。
上述のようにして側壁絶縁膜13a,13bを形成した後、上記実施の形態1,2と同様に、図34に示されるように、n+型半導体領域14a,14bを形成する。
次に、上記実施の形態1,2と同様に、サリサイドプロセス(金属膜17形成、熱処理による金属シリサイド層21形成および未反応の金属膜17の除去)を行って、金属シリサイド層21を形成する。
上記実施の形態1,2と同様に、制御ゲート電極CGの上面8aが金属膜17と接触していた状態で上記金属膜17を形成して熱処理を行うので、制御ゲート電極CGの上層部分が上記金属膜17と反応して、制御ゲート電極CGの上部(上面)に金属シリサイド層21が形成される。
しかしながら、本実施の形態においても、上記実施の形態1,2と同様に、絶縁膜12のエッチバック工程を行っても、メモリゲート電極MGの上面9aの少なくとも一部上に酸化シリコン膜10が残存するようにし、より好ましくは、メモリゲート電極MGの上面9aの全面上に酸化シリコン膜10が残存するようにしていた。このため、本実施の形態においても、上記実施の形態1,2と同様に、メモリゲート電極MG(を形成する導電体膜7)の側壁9bおよび上面9aは、上記金属膜17とは接触せずに、間に側壁絶縁膜13aおよび酸化シリコン膜10が介在するので、メモリゲート電極MGと上記金属膜17とは反応しない。このため、メモリゲート電極MGの側面(側壁9b)および上部(上面9a)には、金属シリサイド層21が形成されない。
このように、本実施の形態においても、制御ゲート電極CG(を形成する導電体膜4)の上部(上面)に金属シリサイド層21が形成されるが、メモリゲート電極MG(を形成する導電体膜7)上には、金属シリサイド層(21)は形成されない。
その後、上記実施の形態1,2と同様に、絶縁膜23,24を形成し、絶縁膜23,24にコンタクトホール25を形成し、コンタクトホール25内にプラグ26を形成し、プラグ26が埋め込まれた絶縁膜24上に配線27を形成するが、ここでは図示および説明は省略する。
本実施の形態は、上記実施の形態1において、上記実施の形態2のように酸化シリコン膜10を厚く形成したもの、あるいは、上記実施の形態2において、上記実施の形態1のように上面9aが窪んだメモリゲート電極MGを形成したものであり、上記実施の形態1,2で得られる効果を更に高めることができる。
すなわち、本実施の形態においても、上記実施の形態1,2と同様、制御ゲート電極CG上には金属シリサイド層21を形成しているため、制御ゲート電極CGの抵抗を下げることができ、メモリ動作の動作速度を向上させることができる。
そして、本実施の形態では、上記実施の形態1と同様に窪んだ上面9aを有するメモリゲート電極MGを形成し、かつ上記実施の形態2と同様に酸化シリコン膜10の形成工程で酸化シリコン膜10を厚く(少なくとも酸化シリコン膜6aよりも厚く)形成している。これにより、絶縁膜12のエッチバック工程で、メモリゲート電極MGの上面9aの少なくとも一部上(好ましくは上面9aの全面上)に酸化シリコン膜10を、より的確に残存させることができる。このため、サリサイドプロセスで金属シリサイド膜21を形成した際に、メモリゲート電極MGの上面9aのうち、酸化シリコン膜10で覆われた部分(上面9aの少なくとも一部、好ましくは上面9a全面)に金属シリサイド層21が形成されないようにすることができる。従って、上記実施の形態1,2よりも、制御ゲート電極CGとメモリゲート電極MG間のショート不良の発生を更に的確に防止でき、耐圧を更に向上させることができる。また、特別な工程を追加する必要がないため、半導体装置の製造工程数や製造時間の増加を防止でき、半導体装置の製造コストを低減できる。
(実施の形態4)
図35は、本実施の形態の半導体装置の要部断面図であり、上記実施の形態1の図1に対応するものである。
上記実施の形態1では、上記図1に示されるように、メモリゲート電極MG(を構成する上記導電体膜7)の高さが、制御ゲート電極CG(を構成する上記導電体膜4)の高さよりも低かった。すなわち、メモリゲート電極MG(を構成する上記導電体膜7)の最頂部の高さ位置が制御ゲート電極CG(を構成する上記導電体膜4)の最頂部の高さ位置よりも低かった。
それに対して、本実施の形態では、図35に示されるように、メモリゲート電極MG(を構成する上記導電体膜7)の高さが、制御ゲート電極CG(を構成する上記導電体膜4)の高さとほぼ同じである。すなわち、メモリゲート電極MG(を構成する上記導電体膜7)の最頂部の高さ位置が、制御ゲート電極CG(を構成する上記導電体膜4)の最頂部の高さ位置とほぼ同じである。ここで、メモリゲート電極MGの最頂部とは、メモリゲート電極MGの上面9aのうち、半導体基板1の主面からの高さ(半導体基板1の主面に垂直な方向の高さ)が最も高い部分に対応する。また、制御ゲート電極CGの最頂部とは、制御電極CGの上面のうち、半導体基板1の主面からの高さ(半導体基板1の主面に垂直な方向の高さ)が最も高い部分に対応するが、制御電極CGの上面はほぼ平坦である。
本実施の形態の半導体装置の他の構成は、上記実施の形態1の半導体装置と同様であるので、ここではその説明は省略する。
上記実施の形態1で説明したように、上記図6のように導電体膜7を形成(堆積)した後、導電体膜7をエッチバックすることで、上記図7のようにメモリゲート電極MGおよび多結晶シリコンスペーサPSを形成する。この導電体膜7のエッチバック工程において、導電体膜7のオーバーエッチング量が多いと、メモリゲート電極MGの高さが、制御ゲート電極CGの高さよりも低くなる。一方、この導電体膜7のエッチバック工程において、導電体膜7のオーバーエッチング量を少なくすることで、図35のようにメモリゲート電極MGの高さを、制御ゲート電極CGの高さとほぼ同じにすることができる。それ以外の本実施の形態の半導体装置の製造工程は、上記実施の形態1の半導体装置の製造工程とほぼ同様であるので、ここではその説明は省略する。
本実施の形態では、上記実施の形態1に加えて、更に次のような効果を得ることができる。
導電体膜7のエッチバック工程におけるオーバーエッチング量が多すぎると、メモリゲート電極MGに過剰なエッチングダメージが入る可能性がある。また、導電体膜7のエッチバック工程におけるオーバーエッチング量が多すぎると、絶縁膜6が露出した領域(メモリゲート電極MGおよび多結晶シリコンスペーサPSが形成される領域以外の領域)で絶縁膜6自体も除去されてしまい、半導体基板1がエッチングされてしまう可能性がある。
それに対して、本実施の形態では、メモリゲート電極MGの高さを、制御ゲート電極CGの高さとほぼ同じにしているので、メモリゲート電極MG形成のための導電体膜7のエッチバック工程でのオーバーエッチング量を少なくすることができる。このため、メモリゲート電極MGに過剰なエッチングダメージが入るのを抑制または防止することができる。また、半導体基板1がエッチングされてしまうのを防止できる。このため、半導体装置の製造歩留まりや性能を更に向上させることができる。
また、上記図18の比較例の半導体装置では、隣接する制御ゲート電極CGとメモリゲート電極MGとの高低差が小さいほど、金属シリサイド層21を介した制御ゲート電極CGとメモリゲート電極MGとのショートが発生しやすくなる。
それに対して、本実施の形態では、メモリゲート電極MGの上面9aの少なくとも一部(好ましくは全面)上を酸化シリコン膜10で覆って金属シリサイド層21が形成されないようにしている。このため、制御ゲート電極CGとメモリゲート電極MGの高さがほぼ同じであっても、金属シリサイド層を介した制御ゲート電極CGとメモリゲート電極MGとのショートを抑制または防止することができる。
また、上記実施の形態2,3および後述の実施の形態5においても、本実施の形態と同様に、メモリゲート電極MGの高さを、制御ゲート電極CGの高さとほぼ同じにすることができ、本実施の形態と同様の効果を得ることができる。
(実施の形態5)
上記実施の形態1〜3では、絶縁膜12をエッチバックして側壁絶縁膜13a,13bの形成した後、サリサイドプロセスにより金属シリサイド層21を形成している。絶縁膜12をエッチバックして側壁絶縁膜13a,13bを形成した後、サリサイドプロセスを行う前に他の工程を行う場合であっても、前記他の工程で、メモリゲート電極MGの上面9aの少なくとも一部上(好ましくは上面9aの全面上に)に酸化シリコン膜10を残存させる必要がある。すなわち、上記金属膜17を形成する直前の段階で、メモリゲート電極MGの上面9aの少なくとも一部上(好ましくは上面9aの全面上に)に酸化シリコン膜10が残存していることが必要である。
本実施の形態では、絶縁膜12をエッチバックして側壁絶縁膜13a,13bの形成した後、サリサイドプロセスにより金属シリサイド層21を形成する前に、他の工程を行う場合の例について説明する。
図36〜図43は、本実施の形態の半導体装置の製造工程中の要部断面図である。図36〜図43のうち、図36、図38、図40および図42には、上記図5〜図17、図21〜29および図30〜図34と同じ領域(メモリセル形成領域)が示されている。図36〜図43のうち、図37、図39、図41および図43には、抵抗素子形成領域が示されている。また、図36と図37は同じ工程段階に対応し、図38と図39は同じ工程段階に対応し、図40と図41は同じ工程段階に対応し、図42と図43は同じ工程段階に対応する。
本実施の形態においては、半導体基板1のメモリセル領域(図36、図38、図40および図42に示される領域)に、不揮発性メモリのメモリセルが形成され、半導体基板1の抵抗素子形成領域(図37、図39、図41および図43に示される領域)に抵抗素子が形成される。
本実施の形態の半導体装置の製造工程は、上記n+型半導体領域14a,14b形成工程までは、上記実施の形態1〜3のいずれかと同様であるので、ここではその説明は省略し、それ以降の工程について説明する。
上記実施の形態1〜3および本実施の形態では、p型ウエル2を形成する前に、STI法またはLOCOS法などにより素子分離領域31を形成している。この素子分離領域31は上記実施の形態1〜3の図面中には示されなかったが、本実施の形態の抵抗素子形成領域(図37、図39、図41および図43に示される領域)には、この素子分離領域31が示されている。
本実施の形態では、n+型半導体領域14a,14b形成工程までは上記実施の形態1〜3のいずれかと同様の工程を行ってから、以下の工程を行うが、ここでは、n+型半導体領域14a,14b形成工程まで上記実施の形態1と同様の工程を行ったものとして図示および説明する。n+型半導体領域14a,14b形成工程まで上記実施の形態2または上記実施の形態3と同様の工程を行ってから、以下の工程を行うこともできる。
n+型半導体領域14a,14b形成工程まで行った後、図36に示されるように、半導体基板1の主面の全面上に、制御ゲート電極CG、メモリゲート電極MGおよび側壁絶縁膜13a,13bを覆うように、絶縁膜33を形成する。絶縁膜33は、例えば酸化シリコン膜などからなり、CVD法などにより形成することができる。
図36と同じ工程段階の図37に示されるように、絶縁膜33を形成する前に、半導体基板1の抵抗素子形成領域においては、素子分離領域31が形成されて活性領域が規定され、この活性領域にp型ウエル2が形成され、抵抗素子形成領域のp型ウエル2にイオン注入などによりn型半導体領域32が形成されている。n型半導体領域32の不純物濃度は、抵抗素子の抵抗値が所定の値となるように調整されている。このため、絶縁膜33を形成した際には、抵抗素子形成領域では、図37に示されるように、n型半導体領域32上に絶縁膜33が形成される。n型半導体領域32は、n+型半導体領域14a,14bと同じイオン注入工程、あるいはそれとは異なるイオン注入工程により形成することができる。
絶縁膜33を堆積した後、図39に示されるように、フォトリソグラフィ技術を用いて、抵抗素子形成領域の絶縁膜33上にフォトレジストパターンRP1を形成する。それから、図38および図39に示されるように、絶縁膜33を異方性エッチング技術を用いてエッチバック(エッチング、異方性エッチング)する。これにより、抵抗素子形成領域のフォトレジストパターンRP1の下の絶縁膜33を局所的に残し、かつ、メモリゲート電極MGの側壁(側面)と制御ゲート電極CGの側壁上に絶縁膜33をサイドウォールスペーサ(側壁絶縁膜)状に側壁絶縁膜33a,33bとして局所的に残し、他の領域の絶縁膜33を除去する。
本実施の形態では、絶縁膜12のエッチバック工程と同様に、絶縁膜33のエッチバック工程でも、メモリゲート電極MGの上面9aの少なくとも一部上に酸化シリコン膜10が残存するようにし、より好ましくは、メモリゲート電極MGの上面9aの全面上に酸化シリコン膜10が残存するようにする。
本実施の形態では、上記実施の形態1と同様に、メモリゲート電極MGの上面9aが窪んでいるか、上記実施の形態2と同様に、酸化シリコン膜10を厚く形成しているか、あるいは上記実施の形態3と同様に、それらの両方を行っている。このため、本実施の形態では、絶縁膜12のエッチバック工程だけでなく、絶縁膜33のエッチバック工程でも、メモリゲート電極MGの上面9a上に酸化シリコン膜10を残存させることができる。
すなわち、メモリゲート電極MGの上面9aが窪んでいると、絶縁膜33のエッチバック工程を行っても、メモリゲート電極MGの上面9aが窪んでいない場合に比べて、メモリゲート電極MGの上面9a上に酸化シリコン膜10を残存させやすい。また、酸化シリコン膜10を厚く(少なくとも酸化シリコン膜6aよりも厚く)形成しておくと、絶縁膜33のエッチバック工程を行っても、メモリゲート電極MGの上面9a上に酸化シリコン膜10を残存させやすい。
本実施の形態では、絶縁膜12のエッチバック工程と同様に、絶縁膜33のエッチバック工程におけるオーバーエッチング量を制御して、メモリゲート電極MGの上面9a上に酸化シリコン膜10を残存させる。すなわち、制御ゲート電極CG上の絶縁膜33は完全に除去されて制御ゲート電極CGの上面8aが露出するが、メモリゲート電極MGの上面9a上に酸化シリコン膜10の少なくとも一部が残存するように、絶縁膜33のエッチバック工程におけるオーバーエッチング量を制御する。
絶縁膜33のエッチバック工程を行って、側壁絶縁膜33a,33bを形成した後、フォトレジストパターンRP1を除去する。
次に、上記実施の形態1と同様に、サリサイドプロセス(金属膜17形成、熱処理および未反応金属膜17の除去)を行って、金属シリサイド層21を形成する。
すなわち、必要に応じてn+型半導体領域14a,14bの表面、制御ゲート電極CGの上面、および抵抗素子形成領域の絶縁膜33で覆われていないn型半導体領域32の表面の清浄化処理を行ってから、半導体基板1の主面全面上に上記実施の形態1と同様の金属膜17(図26および図27では金属膜17は図示せず)を形成(堆積)する。それから、半導体基板1に対して熱処理を施すことによって、n+型半導体領域14a,14b、制御ゲート電極CG、および絶縁膜33で覆われていないn型半導体領域32の上層部分(表層部分)を金属膜17と反応させ、それによって、n+型半導体領域14a,14b、制御ゲート電極CG、および抵抗素子形成領域の絶縁膜33で覆われていないn型半導体領域32の上部に、それぞれ金属シリサイド膜21を形成する。その後、未反応の金属膜17を除去する。これにより、図40および図41の構造が得られる。
図41に示されるように、抵抗素子形成領域では、絶縁膜33の下のn型半導体領域32(すなわち金属シリサイド膜21の間のn型半導体領域32)により、抵抗素子RSEが形成され、抵抗素子RSEの両端には、抵抗素子RSEのコンタクト部として金属シリサイド膜21が形成される。従って、絶縁膜33は、抵抗素子RSEのコンタクト部に金属シリサイド膜21を形成するために使用する絶縁膜である。
その後、図42および図43に示されるように、上記実施の形態1と同様にして、絶縁膜23,24を形成し、絶縁膜23,24にコンタクトホール25を形成し、コンタクトホール25内にバリア膜26aおよび主導体膜26bからなるプラグ26を形成し、プラグ26が埋め込まれた絶縁膜24上に配線27を形成する。抵抗素子形成領域では、図43に示されるように、絶縁膜33で覆われていないn型半導体領域32の上面に形成された金属シリサイド膜21の上部にコンタクトホール25およびプラグ26が形成される。プラグ26が抵抗素子RSE(n型半導体領域32)上の金属シリサイド膜21に接するので、抵抗素子RSEとそれに接続すべきプラグ26のコンタクト抵抗を低減することができる。
上記実施の形態1〜3と同様に、本実施の形態でも、制御ゲート電極CGの上面8aが露出した状態で上記金属膜17を形成するので、制御ゲート電極CGの上面8aは、上記金属膜17と接触し、制御ゲート電極CG上に金属シリサイド層21を形成することができる。このため、制御ゲート電極CGの抵抗を下げることができ、メモリ動作の動作速度を向上させることができる。
更に、本実施の形態においても、上記実施の形態1〜3と同様に、メモリゲート電極MGの上面9aの少なくとも一部上(好ましくは上面9aの全面上)に酸化シリコン膜10を残存させた状態でサリサイドプロセスを行う。このため、サリサイドプロセスで金属シリサイド膜21を形成した際に、メモリゲート電極MGの上面9aのうち、酸化シリコン膜10で覆われた部分には、上記金属膜17が接触せずに、金属シリサイド層21が形成されないようにすることができる。また、メモリゲート電極MGの側壁9b上には、酸化シリコン膜10、側壁絶縁膜13a,33aが形成されているので、上記金属膜17が接触せずに、金属シリサイド層21が形成されない。
従って、本実施の形態においても、上記実施の形態1〜3とほぼ同様の効果を得ることができる。
また、本実施の形態では、絶縁膜33のエッチバック工程において、メモリゲート電極MGの上面9aの全面上に酸化シリコン膜10を残存させることが好ましい。これにより、メモリゲート電極MGの絶縁膜6と接していない表面(すなわち上面9aおよび側壁9b)は、酸化シリコン膜10(および側壁絶縁膜13a,33a)で覆われ、金属膜17の形成直前の段階でメモリゲート電極MGの露出部が生じないため、金属膜17とメモリゲート電極MGとが接触せず、メモリゲート電極MGの表面上に金属シリサイド層21が全く形成されないようにすることができる。メモリゲート電極MGの表面上に金属シリサイド層21を形成しない場合には、メモリゲート電極MG上で金属シリサイド層の異常成長は生じない。このため、金属シリサイド層21の異常成長部を介して制御ゲート電極CGとメモリゲート電極MGとの間のショートを防止するには、メモリゲート電極MGの表面上に金属シリサイド層21を形成しないことが最も有効である。
しかしながら、他の形態(変形例)として、絶縁膜33のエッチバック工程において、メモリゲート電極MGの上面9aの一部上に酸化シリコン膜10を残存させるが、メモリゲート電極MGの上面9aの他の部分上から酸化シリコン膜10を除去してメモリゲート電極の上面9aを部分的に露出させることもできる。この場合、サリサイドプロセスを行うことで、メモリゲート電極MGの上面9aの一部上(すなわち上面9aのうち酸化シリコン膜10でも側壁絶縁膜13a,33aでも覆われていない部分上)に、金属シリサイド膜21が形成される。このような場合でも、上記図19を参照して説明したように、メモリゲート電極MG上の金属シリサイド層21が少ないため、メモリゲート電極MG上の金属シリサイド層21が異常成長したとしても、異常成長量が少なくてすむ。このため、金属シリサイド層21の異常成長部を介して制御ゲート電極CGとメモリゲート電極MGとがショートするのを抑制または防止できるという効果を得られる。
従って、本実施の形態では、上面9aが窪んでいるメモリゲート電極MGを形成するか、酸化シリコン膜10を厚く(少なくとも酸化シリコン膜6aよりも厚く)形成するか、あるいはそれらの両方を行うことにより、絶縁膜12のエッチバック工程および絶縁膜33のエッチバック工程でメモリゲート電極MGの上面9aの少なくとも一部上(好ましくは上面9aの全面上)に酸化シリコン膜10を残存させる。これにより、金属膜17を形成した際に、金属膜17は、メモリゲート電極MGの上面9aの少なくとも一部(好ましくは全面)とは、間に酸化シリコン膜10が介在して接しなくなる。このため、金属シリサイド膜21を形成した際に、メモリゲート電極MGの上面9aの少なくとも一部(好ましくは全面)上は、酸化シリコン膜10で覆われ、金属シリサイド層21が形成されない。これにより、制御ゲート電極CGとメモリゲート電極MG間のショート不良の発生を抑制または防止でき、耐圧を向上することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。