JP2007281092A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】不揮発性メモリを有する半導体装置の製造歩留まりと性能を向上させる。
【解決手段】半導体基板１の上部に不揮発性メモリを構成する制御ゲート電極ＣＧとメモリゲート電極ＭＧが並んで配置されている。制御ゲート電極ＣＧの高さよりも、メモリゲート電極ＭＧの高さが低い。制御ゲート電極ＣＧの上面には金属シリサイド膜２１が形成されているが、メモリゲート電極ＭＧの上面９ａには、金属シリサイド膜は形成されておらず、メモリゲート電極ＭＧの上面９ａ上に酸化シリコンの側壁絶縁膜１３ｃが形成されている。側壁絶縁膜１３ｃは、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁上に形成された側壁絶縁膜１３ａ，１３ｂと同工程で形成されている。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関する。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲートやトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
特開２００２−２３１８２９号公報（特許文献１）には、チャネル領域の表面に第１ゲート絶縁膜を介して選択ゲート電極が形成され、選択ゲート電極の側面に、ゲート分離絶縁膜を介して制御ゲート電極が側壁状に形成され、制御ゲート電極と選択ゲート電極とは所定の高低差を有し、各ゲート電極の表面にはシリサイドが形成され、制御ゲート電極と選択ゲート電極とが高低差を有するので、各ゲート電極を離間配置することなく近接配置したままで、それぞれの表面に形成されたシリサイド同士を絶縁できる技術が記載されている。
特開２００２−２３１８２９号公報
本発明者の検討によれば、次のことが分かった。
ＭＯＮＯＳ膜を用いたスプリットゲート型の不揮発性メモリは、制御ゲート電極とメモリゲート電極とが隣接し、制御ゲート電極の下にゲート絶縁膜としての酸化シリコン膜が存在し、メモリゲート電極の下にＯＮＯ（Oxide-Nitride-Oxide）膜が存在し、このＯＮＯ膜がメモリゲート電極とそれに隣接する制御ゲート電極との間にも延在した構造を有している。従って、制御ゲート電極とメモリゲート電極とは、ＯＮＯ膜で絶縁分離されている。
制御ゲート電極とメモリゲート電極の抵抗を低下させてメモリ動作を高速化するために、制御ゲート電極とメモリゲート電極の上面にコバルトシリサイドのような金属シリサイド膜を形成することが考えられる。しかしながら、本発明者の検討によれば、制御ゲート電極とメモリゲート電極の上面に金属シリサイド膜を形成した場合、ＯＮＯ膜の膜厚が薄いことから、制御ゲート電極上の金属シリサイド膜の端部とメモリゲート電極上の金属シリサイド膜の端部とが近接してしまい、制御ゲート電極とメモリゲート電極間のショート不良を発生する可能性があることが分かった。この制御ゲート電極とメモリゲート電極間のショートは、制御ゲート電極およびメモリゲート電極上の金属シリサイド膜の形成状態に依存し、制御ゲート電極上の金属シリサイド膜とメモリゲート電極上の金属シリサイド膜とがブリッジ状に近接することにより発生する。このようなショート不良を生じた半導体装置は、半導体装置の製造の検査で選別して除外する必要があり、半導体装置の製造歩留まりを低下させ、半導体装置のコスト（単価）を増大させてしまう。
これを防止するために、制御ゲート電極とメモリゲート電極に金属シリサイド膜を全く形成しないことが考えられる。しかしながら、この場合、制御ゲート電極とメモリゲート電極間の耐圧を向上し、ショート不良の発生を防止することができるが、制御ゲート電極およびメモリゲート電極上に金属シリサイド膜が全く形成されていないと、制御ゲート電極およびメモリゲート電極が高抵抗となり、メモリ動作の動作速度が低下してしまう。これは、半導体装置の性能を低下させる可能性がある。
本発明の目的は、半導体装置の製造歩留まりを向上できる技術を提供することにある。
また、本発明の他の目的は、半導体装置の性能を向上できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、半導体基板の上部に形成され、互いに隣り合う第１ゲート電極および第２ゲート電極と、前記第１ゲート電極と前記半導体基板との間に形成された第１絶縁膜と、前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜とを有し、前記第１ゲート電極の上面には金属シリサイド膜が形成され、前記第２ゲート電極の前記第２絶縁膜と接していない表面のうち、前記第１ゲート電極側の端部とその近傍領域には金属シリサイド膜が形成されていないものである。
また、本発明は、（ａ）半導体基板の主面に第１絶縁膜を介して第１ゲート電極を形成する工程、（ｂ）前記半導体基板の主面と前記第１ゲート電極の側壁上に、内部に電荷蓄積部を有する第２絶縁膜を形成する工程、（ｃ）前記第２絶縁膜上に、前記第１ゲート電極と前記第２絶縁膜を介して隣り合う第２ゲート電極を形成する工程、（ｄ）前記第１ゲート電極の上面に金属シリサイド膜を形成する工程を有し、前記（ｃ）工程では、前記第１ゲート電極の高さよりも低くなるように、前記第２ゲート電極を形成し、前記（ｄ）工程では、前記第２ゲート電極の前記第２絶縁膜と接していない表面のうち、前記第１ゲート電極側の端部とその近傍領域には金属シリサイド膜を形成しないものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体装置の製造歩留まりを向上できる。
また、半導体装置の性能を向上できる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本発明は、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものであるため、以下の実施の形態では、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。
図１は、本実施の形態の半導体装置の要部断面図である。本実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置（不揮発性半導体記憶装置）であり、図１には、不揮発性メモリのメモリセル領域の要部断面図が示されている。図２は、本実施の形態の半導体装置におけるメモリセルＭＣの模式的な断面構造を示す要部断面図であり、図３は、メモリセルＭＣの等価回路図である。簡略化のために、図２では、図１の構造のうち、ｐ型ウエル２、絶縁膜３，６、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび半導体領域ＭＳ，ＭＤだけを図示し、側壁絶縁膜１３ａ，１３ｂ，１３ｃおよび絶縁膜２３，２４の図示を省略したものである。また、理解を簡単にするために、図２には、各部位に印加する電圧Ｖｄ，Ｖｃｇ，Ｖｍｇ，Ｖｓ，Ｖｂを模式的に図示してある。
図１〜図３に示される不揮発性メモリは、ＭＯＮＯＳ膜を用いたスプリットゲート型のメモリセルである。
図１および図２に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域（図示せず）が形成されており、この素子分離領域で分離された活性領域に、ｐ型ウエル２が形成されている。メモリセル領域のｐ型ウエル２には、図１および図２に示されるようなメモリトランジスタおよび制御トランジスタ（選択トランジスタ）からなる不揮発性メモリのメモリセルＭＣが形成されている。各メモリセル領域には複数のメモリセルＭＣがアレイ状に形成されており、各メモリセル領域は、素子分離領域によって他の領域から電気的に分離されている。
不揮発性メモリのメモリセルＭＣは、ＭＯＮＯＳ膜を用いたスプリットゲート型セルである。
図１および図２に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板１のｐ型ウエル２中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板１（ｐ型ウエル２）の上部に形成されたメモリゲート電極ＭＧおよび制御ゲート電極（選択ゲート電極）ＣＧと、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエル２）間に形成された絶縁膜３と、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエル２）間とメモリゲート電極ＭＧおよび制御ゲート電極ＣＧ間とに形成された絶縁膜６とを有している。
不揮発性メモリを構成する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面の間に絶縁膜６を介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。メモリセルＭＣの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間上の半導体基板１（ｐ型ウエル２）の上部に絶縁膜３，６を介して形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。制御ゲート電極ＣＧとメモリゲート電極ＭＧは、間に絶縁膜６を介在して互いに隣り合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁上に絶縁膜６を介してサイドウォールスペーサ状に形成されている。また、絶縁膜６は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエル２）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域に渡って延在している。
制御ゲート電極ＣＧと半導体基板１（ｐ型ウエル２）の間に形成された絶縁膜３（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタ（選択トランジスタ）のゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエル２）の間の絶縁膜６（すなわちメモリゲート電極ＭＧの下の絶縁膜６）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
絶縁膜６は、電荷を蓄積するための窒化シリコン膜６ｂ（すなわち電荷蓄積部）と、その上下に位置する酸化シリコン膜６ａ，６ｃの積層膜からなる絶縁膜（ＯＮＯ膜）である。すなわち、メモリゲート電極ＭＧから遠い側から順に、酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ｃが積層されたＯＮＯ（oxide-nitride-oxide）膜により、絶縁膜６が構成されている。窒化シリコン膜６ｂは、絶縁膜６中に形成されたトラップ性絶縁膜であり、電荷を蓄積するための電荷蓄積膜（電荷蓄積部）として機能するので、絶縁膜６は、その内部に電荷蓄積部を有する絶縁膜とみなすことができる。
ここで、メモリゲート電極ＭＧよりなるＭＩＳＦＥＴをメモリトランジスタと、また、制御ゲート電極ＣＧよりなるＭＩＳＦＥＴを制御トランジスタ（または選択トランジスタ）という。
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域（ｎ型不純物拡散層）よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域１１ａと、ｎ−型半導体領域１１ａよりも高い不純物濃度を有するｎ＋型半導体領域１４ａとを有し、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域１１ｂと、ｎ−型半導体領域１１ｂよりも高い不純物濃度を有するｎ＋型半導体領域１４ｂとを有している。
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁（互いに隣接していない側の側壁）上には、酸化シリコンなどの絶縁体（酸化シリコン膜、絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）１３ａ，１３ｂが形成されている。すなわち、絶縁膜６を介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁（側面）９ｂ上に、側壁絶縁膜１３ａが形成され、絶縁膜６を介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁（側面）８ｃ上に、側壁絶縁膜１３ｂが形成されている。
ソース部のｎ−型半導体領域１１ａはメモリゲート電極ＭＧの側壁９ｂに対して自己整合的に形成され、ｎ＋型半導体領域１４ａはメモリゲート電極ＭＧの側壁９ｂ上の側壁絶縁膜１３ａの側面（メモリゲート電極ＭＧに接する側とは逆側の側面）１６ａに対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域１１ａはメモリゲート電極ＭＧの側壁上の側壁絶縁膜１３ａの下に形成され、高濃度のｎ＋型半導体領域１４ａは低濃度のｎ−型半導体領域１１ａの外側に形成されている。従って、低濃度のｎ−型半導体領域１１ａはメモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１４ａは低濃度のｎ−型半導体領域１１ａに接し、メモリトランジスタのチャネル領域からｎ−型半導体領域１１ａの分だけ離間するように形成されている。
ドレイン部のｎ−型半導体領域１１ｂは制御ゲート電極ＣＧの側壁８ｃに対して自己整合的に形成され、ｎ＋型半導体領域１４ｂは制御ゲート電極ＣＧの側壁８ｃ上の側壁絶縁膜１３ｂの側面（制御ゲート電極ＣＧと接する側とは逆側の側面）１６ｂに対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域１１ｂは制御ゲート電極ＣＧの側壁上の側壁絶縁膜１３ｂの下に形成され、高濃度のｎ＋型半導体領域１４ｂは低濃度のｎ−型半導体領域１１ｂの外側に形成されている。従って、低濃度のｎ−型半導体領域１１ｂは制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１４ｂは低濃度のｎ−型半導体領域１１ｂに接し、制御トランジスタのチャネル領域からｎ−型半導体領域１１ｂの分だけ離間するように形成されている。
メモリゲート電極ＭＧ下の絶縁膜６の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜３の下に選択トランジスタのチャネル領域が形成される。制御ゲート電極ＣＧ下の絶縁膜３の下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域）が必要に応じて形成され、メモリゲート電極ＭＧ下の絶縁膜６の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧは、ｎ型ポリシリコン（不純物を導入した多結晶シリコン、ドープトポリシリコン）のようなシリコン膜（導電体膜）からなる。制御ゲート電極ＣＧは、半導体基板１上に形成した多結晶シリコン膜（ｎ型不純物を導入またはドープした多結晶シリコン膜）をパターニングすることにより形成されている。メモリゲート電極ＭＧは、半導体基板１上に制御ゲート電極ＣＧを覆うように形成した多結晶シリコン膜（ｎ型不純物を導入またはドープした多結晶シリコン膜）を異方性エッチングし、制御ゲート電極ＣＧの側壁上に絶縁膜６を介してこの多結晶シリコン膜を残存させることにより形成されている。
制御ゲート電極ＣＧの上部（上面）とｎ＋型半導体領域１４ａ，１４ｂの上面（表面）には、サリサイドプロセスなどにより、金属シリサイド膜（金属シリサイド層）２１（例えばコバルトシリサイド膜）が形成されている。一方、メモリゲート電極ＭＧの上面には、金属シリサイド膜が形成されていない。この金属シリサイド膜２１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
半導体基板１上には、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆うように、絶縁膜２３，２４が形成されている。絶縁膜（窒化シリコン膜）２３は、絶縁膜２４よりも薄く、例えば窒化シリコン膜からなる。絶縁膜（酸化シリコン膜）２４は、絶縁膜２３よりも厚く、例えば酸化シリコン膜などからなる。後述するように、絶縁膜２３，２４にコンタクトホール２５が形成され、コンタクトホール２５にプラグ２６が埋め込まれ、プラグ２６が埋め込まれた絶縁膜２４上に配線２７などが形成されているが、図１では図示を省略している。なお、絶縁膜２４は、層間絶縁膜として機能し、絶縁膜２３は、絶縁膜２４にコンタクトホール２５を形成する際のエッチングストッパ膜として機能することができる。
次に、本実施の形態の半導体装置の構造上の特徴について、より詳細に説明する。
本実施の形態の半導体装置（不揮発性メモリ）では、図１および図２に示されるように、制御ゲート電極ＣＧの上部（上面）とｎ＋型半導体領域１４ａ，１４ｂの上面（表面）には、サリサイドプロセスなどにより、金属シリサイド膜２１が形成されているが、メモリゲート電極ＭＧの上面には、金属シリサイド膜が形成されていない。
すなわち、本実施の形態の半導体装置は、メモリゲート電極ＭＧの絶縁膜６と接していない表面（上面９ａおよび側壁９ｂ）のうち、少なくとも、制御ゲートＣＧ側の端部（すなわち絶縁膜６を介して制御ゲート電極ＣＧと隣り合う端部、図２に示される端部９ｃに対応）とその近傍領域に、金属シリサイド膜が形成されていない構造を有しており、メモリゲート電極ＭＧの上面９ａに金属シリサイド膜が形成されていないことが好ましい。
更に、本実施の形態では、制御ゲート電極ＣＧの高さｈ１よりも、メモリゲート電極ＭＧの高さｈ２が低くなっている（ｈ１＞ｈ２）。これにより、制御ゲート電極ＣＧの上面と、メモリゲート電極ＭＧの上面９ａとの間には、段差（段差部）が形成されている。制御ゲート電極ＣＧの高さｈ１よりもメモリゲート電極ＭＧの高さｈ２を低くしているため、メモリゲート電極ＭＧに（絶縁膜６を介して）隣接する制御ゲート電極ＣＧの側壁８ｂのうち、上部領域上には、メモリゲート電極ＭＧが形成されていないが、側壁絶縁膜１３ｃ（酸化シリコン膜）が、制御ゲート電極ＣＧの側壁８ｂの上部領域上でかつメモリゲート電極ＭＧの上部（上面９ａ上）に形成されている。
メモリゲート電極と制御ゲート電極の互いに対向していない側の側壁９ｂ，８ｃ上にも側壁絶縁膜１３ａ，１３ｂが形成されているが、制御ゲート電極ＣＧの側壁８ｂの上部の側壁絶縁膜１３ｃは、後述するように、メモリゲート電極ＭＧの側壁９ｂ上の側壁絶縁膜１３ａおよび制御ゲート電極ＣＧの側壁（側壁８ｂと反対側の側壁）８ｃ上の側壁絶縁膜１３ｂと同工程で形成されている。このため、制御ゲート電極ＣＧの側壁８ｂの上部の側壁絶縁膜１３ｃと、メモリゲート電極ＭＧの側壁９ｂ上の側壁絶縁膜１３ａと、制御ゲート電極ＣＧの側壁８ｃ上の側壁絶縁膜１３ｂとは、同じ材料からなり、酸化シリコン膜からなれば、より好ましい。従って、メモリゲート電極ＭＧの上部に酸化シリコン膜（側壁絶縁膜１３ｃ）が形成された状態となっている。また、窒化シリコン膜である絶縁膜２３が半導体基板１の主面上に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆うように形成されているので、メモリゲート電極ＭＧの上部の側壁絶縁膜１３ｃ（酸化シリコン膜）は、絶縁膜２３（窒化シリコン膜）とメモリゲート電極ＭＧの間に形成された状態となっている。図１では、側壁絶縁膜１３ｃは、メモリゲート電極ＭＧの上面９ａと接し、制御ゲート電極ＣＧとは、間に絶縁膜６が介在しているが、側壁絶縁膜１３ｃは、絶縁体からなるので、側壁絶縁膜１３ｃと制御ゲート電極ＣＧとの間に絶縁膜６が介在していても、あるいは、側壁絶縁膜１３ｃと制御ゲート電極ＣＧとが絶縁膜６を介在せずに直接的に接していても良い。
制御ゲート電極ＣＧの高さｈ１よりもメモリゲート電極ＭＧの高さｈ２を低くし、制御ゲート電極ＣＧの側壁８ｂ（のうちの上部領域）上でかつメモリ電極ＭＧの上部（上面９ａ上）に側壁絶縁膜１３ｃ（酸化シリコン膜）を形成したことで、この側壁絶縁膜１３ｃがサリサイド工程でメモリゲート電極ＭＧの上面９ａのシリサイド化を防止している。特に、メモリゲート電極ＭＧの絶縁膜６と接していない表面（上面９ａおよび側壁９ｂ）のうち、制御ゲートＣＧ側の端部（図２に示される端部９ｃに対応）とその近傍領域に、金属シリサイド膜が形成されていないようにしている。
なお、上記の高さｈ１，ｈ２は、半導体基板１の主面に垂直な方向の高さである。このため、制御ゲート電極ＣＧの高さｈ１は、半導体基板１の主面（ｐ型ウエル２表面）から、制御ゲート電極ＣＧの上面の金属シリサイド膜２１の上面までの距離（高さ）に対応する。メモリゲート電極ＭＧの高さｈ２は、半導体基板１の主面（ｐ型ウエル２表面）から、メモリゲート電極ＭＧの最上部（頂部）までの距離（高さ）に対応する。
制御ゲート電極ＣＧの高さｈ１とメモリゲート電極ＭＧの高さｈ２の差Δｈ３（ここでΔｈ３＝ｈ１−ｈ２）は、１０ｎｍ以上である（すなわちΔｈ３≧１０ｎｍである）ことが好ましく、２０ｎｍ以上であれば（すなわちΔｈ３≧２０ｎｍでれば）より好ましい。これにより、側壁絶縁膜１３ｃをより的確に形成できる。
図４は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図２および図３に示されるようなメモリセル（選択メモリセル）のドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、およびｐ型ウエル２に印加されるベース電圧Ｖｂが記載されている。なお、図４の表に示したものは電圧の印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜６中の電荷蓄積部である窒化シリコン膜６ｂへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図４の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜６中の窒化シリコン膜６ｂ中に電子（エレクトロン）を注入する。ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜６中の電荷蓄積部である窒化シリコン膜６ｂの選択トランジスタ側の領域に局所的にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜６中の窒化シリコン膜６ｂ中のトラップに捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。
消去方法は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）ホットホール注入消去方式を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜６中の窒化シリコン膜６ｂ）に注入することにより消去を行う。例えば図４の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜６中の窒化シリコン膜６ｂ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。
読出し時には、例えば図４の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
次に、本実施の形態の半導体装置の製造方法について説明する。
図５〜図１５は、本実施の形態の半導体装置の製造工程中の要部断面図である。図５〜図１５の各図には、ソース領域を共有する２つのメモリセル領域の断面部を示してある。
図５に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。それから、半導体基板１の主面に、ＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより素子分離領域（図示せず）を形成する。
次に、半導体基板１のメモリセル形成領域（不揮発性メモリのメモリセルを形成すべき領域）に、ｐ型ウエル２を形成する。ｐ型ウエル２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板１にイオン注入することなどによって形成することができる。それから、必要に応じて、ｐ型ウエル２の表面部（表層部）に、制御トランジスタのしきい値調整のためのイオン注入を行う。これにより、制御トランジスタのチャネル領域の不純物濃度を調整し、制御トランジスタのしきい値を所望の値に制御することができる。
次に、半導体基板１（ｐ型ウエル２）表面を清浄化処理した後、半導体基板１の主面（ｐ型ウエル２の表面）に、制御トランジスタのゲート絶縁膜用の絶縁膜３を形成する。絶縁膜３は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
次に、半導体基板１の主面上（絶縁膜３上）に、制御ゲート電極ＣＧ形成用の導電体膜４を形成（堆積）する。導電体膜４は、多結晶シリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）などのシリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。導電体膜４の膜厚（堆積膜厚）は、例えば２５０ｎｍ程度とすることができる。
次に、導電体膜４上に絶縁膜（保護膜）５を形成（堆積）する。絶縁膜５は、酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。
次に、図６に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、導電体膜４および絶縁膜５からなる積層膜をパターニング（パターン化、加工、選択的に除去）する。例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）などを用いてパターニングすることができる。パターニングされた導電体膜４により、制御トランジスタの制御ゲート電極ＣＧが形成される。制御ゲート電極ＣＧは、図面の奥行き方向に延在し、線状のパターンである。なお、この導電体膜４および絶縁膜５のパターニングの際には、半導体基板１の表面に不要なダメージが入らないように、絶縁膜３の表面が露出した段階でドライエッチングを停止することが好ましい。
次に、必要に応じて、ｐ型ウエル２の表面部（表層部）に、メモリトランジスタのしきい値調整のためのイオン注入を行う。このイオン注入では、メモリトランジスタのチャネル領域となる領域には不純物イオンが注入されるが、メモリトランジスタのチャネル領域となる領域には、絶縁膜５および制御ゲート電極ＣＧが存在するので、不純物イオンは注入されない。これにより、メモリトランジスタのチャネル領域の不純物濃度を調整し、メモリトランジスタのしきい値を所望の値に制御することができる。
次に、半導体基板１表面の保護用に残した絶縁膜３をフッ酸などを用いたウェットエッチングなどで除去する。これにより、制御ゲート電極ＣＧの下に絶縁膜３が残存し、他の領域の絶縁膜３が除去される。制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。
次に、図７に示されるように、メモリトランジスタのゲート絶縁膜用の絶縁膜６を形成する。絶縁膜６は、上記のように、内部に電荷蓄積部を有する絶縁膜であり、酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ｃの積層膜（ＯＮＯ膜）からなるが、ここでは図面を簡略化するために、単層の絶縁膜６として図示している。絶縁膜６は、ｐ型ウエル２の表面上や制御ゲート電極ＣＧの露出面（側壁）上に形成される。
絶縁膜６のうち、酸化シリコン膜は、例えば酸化処理（熱酸化処理）またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）あるいはその組み合わせにより形成することができ、窒化シリコン膜は、例えばＣＶＤ法により形成することができる。例えば、絶縁膜６のうちの下部酸化シリコン膜（上記酸化シリコン膜６ａに対応するもの）を熱酸化により形成した後、絶縁膜６のうちの窒化シリコン膜（上記窒化シリコン膜６ｂに対応するもの）をＣＶＤ法で堆積し、さらに、絶縁膜６のうちの上部酸化シリコン膜（上記酸化シリコン膜６ｃに対応するもの）をＣＶＤ法または熱酸化あるいはその両方で形成することができる。
絶縁膜６は、後で形成されるメモリゲートのゲート絶縁膜として機能し、電荷保持機能を有する。従って、絶縁膜６は少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜６ａ，６ｃ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜６ｂ）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、例えば絶縁膜６を酸化シリコン膜６ａ、窒化シリコン膜６ｂおよび酸化シリコン膜６ｃの積層膜とすることで達成できる。
次に、半導体基板１の主面全面上に、すなわち絶縁膜６上に、制御ゲート電極ＣＧを覆うように、メモリゲート電極ＭＧ形成用の導電体膜７を形成（堆積）する。導電体膜７は、多結晶シリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）などのシリコン膜からなり、ＣＶＤ法などを用いて形成することができる。導電体膜７の膜厚（堆積膜厚）は、例えば５０〜１００ｎｍ程度とすることができる。
次に、図８に示されるように、異方性エッチング技術により、絶縁膜６の上面が露出するように導電体膜７をエッチバック（エッチング、異方性エッチング）し、制御ゲート電極ＣＧの両方の側壁上に（絶縁膜６を介して）導電体膜７を残し、他の領域の導電体膜７を除去する。導電体膜７のエッチバック（エッチング）工程では、例えば、Ｃｌ２、Ｏ２およびＣＦ４の混合ガスなどを用いたドライエッチングを用いることができる。
これにより、制御ゲート電極ＣＧの側壁（側面）上に、絶縁膜６を介して導電体膜７が残存し、他の領域の導電体膜７が除去されて、残存した導電体膜７からなるメモリゲート電極ＭＧおよび多結晶シリコンスペーサ７ａが形成される。この際、制御ゲート電極ＣＧの両側壁（互いに反対側の側壁）のうち、一方の側壁上に絶縁膜６を介して残存する導電体膜（多結晶シリコン膜）７がメモリゲート電極ＭＧとなり、他方の側壁上に絶縁膜６を介して残存する導電体膜（多結晶シリコン膜）７が多結晶シリコンスペーサ７ａとなる。
このように、ゲート電極の側壁上に絶縁膜のサイドウォール（側壁スペーサ、側壁絶縁膜）を形成するのと同様の手法を用いて、メモリゲート電極ＭＧおよび多結晶シリコンスペーサ７ａを形成することができる。メモリゲート電極ＭＧと多結晶シリコンスペーサ７ａは、制御ゲート電極ＣＧの互いに反対側となる側壁上に形成されており、対称な構造を有している。なお、メモリゲート電極ＭＧの下の絶縁膜６がメモリトランジスタのゲート絶縁膜となる。このようにして、絶縁膜６上に、制御ゲート電極ＣＧと絶縁膜６を介して隣り合うメモリゲート電極ＭＧが形成される。
本実施の形態では、導電体膜７のエッチバック（エッチング、異方性エッチング）の際には、エッチング時間を制御して、導電体膜７の堆積膜厚よりも過剰に導電体膜７を異方性エッチングすることで、制御ゲート電極ＣＧ（を形成する導電体膜４）の上面よりも、
多結晶シリコンスペーサ７ａおよびメモリゲート電極ＭＧ（を形成する導電体膜７）の上面（最上部、頂部、最も高い位置にある部分）が低くなるようにする。すなわち、制御ゲート電極ＣＧ（を形成する導電体膜４）の高さｈ４よりも、残存する導電体膜７の高さに対応するメモリゲート電極ＭＧ（および多結晶シリコンスペーサ７ａ）の高さｈ５が低くなるまで（すなわちｈ４＞ｈ５となるまで）、導電体膜７のエッチバック（エッチング）を行う。このため、導電体膜７をエッチバックした後には、制御ゲート電極ＣＧ（を形成する導電体膜４）の高さｈ４よりも、メモリゲート電極ＭＧ（を形成する導電体膜７）の高さｈ５が低くなる（すなわちｈ４＞ｈ５となる）。
このように、本実施の形態では、制御ゲート電極ＣＧの側壁上に絶縁膜６を介して残存する導電体膜７の高さ（この高さはメモリゲート電極ＭＧの高さｈ５に相当する）が、制御ゲート電極ＣＧの高さｈ４よりも低くなるまで、導電体膜７をエッチバックすることで、制御ゲート電極ＣＧの高さｈ４よりもメモリゲート電極ＭＧの高さｈ５が低くなるように、メモリゲート電極ＭＧを形成する。
なお、これらの高さｈ４，ｈ５は、半導体基板１の主面に垂直な方向の高さである。このため、制御ゲート電極ＣＧ（を形成する導電体膜４）の高さｈ４は、半導体基板１の主面（ｐ型ウエル２表面）から、制御ゲート電極ＣＧ（を形成する導電体膜４）の上面までの距離（高さ）に対応する。残存する導電体膜７の高さであるメモリゲート電極ＭＧ（および多結晶シリコンスペーサ７ａ）の高さｈ５は、半導体基板１の主面（ｐ型ウエル２表面）から、残存する導電体膜７からなるメモリゲート電極ＭＧ（および多結晶シリコンスペーサ７ａ）の最上部（頂部）までの距離（高さ）に対応する。また、多結晶シリコンスペーサ７ａの高さは、メモリゲート電極ＭＧの高さと実質的に同じである。
また、メモリゲート電極ＭＧは、その上面９ａと側壁（側面）９ｂが露出され、他の面（側壁９ｂとは反対側の側面と下面）が絶縁膜６に接した状態となっている。メモリゲート電極ＭＧは、サイドウォールスペーサ状に形成されるので、メモリゲート電極ＭＧの上面９ａの制御ゲート電極ＣＧ側の端部９ｃが最も高い位置にあり、端部９ｃから離れるに従って徐々に低くなる形状を示すので、メモリゲート電極ＭＧの上面９ａの制御ゲート電極ＣＧ側の端部９ｃによって、メモリゲート電極ＭＧの高さｈ５がほぼ規定される。
制御ゲート電極ＣＧ（を形成する導電体膜４）の高さｈ４とメモリゲート電極ＭＧ（を形成する導電体膜７）の高さｈ５の差Δｈ６（ここでΔｈ６＝ｈ４−ｈ５）は、１０ｎｍ以上である（すなわちΔｈ６≧１０ｎｍである）ことが好ましく、２０ｎｍ以上であれば（すなわちΔｈ６≧２０ｎｍでれば）より好ましい。これにより、制御ゲート電極ＣＧの上面８ａと、メモリゲート電極ＭＧの上面９ａとの間には、好ましくは１０ｎｍ以上、より好ましくは２０ｎｍ以上の段差（段差部）が形成され、それによって、後述するような側壁絶縁膜１３ｃをより的確に形成することが可能になる。
このため、制御ゲート電極ＣＧのメモリゲート電極ＭＧが形成される側の側壁８ｂにおいて、側壁８ｂの下部領域上には、絶縁膜６を介してメモリゲート電極ＭＧが形成されるが、側壁８ｂの上部領域上には、メモリゲート電極ＭＧは形成されない。
次に、メモリゲート電極ＭＧが覆われかつ多結晶シリコンスペーサ７ａが露出されるようなフォトレジストパターン（図示せず）をフォトリソグラフィ技術を用いて半導体基板１上に形成し、このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、多結晶シリコンスペーサ７ａを除去する。これにより、図９に示されるように、多結晶シリコンスペーサ７ａが除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
次に、図１０に示されるように、絶縁膜６のうち、露出する部分の上層の酸化シリコン膜（上記酸化シリコン膜６ｃと同層の酸化シリコン膜）とその下層の窒化シリコン膜（上記窒化シリコン膜６ｂと同層の窒化シリコン膜）とを、例えばフッ酸と熱リン酸などを用いて除去する。
次に、ｐ型ウエル２の制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの両側の領域に低濃度のｎ型不純物のイオン打ち込みを行い、ソース部とドレイン部に、それぞれｎ−型半導体領域１１ａとｎ−型半導体領域１１ｂを形成する。このイオン注入工程では、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの下の領域には不純物が注入されず、その両側の領域に、ｎ型不純物がイオン注入されてｎ−型半導体領域１１ａ，１１ｂが形成される。従って、ｎ−型半導体領域１１ａは、メモリゲート電極ＭＧの側壁９ｂに整合（自己整合）して形成され、ｎ−型半導体領域１１ｂは、制御ゲート電極ＣＧの側壁８ｃに整合（自己整合）して形成される。また、ｎ−型半導体領域１１ａとｎ−型半導体領域１１ｂは、同じイオン注入工程で形成しても、あるいは、フォトリソグラフィ技術で注入阻止用のフォトレジスト膜を形成することで別々のイオン注入工程で形成してもよい。
次に、絶縁膜６のうち、露出する部分の下層の酸化シリコン膜（上記酸化シリコン膜６ａと同層の酸化シリコン膜）を例えばフッ酸などで除去する。これにより、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエル２）の間と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間に絶縁膜６が残存するが、他の領域では絶縁膜６が除去される。
次に、半導体基板１の主面全面上に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆うように、絶縁膜１２を形成（堆積）する。絶縁膜１２は、側壁絶縁膜１３ａ，１３ｂ，１３ｃ形成用の絶縁膜であり、酸化シリコン膜からなることが好ましく、例えばＣＶＤ法などにより形成することができる。絶縁膜１２の堆積膜厚は、例えば５０〜１５０ｎｍ程度とすることができる。
次に、図１１に示されるように、絶縁膜１２を異方性エッチング技術を用いてエッチバック（エッチング、異方性エッチング）することで、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁（側面）上に絶縁膜１２を残し、他の領域の絶縁膜１２を除去する。メモリゲート電極ＭＧの側壁（側面）９ｂ上に残存する絶縁膜１２により、側壁絶縁膜１３ａが形成され、制御ゲート電極ＣＧの側壁（側面）８ｃ上に残存する絶縁膜１２により、側壁絶縁膜（側壁スペーサ）１３ｂが形成される。この側壁絶縁膜１３ａ，１３ｂが形成されるメモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁８ｃ，９ｂは、絶縁膜６を介して互いに対向（隣接）する側壁とは反対側の側壁である。また、上記のように、制御ゲート電極ＣＧの高さｈ４よりもメモリゲート電極ＭＧの高さｈ５が低く、制御ゲート電極ＣＧの上面８ａとメモリゲート電極ＭＧの上面９ａとの間に段差が形成されていたので、この絶縁膜１２のエッチバック工程では、制御ゲート電極ＣＧの側壁８ｂのうちの上部領域上でかつメモリ電極ＭＧの上部（上面９ａ上）に、絶縁膜１２が側壁絶縁膜１３ｃとして残存する。また、この絶縁膜１２のエッチバック工程で、制御ゲート電極ＣＧ上の絶縁膜５も除去されて、制御ゲート電極ＣＧの上面８ａが露出される。
このように、メモリゲート電極ＭＧの上部（上面９ａ上）および側壁９ｂ上と制御ゲート電極ＣＧの側壁８ｃ上とに、絶縁膜１２を側壁絶縁膜として残し、他の領域の絶縁膜１２を除去することで、メモリゲート電極ＭＧの上部（上面９ａ上）および側壁９ｂ上と、制御ゲート電極ＣＧの側壁８ｃ上とに、側壁絶縁膜１３ａ，１３ｂ，１３ｃが形成される。
本実施の形態とは異なり、制御ゲート電極ＣＧの上面８ａとメモリゲート電極ＭＧの上面９ａとの間に段差がなく、制御ゲート電極ＣＧの高さｈ４と、メモリゲート電極ＭＧの高さｈ５が同じ（すなわちｈ４＝ｈ５）であった場合、メモリゲート電極ＭＧの側壁９ｂ上には側壁絶縁膜１３ａが形成されるが、メモリゲート電極ＭＧの上部には、絶縁膜１２が残存せず、メモリゲート電極ＭＧの上部が露出された状態になる。
それに対して、本実施の形態では、制御ゲート電極ＣＧの高さｈ４よりもメモリゲート電極ＭＧの高さｈ５を低く（すなわちｈ４＞ｈ５）して、制御ゲート電極ＣＧの上面８ａとメモリゲート電極ＭＧの上面９ａとの間に段差を設けていたので、図１１に示されるように、メモリゲート電極ＭＧの側壁９ｂ上の側壁絶縁膜１３ａだけでなく、メモリゲート電極ＭＧの上部にも、絶縁膜１２が側壁絶縁膜１３ｃとして残存する。このため、メモリゲート電極ＭＧ（を形成する導電体膜７）は、側壁（側面）９ｂが側壁絶縁膜１３ａで覆われ、上部（上面９ａ）が側壁絶縁膜１３ｃで覆われた状態となる。従って、メモリゲート電極ＭＧの表面は、側壁絶縁膜１３ａ，１３ｃで覆われ、ほとんど露出されない。また、制御ゲート電極ＣＧの上面８ａ上の絶縁膜１２は除去されるので、制御ゲート電極ＣＧの上面８ａは露出される。
側壁絶縁膜１３ｃは、メモリゲート電極ＭＧの上面９ａと接し、制御ゲート電極ＣＧとは、間に絶縁膜６が介在している。しかしながら、側壁絶縁膜１３ｃは、酸化シリコンのような絶縁体からなるので、側壁絶縁膜１３ｃと制御ゲート電極ＣＧとの間に絶縁膜６が介在していても、あるいは、側壁絶縁膜１３ｃと制御ゲート電極ＣＧとが絶縁膜６を介在せずに直接的に接していても良い。側壁絶縁膜１３ｃと制御ゲート電極ＣＧとが絶縁膜６を介在せずに直接的に接する構造は、メモリゲート電極ＭＧからはみ出した領域の絶縁膜６が種々のエッチング工程で除去されていた場合に得られる。
次に、ｐ型ウエル２の制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜１３ａ，１３ｂの両側の領域に高濃度のｎ型不純物のイオン打ち込みを行い、ソース部とドレイン部に、それぞれｎ＋型半導体領域１４ａとｎ＋型半導体領域１４ｂを形成する。このイオン注入工程では、制御ゲート電極ＣＧの側壁８ｃ上の側壁絶縁膜１３ｂとメモリゲート電極ＭＧの側壁９ｂ上の側壁絶縁膜１３ａをイオン注入阻止マスクとして用いて、半導体基板１（ｐ型ウエル２）にイオン注入する。このため、このイオン注入工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜１３ａ，１３ｂの下の領域には不純物が注入されず、その両側の領域に、ｎ型不純物がイオン注入されてｎ＋型半導体領域１４ａ，１４ｂが形成される。従って、ｎ＋型半導体領域１４ａは、メモリゲート電極ＭＧの側壁９ｂ上の側壁絶縁膜１３ａの側面（側壁）１６ａに整合（自己整合）して形成され、ｎ＋型半導体領域１４ｂは、制御ゲート電極ＣＧの側壁８ｃ上の側壁絶縁膜１３ｂの側面（側壁）１６ｂに整合（自己整合）して形成される。また、ｎ＋型半導体領域１４ａとｎ＋型半導体領域１４ｂは、同じイオン注入工程で形成しても、あるいは、フォトリソグラフィ技術で注入阻止用のフォトレジスト膜を形成することで別々のイオン注入工程で形成してもよい。
ｎ−型半導体領域１１ａとそれよりも高不純物濃度のｎ＋型半導体領域１４ａとにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域１１ｂとそれよりも高不純物濃度のｎ＋型半導体領域１４ｂとにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。
次に、必要に応じてエッチング（例えば希フッ酸などを用いたウェットエッチング）を行ってｎ＋型半導体領域１４ａ，１４ｂおよび制御ゲート電極ＣＧの上面（表面）を露出させた後、図１２に示されるように、ｎ＋型半導体領域１４ａ，１４ｂおよび制御ゲート電極ＣＧの上面８ａ上を含む半導体基板１の主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜１３ａ，１３ｂ，１３ｃを覆うように、例えばコバルト（Ｃｏ）膜などの金属膜１７を形成（堆積）する。金属膜１７は、スパッタリング法などを用いて形成することができる。
上記のように、制御ゲート電極ＣＧ（を形成する導電体膜４）の上面８ａが露出した状態で金属膜１７を形成しているので、制御ゲート電極ＣＧ（を形成する導電体膜４）の上面８ａは、金属膜１７と接触する。しかしながら、メモリゲート電極ＭＧ（を形成する導電体膜７）は、側壁９ｂが側壁絶縁膜１３ａで覆われ、上部（上面９ａ）が側壁絶縁膜１３ｃで覆われた状態であったので、メモリゲート電極ＭＧ（を形成する導電体膜７）の側壁９ｂおよび上部（上面９ａ）は、金属膜１７とは接触せずに、メモリゲート電極ＭＧと金属膜１７との間に側壁絶縁膜１３ａ，１３ｃが介在する。特に、金属膜１７は、メモリゲート電極ＭＧの絶縁膜６と接していない表面のうち、制御ゲート電極ＣＧ側の端部（上記端部９ｃに対応する部分）とその近傍領域には、間に側壁絶縁膜１３ｃが介在して接しない状態となる。
次に、図１３に示されるように、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域１４ａ，１４ｂおよび制御ゲート電極ＣＧの上層部分（表層部分）を金属膜１７と反応させ、それによって、ｎ＋型半導体領域１４ａ，１４ｂおよび制御ゲート電極ＣＧの上部（上面、表面、上層部）に、それぞれコバルトシリサイド膜などの金属シリサイド膜（金属シリサイド層）２１を形成する。その後、未反応の金属膜（コバルト膜）１７を除去する。ｎ＋型半導体領域１４ａ，１４ｂおよび制御ゲート電極ＣＧの上部金属シリサイド膜２１を形成することで、ソース、ドレインや制御ゲート電極ＣＧの抵抗を低抵抗化することができる。
上記のように、制御ゲート電極ＣＧ（を形成する導電体膜４）の上面８ａが金属膜１７と接触していた状態で熱処理を行うので、制御ゲート電極ＣＧ（を形成する導電体膜４）の上層部分が金属膜１７と反応して、制御ゲート電極ＣＧ（を形成する導電体膜４）の上部（上面）に金属シリサイド膜２１が形成される。しかしながら、メモリゲート電極ＭＧ（を形成する導電体膜７）の側面（側壁９ｂ）および上部（上面９ａ）は、金属膜１７とは接触せずに、間に側壁絶縁膜１３ａ，１３ｃが介在していたので、金属膜１７とは反応しない。このため、メモリゲート電極ＭＧ（を形成する導電体膜７）の側面（側壁９ｂ）および上部（上面９ａ）には、金属シリサイド膜２１が形成されない。
このため、本実施の形態では、制御ゲート電極ＣＧ（を形成する導電体膜４）の上部（上面）に金属シリサイド膜２１が形成されるが、メモリゲート電極ＭＧ（を形成する導電体膜７）上には、金属シリサイド膜（２１）は形成されない。特に、メモリゲート電極ＭＧの絶縁膜６と接していない表面（上面９ａおよび側壁９ｂ）のうち、制御ゲート電極ＣＧ側の端部（上記端部９ｃに対応する部分）とその近傍領域には、金属シリサイド膜（２１）が形成されない。
このようにして、図１３に示されるような構造が得られ、不揮発性メモリのメモリセルＭＣが形成される。
次に、図１４に示されるように、半導体基板１の主面全面上に、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを覆うように、絶縁膜２３および絶縁膜２４を順に形成（堆積）する。それから、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法などを用いて絶縁膜２４の上面を平坦化する。
絶縁膜２３は、窒化シリコン膜からなり、絶縁膜２４は酸化シリコン膜などからなり、それぞれＣＶＤ法などを用いて形成することができる。絶縁膜２３の膜厚は、絶縁膜２４の膜厚よりも薄い。厚い絶縁膜２４は、層間絶縁膜として機能し、薄い絶縁膜（窒化シリコン膜）２３は、絶縁膜２４にコンタクトホールを形成する際のエッチングストッパ膜としてとして機能する。
次に、図１５に示されるように、フォトリソグラフィ法を用いて絶縁膜２４上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜２４および絶縁膜２３をドライエッチングすることにより、絶縁膜２３，２４にコンタクトホール（開口部、貫通孔）２５を形成する。コンタクトホール２５を形成する際には、まず絶縁膜２４をドライエッチングして絶縁膜２３をエッチングストッパ膜として機能させ、その後、コンタクトホール２５の底部の絶縁膜２３をドライエッチングで除去して、絶縁膜２３，２４を貫通するコンタクトホール２５を形成する。このように、絶縁膜２３を、絶縁膜（層間絶縁膜）２４をエッチングする際のエッチングストッパとして機能させることで、コンタクトホール２５をエッチングにより形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避することができる。
コンタクトホール２５は、ｎ＋型半導体領域１４ａ，１４ｂ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧの上部などに形成される。コンタクトホール２５の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域１４ａ，１４ｂ（の表面上の金属シリサイド膜２１）の一部、制御ゲート電極ＣＧ（の表面上の金属シリサイド膜２１）の一部、あるいはメモリゲート電極ＭＧの一部などが露出される。なお、図１５の断面図においては、ｎ＋型半導体領域１４ｂ（の表面上の金属シリサイド膜２１）の一部がコンタクトホール２５の底部で露出した断面が示されている。
次に、コンタクトホール２５内に、タングステン（Ｗ）などからなるプラグ２６を形成する。プラグ２６は、例えば、コンタクトホール２５の内部を含む絶縁膜２４上に導電性のバリア膜（例えば窒化チタン膜）２６ａを形成した後、タングステン膜２６ｂをＣＶＤ法などによってバリア膜２６ａ上にコンタクトホール２５を埋めるように形成し、絶縁膜２４上の不要なタングステン膜２６ｂおよびバリア膜２６ａをＣＭＰ法またはエッチバック法などによって除去することにより形成することができる。
次に、プラグ２６が埋め込まれた絶縁膜２４上に、配線（第１配線層）２７を形成する。例えば、バリア導体膜２７ａ、アルミニウム膜２７ｂおよびバリア導体膜２７ｃをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線２７を形成することができる。バリア導体膜２７ａ，２７ｃは、例えばチタン膜または窒化チタン膜あるいはそれらの積層膜からなり、アルミニウム膜２７ｂは、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。配線２７はプラグ２６を介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、制御ゲート電極ＣＧあるいはメモリゲート電極ＭＧなどと電気的に接続される。配線２７は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。第２層配線以降はダマシン法により形成した埋込銅配線とすることもできる。
次に、本実施の形態の効果について、より詳細に説明する。
図１６は、比較例の半導体装置の要部断面図であり、本実施の形態の図１に対応するものである。図面を見易くするために、図１６では、絶縁膜２３，２４の図示を省略している。
図１６に示される比較例の半導体装置では、本実施の形態とは異なり、制御ゲート電極ＣＧとメモリゲート電極ＭＧの高さが同じであり、制御ゲート電極ＣＧの上部だけでなく、メモリゲート電極ＭＧの上部にも金属シリサイド膜２１が形成されている。このような構造を得るには、本実施の形態とは異なり、本実施の形態の図８の導電体膜７のエッチバック工程で、制御ゲート電極ＣＧとメモリゲート電極ＭＧの高さが同じになるようにすればよい。これにより、図１１の絶縁膜１２のエッチバック工程で、メモリゲート電極ＭＧ上に側壁絶縁膜１３ｃが形成されないので、図１２〜図１３の金属シリサイド膜２１の形成工程でメモリゲート電極ＭＧの上部にも金属シリサイド膜２１が形成される。
図１６に示される比較例の半導体装置では、制御ゲート電極ＣＧ上の金属シリサイド膜２１とメモリゲート電極ＭＧ上の金属シリサイド膜２１とは、ＯＮＯ膜である絶縁膜６により絶縁分離されているが、絶縁膜６の膜厚が薄いことから、制御ゲート電極ＣＧ上の金属シリサイド膜２１の端部１２１ａとメモリゲート電極ＭＧ上の金属シリサイド膜２１の端部１２１ｂとが近接してしまい、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショート不良を発生する可能性がある。この制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショートは、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧ上の金属シリサイド膜２１の形成状態に依存し、制御ゲート電極ＣＧ上の金属シリサイド膜２１とメモリゲート電極ＭＧ上の金属シリサイド膜２１とがブリッジ状に近接することにより発生する。このようなショート不良を生じた半導体装置は、半導体装置の製造の検査で選別して除外する必要があり、半導体装置の製造歩留まりを低下させ、半導体装置のコスト（単価）を増大させてしまう。
これを防止するために、本実施の形態とは異なり、制御ゲート電極ＣＧとメモリゲート電極ＭＧの両方で金属シリサイド膜２１を形成しないことが考えられる。しかしながら、この場合、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間の耐圧を向上し、ショート不良の発生を防止することができるが、制御ゲート電極ＣＧ上に金属シリサイド膜２１が形成されていないと、制御ゲート電極ＣＧが高抵抗となり、メモリ動作の動作速度が低下してしまう。
それに対して、本実施の形態では、図１および図２などに示されるように、制御ゲート電極ＣＧ上には金属シリサイド膜２１を形成しているが、メモリゲート電極ＭＧ上には、金属シリサイド膜（２１）を形成していない。特に、メモリゲート電極ＭＧの絶縁膜６と接していない表面（上面９ａおよび側壁９ｂ）のうち、少なくとも、制御ゲート電極ＣＧ側の端部（すなわち絶縁膜６を介して制御ゲート電極ＣＧと隣り合う端部）とその近傍領域に、金属シリサイド膜（２１）を形成していない。メモリゲート電極ＭＧ上（特に、メモリゲート電極ＭＧの上面９ａの制御ゲート電極ＣＧ側の端部とその近傍領域）には、金属シリサイド膜を形成していないので、制御ゲート電極ＣＧ上の金属シリサイド膜２１は、メモリゲート電極ＭＧに近接せず、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショート不良の発生を防止することができる。このため、半導体装置の製造歩留まりを向上させ、半導体装置のコスト（単価）を低減することができる。また、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間の耐圧を向上することができ、半導体装置の信頼性や性能を向上させることができる。
更に、本実施の形態では、制御ゲート電極ＣＧとメモリゲート電極ＭＧのうち、制御ゲート電極ＣＧ上には金属シリサイド膜２１を形成している。このため、制御ゲート電極ＣＧの抵抗を下げることができ、メモリ動作の動作速度を向上させることができる。
また、本実施の形態は、不揮発性メモリに関するものである。電荷を保持して情報を記憶するメモリトランジスタのメモリゲート電極ＭＧは、メモリ動作時に所定の電圧に固定されているので、制御ゲート電極ＣＧに要求されるほど、抵抗を低くする必要がない。このため、本実施の形態のようにメモリゲート電極ＭＧ上に金属シリサイド膜を形成しなくとも、メモリ動作上の問題は生じない。
また、本実施の形態では、メモリゲート電極ＭＧの高さよりも制御ゲート電極ＣＧの高さを低くして、制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面との間に段差を形成している。この段差を設けたことにより、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁上に側壁絶縁膜１３ａ，１３ｂを形成する際に、メモリゲート電極ＭＧの上部にも側壁絶縁膜１３ｃを形成することができ、それによって、サリサイド工程で金属シリサイド膜２１がメモリゲート電極ＭＧの上部に形成されるのを防止できる。このため、特別な工程を付加することなく、制御ゲート電極ＣＧ上には金属シリサイド膜２１が形成されているがメモリゲート電極ＭＧ上には金属シリサイド膜２１が形成されていない構造を実現でき、半導体装置の製造工程数の低減や半導体装置の製造コストの低減が可能になる。
また、本実施の形態では、主として、メモリゲート電極ＭＧの絶縁膜６と接していない表面（上面９ａおよび側壁９ｂ）が、側壁絶縁膜１３ｃおよび側壁絶縁膜１３ａで覆われてメモリゲート電極ＭＧの表面上に金属シリサイド膜２１が形成されていない場合について説明した。他の形態として、側壁絶縁膜１３ｃと側壁絶縁膜１３ａの間で、メモリゲート電極ＭＧの表面を露出させ、そこ（側壁絶縁膜１３ｃと側壁絶縁膜１３ａの間で露出するメモリゲート電極ＭＧ上）に金属シリサイド膜２１を形成することもできる。
図１６の比較例の半導体装置からも分かるように、制御ゲート電極ＣＧ上の金属シリサイド膜２１の端部１２１ａとメモリゲート電極ＭＧ上の金属シリサイド膜２１の端部１２１ｂとの近接が、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショート不良を招いてしまう。このため、側壁絶縁膜１３ｃと側壁絶縁膜１３ａの間でメモリゲート電極ＭＧの表面が露出し、そこに金属シリサイド膜２１が形成されていたとしても、その金属シリサイド膜２１は制御ゲート電極ＣＧから充分に離れているので、ほとんど耐圧の低下やショート不良の発生を招かない。
従って、本実施の形態の半導体装置では、メモリゲート電極ＭＧの絶縁膜６と接していない表面（上面９ａおよび側壁９ｂ）のうち、少なくとも、制御ゲートＣＧ側の端部（すなわち絶縁膜６を介して制御ゲート電極ＣＧと隣り合う端部）とその近傍領域に、金属シリサイド膜２１を形成しないようにする。このため、メモリゲート電極ＭＧの上面９ａ上に金属シリサイド膜２１形成しないことが好ましいが、制御ゲート電極ＣＧから離れた領域（側壁絶縁膜１３ｃと側壁絶縁膜１３ａの間の領域）では、メモリゲート電極ＭＧの表面に金属シリサイド膜２１が形成されていてもよい。
本実施の形態では、図８に示されるように、制御ゲート電極ＣＧの高さｈ４よりもメモリゲート電極ＭＧの高さｈ５を低くすることにより、図１１に示されるように、メモリゲート電極ＭＧの絶縁膜６と接していない表面（上面９ａおよび側壁９ｂ）のうち、制御ゲート電極ＣＧ側の端部とその近傍領域上が、側壁絶縁膜１３ｃで覆われた状態とすることができる。これにより、サリサイドプロセスで金属シリサイド膜２１を形成した際に、図１３に示されるように、メモリゲート電極ＭＧの絶縁膜６と接していない表面（上面９ａおよび側壁９ｂ）のうち、制御ゲート電極ＣＧ側の端部とその近傍領域上に、金属シリサイド膜２１が形成されないようにすることができ、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショート不良の発生を防止でき、耐圧を向上することができる。
（実施の形態２）
図１７は、本実施の形態の半導体装置の要部平面図であり、図１８は、その要部断面図である。図１７のＡ−Ａ線の断面図が、上記実施の形態１の図１５にほぼ対応し、図１７のＢ−Ｂ線の断面図が、図１８にほぼ対応する。また、図１７は平面図であるが、理解を簡単にするために、メモリゲート電極ＭＧのうち、金属シリサイド膜２１が形成された領域にドット状のハッチングを付してある。
半導体基板１のメモリセル領域（メモリセル形成領域、メモリセルアレイ形成領域）１Ａには、上記実施の形態１に示されるようなメモリセルＭＣがアレイ状に複数形成されている。メモリセル領域１Ａでは、各メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁上に絶縁膜６を介してサイドウォールスペーサ状に形成されている。各メモリゲート電極ＭＧに所定の電圧を供給できるようにするために、半導体基板１のコンタクト部形成領域（メモリゲートコンタクト形成領域）１Ｂにおいて、メモリゲート電極ＭＧをコンタクトホール２５およびそれに埋め込まれたプラグ２６に接続する。サイドウォールスペーサ状の部分はプラグ２６に接続しにくいので、図１７および図１８に示されるように、コンタクト部形成領域１Ｂにおいて、メモリゲート電極ＭＧに平坦部を有するパターンを設け、そのパターンの平坦部上にコンタクトホール２５およびそれに埋め込まれたプラグ２６を配置して接続する。
上記実施の形態１で説明したように、本実施の形態においても、制御ゲート電極ＣＧ上には金属シリサイド膜２１を形成し、メモリゲート電極ＭＧ上には、金属シリサイド膜（２１）を形成しないようにするが、メモリゲート電極ＭＧのうち、コンタクト部形成領域１Ｂでプラグ２６に接続する領域には、金属シリサイド膜２１を形成するようにし、それ以外のメモリゲート電極ＭＧ上に金属シリサイド膜（２１）が形成されないようにしている。このため、メモリゲート電極ＭＧに接続すべきプラグ２６は、金属シリサイド膜２１を介してメモリゲート電極ＭＧに接続するので、メモリゲート電極ＭＧに接続するプラグ２６のコンタクト抵抗を低減することができる。従って、メモリゲート電極ＭＧのコンタクト抵抗を低減できるので、不揮発性メモリの動作速度をより向上することができ、半導体装置の性能をより向上することができる。また、メモリゲート電極ＭＧのうち、プラグ２６（コンタクトホール２５）に接続する領域以外では、金属シリサイド膜２１を形成しないので、上記実施の形態１で述べたように、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショート不良の発生を防止でき、また、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間の耐圧を向上することができる。
図１９〜図２１は、本実施の形態の半導体装置の製造工程中の要部断面図であり、図１８に対応する領域が示されている。なお、図１９は、上記実施の形態１の図８と同じ工程段階に対応し、図２０は、上記実施の形態１の図１１と同じ工程段階に対応し、図２１は、上記実施の形態１の図１３と同じ工程段階に対応する。
半導体基板１のコンタクト部形成領域１Ｂでは、ｐ型ウエル２を形成する前に、ＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより素子分離領域４１を形成している。このため、コンタクト部形成領域１Ｂでは、素子分離領域４１上に制御ゲート電極ＣＧやメモリゲート電極ＭＧが形成されている。
上記実施の形態１の上記図５〜図７の工程を行った後、上記図８のように導電体膜７をエッチバックする前に、導電体膜７上にフォトレジスト層などからなるエッチングマスク層（図示せず）を形成しておき、上記図８の導電体膜７のエッチバック工程でエッチングマスク層の下の導電体膜７を残存させる。メモリセル領域１Ａでは、メモリゲート電極ＭＧはサイドウォールスペーサ状となるが、コンタクト部形成領域１Ｂでは、エッチングマスク層の下に残存させた導電体膜７によって、図１９に示されるように、メモリゲート電極ＭＧのコンタクト部４２がメモリゲート電極ＭＧと一体的に形成される。メモリゲート電極ＭＧのコンタクト部４２は、制御ゲート電極ＣＧ上から素子分離領域４１までほぼ同じ厚みで延在し、素子分離領域４１上延在する部分は、上面がほぼ平坦となる。
それから、上記実施の形態１の上記図９〜図１１の工程を行うと、図２０の構造が得られる。この際、コンタクト部形成領域１Ｂでは、図２０に示されるように、メモリゲート電極ＭＧのコンタクト部４２の側壁上に、残存する絶縁膜１２からなる側壁絶縁膜１３ｄが形成されるが、メモリゲート電極ＭＧのコンタクト部４２のうち、平坦な部分（素子分離領域４１上に延在する部分と制御ゲート電極ＣＧ上に延在する部分）上には絶縁膜１２は残存せずに、上面が露出した状態となる。
その後、上記実施の形態１の上記図１２〜図１３の工程を行うと、図２１の構造が得られる。図２０のように、コンタクト部形成領域１Ｂにおいて、メモリゲート電極ＭＧのコンタクト部４２の平坦な部分（素子分離領域４１上に延在する部分と制御ゲート電極ＣＧ上に延在する部分）上が露出した状態で金属膜１７を堆積して、シリサイド化のための熱処理を行うことになる。このため、図２１に示されるように、コンタクト部形成領域１Ｂにおいて、メモリゲート電極ＭＧのコンタクト部４２の平坦な部分（素子分離領域４１上に延在する部分と制御ゲート電極ＣＧ上に延在する部分）上にも、金属シリサイド膜２１が形成される。
それから、上記実施の形態１の上記図１４〜図１５の工程を行うと、図１８の構造が得られる。この際、コンタクトホール２５およびそれを埋めるプラグ２６のうち、メモリゲート電極ＭＧに接続するためのコンタクトホール２５ｃおよびそれを埋めるプラグ２６ｃは、コンタクト部形成領域１Ｂにおいて、メモリゲート電極ＭＧのコンタクト部４２の平坦な部分（素子分離領域４１上に延在する部分）の上部に形成される。このため、コンタクトホール２５ｃおよびプラグ２６ｃを形成した際には、コンタクトホール２５ｃの底部で、メモリゲート電極ＭＧのコンタクト部４２上の金属シリサイド膜２１が露出され、露出した金属シリサイド膜２１とプラグ２６ｃが接続される。
このように、本実施の形態では、メモリゲート電極ＭＧのうち、プラグ２６ｃと接続（接触）する領域（コンタクト部４２）上には、金属シリサイド膜２１が形成されている。このプラグ２６ｃは、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜１３ａ，１３ｂ，１３ｃを覆うように形成された絶縁膜２３，２４（層間絶縁膜）に形成（開口）されたコンタクトホール２５ｃ内に形成され、メモリゲート電極ＭＧと電気的に接続された導電体部である。これにより、メモリゲート電極ＭＧとプラグ２６ｃのコンタクト抵抗を低減できる。メモリゲート電極ＭＧのうち、プラグ２６（コンタクトホール２５）に接続する領域（コンタクト部４２）以外では、上記実施の形態１と同様の構造とすることで、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショートを防止し、耐圧を向上することができる。
（実施の形態３）
図２２〜図２９は、本実施の形態の半導体装置の製造工程中の要部断面図である。図２２〜図２９のうち、図２２，図２４，図２６および図２８は、上記実施の形態１の図５〜図１６に対応する領域（メモリセル形成領域）が示されており、図２３，図２５，図２７および図２９は、抵抗素子形成領域１Ｃが示されている。また、図２２と図２３は同じ工程段階に対応し、図２４と図２５は同じ工程段階に対応し、図２６と図２７は同じ工程段階に対応し、図２８と図２９は同じ工程段階に対応する。
本実施の形態においては、半導体基板１のメモリセル領域に、不揮発性メモリのメモリセルが形成され、半導体基板１の抵抗素子形成領域１Ｃに抵抗素子が形成される。
まず、上記実施の形態１の図１１の構造が得られた後、図２２に示されるように、半導体基板１の主面の全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜１３ａ，１３ｂ，１３ｃを覆うように、絶縁膜５２を形成する。絶縁膜５２は、例えば酸化シリコン膜などからなり、ＣＶＤ法などにより形成することができる。
図２２と同じ工程段階の図２３に示されるように、絶縁膜５２を形成する前に、半導体基板１の抵抗素子形成領域１Ｃにおいては、素子分離領域４１が形成されて活性領域が規定され、この活性領域にｐ型ウエル２が形成され、抵抗素子形成領域１Ｃのｐ型ウエル２にイオン注入などによりｎ型半導体領域５１が形成されている。ｎ型半導体領域５１の不純物濃度は、抵抗素子の抵抗値が所定の値となるように調整されている。このため、絶縁膜５２を形成した際には、抵抗素子形成領域１Ｃでは、図２３に示されるように、ｎ型半導体領域５１上に絶縁膜５２が形成される。
絶縁膜５２を堆積した後、図２５に示されるように、フォトリソグラフィ技術を用いて、抵抗素子形成領域１Ｃの絶縁膜５２上にフォトレジストパターン５３を形成する。それから、図２４および図２５に示されるように、絶縁膜５２を異方性エッチング技術を用いてエッチバック（エッチング、異方性エッチング）する。これにより、抵抗素子形成領域１Ｃのフォトレジストパターン５３の下の絶縁膜５２を局所的に残し、かつ、メモリゲート電極ＭＧの側壁（側面）および上部と制御ゲート電極ＣＧの側壁上に絶縁膜５２をサイドウォールスペーサ（側壁絶縁膜）状に局所的に残し、他の領域の絶縁膜５２を除去する。その後、フォトレジストパターン５３を除去する。
次に、上記実施の形態１の図１２〜図１３の工程に相当する工程を行う。すなわち、必要に応じてエッチング（例えば希フッ酸などを用いたウェットエッチング）を行ってｎ＋型半導体領域１４ａ，１４ｂの表面、制御ゲート電極ＣＧの上面（表面）および抵抗素子形成領域１Ｃの絶縁膜５２で覆われていないｎ型半導体領域５１の表面を露出させた後、半導体基板１の主面全面上に上記実施の形態１と同様の金属膜１７（図２６および図２７では金属膜１７は図示せず）を形成（堆積）する。それから、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域１４ａ，１４ｂ、制御ゲート電極ＣＧ、および絶縁膜５２で覆われていないｎ型半導体領域５１の上層部分（表層部分）を金属膜１７と反応させ、それによって、ｎ＋型半導体領域１４ａ，１４ｂ、制御ゲート電極ＣＧ、および抵抗素子形成領域１Ｃの絶縁膜５２で覆われていないｎ型半導体領域５１の上部に、それぞれ金属シリサイド膜２１を形成する。その後、未反応の金属膜１７を除去する。
抵抗素子形成領域１Ｃでは、絶縁膜５２の下のｎ型半導体領域５１（すなわち金属シリサイド膜２１の間のｎ型半導体領域５１）により、抵抗素子５５が形成され、抵抗素子５５の両端には、抵抗素子５５のコンタクト部として金属シリサイド膜２１が形成される。従って、絶縁膜５２は、抵抗素子５５のコンタクト部に金属シリサイド膜２１を形成するために使用する絶縁膜である。
その後、図２８および図２９に示されるように、上記実施の形態１と同様にして、絶縁膜２３，２４を形成し、絶縁膜２３，２４にコンタクトホール２５を形成し、コンタクトホール２５内にバリア膜２６ａおよびタングステン膜２６ｂからなるプラグ２６を形成し、プラグ２６が埋め込まれた絶縁膜２４上に配線２７を形成する。抵抗素子形成領域１Ｃでは、図２９に示されるように、絶縁膜５２で覆われていないｎ型半導体領域５１の上面に形成された金属シリサイド膜２１の上部にコンタクトホール２５およびプラグ２６が形成される。プラグ２６が抵抗素子５５（ｎ型半導体領域５１）上の金属シリサイド膜２１に接するので、抵抗素子５５とそれに接続すべきプラグ２６のコンタクト抵抗を低減することができる。
本実施の形態では、上記実施の形態１と同様に、メモリゲート電極ＭＧの側壁９ｂ上と制御ゲート電極ＣＧの側壁８ｃ上に側壁絶縁膜１３ａ，１３ｂを形成する工程と同工程で、メモリゲート電極ＭＧの上部（上面９ａ上）にも側壁絶縁膜１３ｃを形成している。その後、本実施の形態では、絶縁膜５２の堆積と絶縁膜５２の異方性エッチングを行うことにより、メモリゲート電極ＭＧの上部に、絶縁膜５２を局所的に（サイドウォールスペーサ状に）残している。このため、側壁絶縁膜１３ｃを形成した後に、種々の工程で側壁絶縁膜１３ｃの一部が除去されたとしても、側壁絶縁膜１３ｃが絶縁膜５２で補強され、金属膜１７の形成前にメモリゲート電極ＭＧの上面９ａが露出してしまうのを防止することができる。このため、金属膜１７を形成した際に、メモリゲート電極ＭＧの上面９ａと金属膜１７との間には、側壁絶縁膜１３ｃだけでなく絶縁膜５２も介在するので、熱処理によってメモリゲート電極ＭＧの上面９ａと金属膜１７が反応するのをより確実に防止して、メモリゲート電極ＭＧの上面９ａに金属シリサイド膜２１が形成されるのをより的確に防止することが可能になる。従って、制御ゲート電極ＣＧとメモリゲート電極との間のショートをより確実に防止でき、耐圧をより向上することができる。
また、絶縁膜５２のエッチング工程では抵抗素子形成領域１Ｃにも絶縁膜５２を局所的に残し、この絶縁膜５２で覆われていないｎ型半導体領域５１（抵抗素子５５）の表面、すなわち抵抗素子５５のコンタクト部に、金属シリサイド膜２１を形成している。従って、絶縁膜５２は、抵抗素子５５のコンタクト部に金属シリサイド膜２１を形成するために使用する絶縁膜である。本実施の形態では、この絶縁膜５２を、メモリゲート電極ＭＧの上部に、絶縁膜５２を局所的にサイドウォールスペーサ状に残しているので、特別な工程を付加することなく、絶縁膜５２で側壁絶縁膜１３ｃを補強することができる。従って、半導体装置の製造工程数を増加させることなく、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間のショート防止や耐圧向上を、より的確に実現することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、不揮発性メモリを含む半導体装置およびその製造方法などに適用して好適なものである。
本発明の一実施の形態の半導体装置の要部断面図である。 本発明の一実施の形態の半導体装置の要部断面図である。 メモリセルの等価回路図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 比較例の半導体装置の要部断面図である。 本発明の他の実施の形態の半導体装置の要部平面図である。 本発明の他の実施の形態の半導体装置の要部断面図である。 本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 本発明の他の実施の形態の半導体装置の製造工程中の要部断面図である。 図２２と同じ半導体装置の製造工程中の抵抗素子形成領域の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２４と同じ半導体装置の製造工程中の抵抗素子形成領域の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 図２６と同じ半導体装置の製造工程中の抵抗素子形成領域の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２８と同じ半導体装置の製造工程中の抵抗素子形成領域の要部断面図である。
符号の説明
１ 半導体基板
１Ａ メモリセル領域
１Ｂ コンタクト部形成領域
１Ｃ 抵抗素子形成領域
２ ｐ型ウエル
３ 絶縁膜
４ 導電体膜
５ 絶縁膜
６ 絶縁膜
６ａ 酸化シリコン膜
６ｂ 窒化シリコン膜
６ｃ 酸化シリコン膜
７ 導電体膜
７ａ 多結晶シリコンスペーサ
８ａ 上面
８ｂ，８ｃ 側壁
９ａ 上面
９ｂ 側壁
９ｃ 端部
１１ａ，１１ｂ ｎ−型半導体領域
１２ 絶縁膜
１３ａ，１３ｂ，１３ｃ，１３ｄ 側壁絶縁膜
１４ａ，１４ｂ ｎ＋型半導体領域
１６ａ，１６ｂ 側面
１７ 金属膜
２１ 金属シリサイド膜
２３，２４ 絶縁膜
２５，２５ｃ コンタクトホール
２６，２６ｃ プラグ
２６ａ バリア膜
２６ｂ タングステン膜
２７ 配線
２７ａ バリア導体膜
２７ｂ アルミニウム膜
２７ｃ バリア導体膜
４１ 素子分離領域
４２ コンタクト部
５１ ｎ型半導体領域
５２ 絶縁膜
５３ フォトレジストパターン
５５ 抵抗素子
１２１ａ，１２１ｂ 端部
ＣＧ 制御ゲート電極
ＭＣ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＧ メモリゲート電極
ｈ１，ｈ２，ｈ４，ｈ５ 高さ
Δｈ３，Δｈ６ 差

Claims (20)

  1. 半導体基板の上部に形成され、互いに隣り合う第１ゲート電極および第２ゲート電極と、
    前記第１ゲート電極と前記半導体基板との間に形成された第１絶縁膜と、
    前記第２ゲート電極と前記半導体基板との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、
    を有し、
    前記第１ゲート電極の上面には金属シリサイド膜が形成され、
    前記第２ゲート電極の前記第２絶縁膜と接していない表面のうち、前記第１ゲート電極側の端部とその近傍領域には金属シリサイド膜が形成されていないことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２ゲート電極の上面には金属シリサイド膜が形成されていないことを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第２ゲート電極の高さは、前記第１ゲート電極の高さよりも低いことを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第２ゲート電極の上部に酸化シリコン膜が形成されていることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、
    前記半導体基板上に、前記第１および第２ゲート電極を覆うように形成された窒化シリコン膜を更に有し、
    前記酸化シリコン膜は、前記窒化シリコン膜と前記第２ゲート電極の間に形成されていることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、
    前記窒化シリコン膜上に形成された層間絶縁膜と、
    前記層間絶縁膜および前記窒化シリコン膜に形成されたコンタクトホールと、
    を更に有し、
    前記窒化シリコン膜は、前記層間絶縁膜に前記コンタクトホールを形成する際のエッチングストッパ膜として機能することを特徴とする半導体装置。
  7. 請求項４記載の半導体装置において、
    前記第１および第２ゲート電極の互いに対向していない側の側壁上に形成された側壁絶縁膜を更に有し、
    前記側壁絶縁膜は、前記酸化シリコン膜と同材料からなることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、
    前記酸化シリコン膜と前記側壁絶縁膜が同工程で形成されていることを特徴とする半導体装置。
  9. 請求項７記載の半導体装置において、
    半導体基板中に形成され、前記第２ゲート電極の側壁に対して自己整合的に形成された第１半導体領域と、
    半導体基板中に形成され、前記第２ゲート電極の側壁上に形成された前記側壁絶縁膜に対して自己整合的に形成された第２半導体領域と、
    を更に有することを特徴とする半導体装置。
  10. 請求項１記載の半導体装置において、
    前記半導体基板上に、前記第１および第２ゲート電極を覆うように形成された層間絶縁膜と、
    前記第２ゲート電極上の前記層間絶縁膜に形成された第１コンタクトホールと、
    前記第１コンタクトホール内に形成され、前記第２ゲート電極と電気的に接続された導電体部と、
    を更に有し、
    前記第２ゲート電極のうち、前記導電体部と接続する領域上には、金属シリサイド膜が形成されていることを特徴とする半導体装置。
  11. 請求項１記載の半導体装置において、
    前記半導体装置は、不揮発性メモリを有し、
    前記第１および第２ゲート電極は、前記不揮発性メモリを構成するゲート電極であることを特徴とする半導体装置。
  12. （ａ）半導体基板の主面に第１絶縁膜を介して第１ゲート電極を形成する工程、
    （ｂ）前記半導体基板の主面と前記第１ゲート電極の側壁上に、内部に電荷蓄積部を有する第２絶縁膜を形成する工程、
    （ｃ）前記第２絶縁膜上に、前記第１ゲート電極と前記第２絶縁膜を介して隣り合う第２ゲート電極を形成する工程、
    （ｄ）前記第１ゲート電極の上面に金属シリサイド膜を形成する工程、
    を有し、
    前記（ｃ）工程では、前記第１ゲート電極の高さよりも低くなるように、前記第２ゲート電極を形成し、
    前記（ｄ）工程では、前記第２ゲート電極の前記第２絶縁膜と接していない表面のうち、前記第１ゲート電極側の端部とその近傍領域には金属シリサイド膜を形成しないことを特徴とする半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記（ｃ）工程は、
    （ｃ１）前記半導体基板の主面上に前記第１ゲート電極を覆うように、第２ゲート電極用の第１導電体膜を形成する工程、
    （ｃ２）前記第１導電体膜をエッチバックして、前記第１ゲート電極の側壁上に前記第２絶縁膜を介して前記第１導電体膜を残し、他の領域の前記第１導電体膜を除去する工程、
    を有し、
    前記（ｃ２）工程では、前記第１ゲート電極の側壁上に前記第２絶縁膜を介して残存する前記第１導電体膜の高さが前記第１ゲート電極の高さよりも低くなるまで、前記第１導電体膜をエッチバックすることを特徴とする半導体装置の製造方法。
  14. 請求項１２記載の半導体装置の製造方法において、
    前記（ｃ）工程後で、前記（ｄ）工程前に、
    （ｅ）前記第２ゲート電極の上部および側壁上と前記第１ゲート電極の側壁上とに、それぞれ側壁絶縁膜を形成する工程、
    を有し、
    前記（ｄ）工程は、
    （ｄ１）前記半導体基板の主面上に前記第１および第２ゲート電極と前記側壁絶縁膜とを覆うように金属膜を形成する工程、
    （ｄ２）前記第１ゲート電極を前記金属膜と反応させて、前記第１ゲート電極の上面に前記金属シリサイド膜を形成することを特徴とする半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記（ｄ１）工程で形成された前記金属膜は、前記第１ゲート電極の上面と接するが、前記第２ゲート電極の前記第２絶縁膜と接していない表面のうち、前記第１ゲート電極側の端部とその近傍領域には、間に前記側壁絶縁膜が介在して接しないことを特徴とする半導体装置の製造方法。
  16. 請求項１４記載の半導体装置の製造方法において、
    前記（ｅ）工程は、
    （ｅ１）前記半導体基板の主面上に前記第１および第２ゲート電極を覆うように、前記側壁絶縁膜形成用の第３絶縁膜を形成する工程、
    （ｅ２）前記第３絶縁膜をエッチバックして、前記第２ゲート電極の上部および側壁上と、前記第１ゲート電極の側壁上とに、前記第３絶縁膜を残し、他の領域の前記第３絶縁膜を除去する工程、
    を有することを特徴とする半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｅ２）工程後で、前記（ｄ）工程前に、
    （ｅ３）前記第１ゲート電極の側壁上の前記側壁絶縁膜と前記第２ゲート電極の側壁上の前記側壁絶縁膜をイオン注入阻止マスクとして用いて、前記半導体基板にイオン注入する工程、
    を有することを特徴とする半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、
    前記（ｅ３）工程の前記イオン注入により、ソースまたはドレイン用の半導体領域が前記半導体基板に形成されることを特徴とする半導体装置の製造方法。
  19. 請求項１４記載の半導体装置の製造方法において、
    前記（ｅ）工程後で、前記（ｄ）工程前に、
    （ｆ１）前記半導体基板の主面上に前記第１および第２ゲート電極と前記側壁絶縁膜を覆うように、第４絶縁膜を形成する工程、
    （ｆ２）前記第４絶縁膜をエッチングして、前記第２ゲート電極の上部に前記第４絶縁膜を局所的に残す工程、
    を有することを特徴とする半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、
    前記（ｆ２）工程では、前記半導体基板の抵抗素子形成領域にも前記第４絶縁膜を局所的に残存させることを特徴とする半導体装置の製造方法。
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CN2007100922682A CN101051652B (zh) 2006-04-04 2007-04-03 半导体器件及其制造方法
US12/825,147 US8269266B2 (en) 2006-04-04 2010-06-28 Semiconductor device and a method of manufacturing the same
US13/591,035 US8497547B2 (en) 2006-04-04 2012-08-21 Semiconductor device and a method of manufacturing the same

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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009194221A (ja) * 2008-02-15 2009-08-27 Renesas Technology Corp 半導体装置およびその製造方法
JP2010040635A (ja) * 2008-08-01 2010-02-18 Renesas Technology Corp 半導体装置およびその製造方法
JP2010147077A (ja) * 2008-12-16 2010-07-01 Renesas Electronics Corp 半導体装置
WO2010082328A1 (ja) * 2009-01-15 2010-07-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2012244008A (ja) * 2011-05-20 2012-12-10 Renesas Electronics Corp 半導体装置およびその製造方法
US8344444B2 (en) 2009-02-09 2013-01-01 Renesas Electronics Corporation Semiconductor device having a nonvolatile memory cell with a cap insulating film formed over a selection gate electrode
JP5385307B2 (ja) * 2009-01-15 2014-01-08 ルネサスエレクトロニクス株式会社 半導体装置
JP2014068049A (ja) * 2014-01-24 2014-04-17 Renesas Electronics Corp 半導体装置の製造方法
US8951869B2 (en) 2013-02-12 2015-02-10 Renesas Electronics Corporation Method of manufacturing a semiconductor device
JP2015162621A (ja) * 2014-02-28 2015-09-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4795660B2 (ja) * 2004-09-29 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
JP2010282987A (ja) 2009-06-02 2010-12-16 Renesas Technology Corp 半導体装置およびその製造方法
US8741696B2 (en) * 2009-10-26 2014-06-03 Sandisk 3D Llc Methods of forming pillars for memory cells using sequential sidewall patterning
JP5613506B2 (ja) * 2009-10-28 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置
JP5538838B2 (ja) 2009-11-25 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5621381B2 (ja) * 2010-07-28 2014-11-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US8163615B1 (en) 2011-03-21 2012-04-24 Freescale Semiconductor, Inc. Split-gate non-volatile memory cell having improved overlap tolerance and method therefor
FR2985592B1 (fr) * 2012-01-09 2014-02-21 Commissariat Energie Atomique Procede de fabrication d'une cellule memoire non volatile a double grille
FR2985593B1 (fr) * 2012-01-09 2014-02-21 Commissariat Energie Atomique Procede de fabrication d'une cellule memoire non volatile a double grille
US9165652B2 (en) * 2012-08-20 2015-10-20 Freescale Semiconductor, Inc. Split-gate memory cells having select-gate sidewall metal silicide regions and related manufacturing methods
US20140167141A1 (en) * 2012-12-14 2014-06-19 Spansion Llc Charge Trapping Split Gate Embedded Flash Memory and Associated Methods
JP6029989B2 (ja) * 2013-01-25 2016-11-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6081228B2 (ja) * 2013-02-28 2017-02-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8853768B1 (en) * 2013-03-13 2014-10-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating MONOS semiconductor device
US9082651B2 (en) 2013-09-27 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of forming same
US9076681B2 (en) 2013-09-27 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of fabricating same
US9196750B2 (en) * 2013-11-29 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory structure and method for forming the same
US9559177B2 (en) * 2013-12-03 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of fabricating same
US9412597B2 (en) * 2013-12-05 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory semiconductor device and method thereof
US9397178B2 (en) 2013-12-23 2016-07-19 Jiajin LIANG Split gate power semiconductor field effect transistor
JP2015185613A (ja) * 2014-03-20 2015-10-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9391085B2 (en) * 2014-08-08 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned split gate flash memory having liner-separated spacers above the memory gate
US9735245B2 (en) * 2014-08-25 2017-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device
US9536969B2 (en) * 2014-09-23 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned split gate flash memory
US9343468B1 (en) * 2015-03-26 2016-05-17 Texas Instruments Incorporated Feed-forward bidirectional implanted split-gate flash memory cell
JP6501588B2 (ja) * 2015-03-30 2019-04-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9741868B2 (en) * 2015-04-16 2017-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned split gate flash memory
US9472645B1 (en) 2015-06-08 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Dual control gate spacer structure for embedded flash memory
WO2017004409A1 (en) * 2015-07-02 2017-01-05 The Regents Of The University Of California Gate-induced source tunneling field-effect transistor
JP6557095B2 (ja) * 2015-08-26 2019-08-07 ルネサスエレクトロニクス株式会社 半導体装置
TWI585951B (zh) * 2015-12-31 2017-06-01 力晶科技股份有限公司 記憶體結構
CN106972021B (zh) * 2016-01-12 2019-12-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
JP6591311B2 (ja) * 2016-02-24 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10074438B2 (en) * 2016-06-10 2018-09-11 Cypress Semiconductor Corporation Methods and devices for reducing program disturb in non-volatile memory cell arrays
US9997253B1 (en) 2016-12-08 2018-06-12 Cypress Semiconductor Corporation Non-volatile memory array with memory gate line and source line scrambling

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174389A (ja) * 1997-06-16 1999-03-16 Motorola Inc スプリット・ゲート・メモリ装置
JP2002231829A (ja) * 2001-01-22 2002-08-16 Halo Lsi Design & Device Technol Inc 不揮発性半導体メモリおよびその製造方法
JP2004072039A (ja) * 2002-08-09 2004-03-04 Renesas Technology Corp 半導体装置およびその製造方法
JP2006049576A (ja) * 2004-08-04 2006-02-16 Denso Corp 半導体装置およびその製造方法
JP2006049737A (ja) * 2004-08-09 2006-02-16 Renesas Technology Corp 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6284596B1 (en) * 1998-12-17 2001-09-04 Taiwan Semiconductor Manufacturing Company Method of forming split-gate flash cell for salicide and self-align contact
JP4746835B2 (ja) 2003-10-20 2011-08-10 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174389A (ja) * 1997-06-16 1999-03-16 Motorola Inc スプリット・ゲート・メモリ装置
JP2002231829A (ja) * 2001-01-22 2002-08-16 Halo Lsi Design & Device Technol Inc 不揮発性半導体メモリおよびその製造方法
JP2004072039A (ja) * 2002-08-09 2004-03-04 Renesas Technology Corp 半導体装置およびその製造方法
JP2006049576A (ja) * 2004-08-04 2006-02-16 Denso Corp 半導体装置およびその製造方法
JP2006049737A (ja) * 2004-08-09 2006-02-16 Renesas Technology Corp 半導体装置

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009194221A (ja) * 2008-02-15 2009-08-27 Renesas Technology Corp 半導体装置およびその製造方法
JP2010040635A (ja) * 2008-08-01 2010-02-18 Renesas Technology Corp 半導体装置およびその製造方法
JP2010147077A (ja) * 2008-12-16 2010-07-01 Renesas Electronics Corp 半導体装置
US9324883B2 (en) 2009-01-15 2016-04-26 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
WO2010082328A1 (ja) * 2009-01-15 2010-07-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2010082389A1 (ja) * 2009-01-15 2010-07-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5385307B2 (ja) * 2009-01-15 2014-01-08 ルネサスエレクトロニクス株式会社 半導体装置
US8633530B2 (en) 2009-01-15 2014-01-21 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US9443991B2 (en) 2009-01-15 2016-09-13 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8853036B2 (en) 2009-01-15 2014-10-07 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8344444B2 (en) 2009-02-09 2013-01-01 Renesas Electronics Corporation Semiconductor device having a nonvolatile memory cell with a cap insulating film formed over a selection gate electrode
JP2012244008A (ja) * 2011-05-20 2012-12-10 Renesas Electronics Corp 半導体装置およびその製造方法
US8951869B2 (en) 2013-02-12 2015-02-10 Renesas Electronics Corporation Method of manufacturing a semiconductor device
US9799667B2 (en) 2013-02-12 2017-10-24 Renesas Electronics Corporation Method of manufacturing a semiconductor device
US10263005B2 (en) 2013-02-12 2019-04-16 Renesas Electronics Corporation Method of manufacturing a semiconductor device
JP2014068049A (ja) * 2014-01-24 2014-04-17 Renesas Electronics Corp 半導体装置の製造方法
JP2015162621A (ja) * 2014-02-28 2015-09-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9460929B2 (en) 2014-02-28 2016-10-04 Renesas Electronics Corporation Method of manufacturing semiconductor device
US9831259B2 (en) 2014-02-28 2017-11-28 Renesas Electronics Corporation Semiconductor device
TWI643263B (zh) * 2014-02-28 2018-12-01 日商瑞薩電子股份有限公司 半導體裝置之製造方法

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