CN106972021B - 一种半导体器件及其制作方法、电子装置 - Google Patents

一种半导体器件及其制作方法、电子装置 Download PDF

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Abstract

本发明提供一种半导体器件的制作方法、半导体器件及电子装置，该制作方法包括：提供半导体衬底，在所述半导体衬底上形成有具有第一厚度的第一介电层，在第一介电层中形成有具有第一宽度的第一开口；在第一开口的两个侧壁上形成间隙壁；在第一开口中的半导体衬底上形成具有第二厚度的第二介电层；去除所述第一开口侧壁上的间隙壁，形成两个具有第二宽度的第二开口；步骤在所述第二开口中的半导体衬底上形成具有第三厚度的第三介电层；其中，所述第一宽度大于所述第二宽度，所述第一厚度、第二厚度大于所述第三厚度。该制作方法可以形成小尺寸的隧穿氧化层，且无需使用更先进的光刻工艺以及设备。该半导体器件和电子装置具有成本较低的优点。

Description

一种半导体器件及其制作方法、电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。
背景技术
电可擦可编程只读存储器(EEPROM，Electrically Erasable ProgrammableRead-Only Memory)，是一种掉电后数据不丢失的存储器件；其可以在电脑上或专用设备上擦除已有信息，重新编程。EEPROM器件作为一种重要的存储器件，其信息存储是通过在控制栅极(Control GATE)上施加电压使得电子透过隧穿氧化层(tunnel OX)进入到浮置栅极(Floating GATE)，从而使信息得到保存。然而随着电子技术和半导体技术的不断发展和现实需求，EEPROM器件的尺寸势必将越来越小，EEPROM器件的减小对器件制造工艺提出更高要求。这是因为不同于快闪(Flash)存储器件，EEPROM的隧穿氧化层尺寸较小。比如，对于0.15um以下EEPROM器件，其隧穿氧化层的宽度约为90nm。一般隧穿氧化层制造可以通过先进光刻机和蚀刻定义出小尺寸沟道，并用炉管工艺在沟道上生成。但是由于传统光刻机的解析能力有限，经过曝光显影工艺后，定义出的沟道尺寸较大，无法一次定义出满足0.15um技术节点以下EEPROM器件小尺寸沟道(90nm)要求。
目前解决这一问题的方法主要有开发先进光刻工艺以及配套设备，但这需要花费大量资金投入，并且先进光刻机的维护昂贵。因此，有必要提出一种新的制作方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提出一种半导体器件的制造方法，可以形成小尺寸的隧穿氧化层，且无需使用更先进的光刻工艺以及设备。
为了克服目前存在的问题，本发明一方面提供一种半导体器件的制作方法，该方法包括：提供半导体衬底，在所述半导体衬底上形成有具有第一厚度的第一介电层，在所述第一介电层中形成有具有第一宽度的第一开口，所述第一开口露出所述半导体衬底；在所述第一开口的两个侧壁上形成间隙壁；步骤S3：在所述第一开口的中间区域在半导体衬底上形成具有第二厚度的第二介电层；步骤S4：去除所述第一开口侧壁上的间隙壁，形成两个具有第二宽度的第二开口，所述第二开口露出所述半导体衬底；步骤S5：在所述第二开口中的半导体衬底上形成具有第三厚度的第三介电层；其中，所述第一宽度大于所述第二宽度，所述第一厚度、第二厚度大于所述第三厚度。
进一步地，在所述第一介电层中形成有具有第一宽度的第一开口的步骤包括：在所述第一介电层上形成硬掩膜层和抗反射层；在所述硬掩膜层和抗反射层中形成具有第一宽度的第三开口；以所述硬掩膜层和抗反射层为掩膜蚀刻所述第一介电层，以在所述第一介电层中形成所述具有第一宽度的第一开口。
进一步地，以所述硬掩膜层和抗反射层为掩膜蚀刻所述第一介电层，以在所述第一介电层中形成所述具有第一宽度的第一开口的步骤包括：在所述第一开口所对应的第一介电层区域中通过干法刻蚀去除一部分厚度的第一介电层；用缓冲氧化物刻蚀液去除所述第一开口所对应的第一介电层区域中剩余的第一介电层，以在所述第一介电层中形成所述第一开口。
进一步地，在所述第一开口的两个侧壁上形成间隙壁的步骤包括：在所述第一开口的侧壁和底部上形成间隙壁材料层；刻蚀所述间隙壁材料层以去除所述第一开口底部的间隙壁材料层，以在所述第一开口的侧壁上形成间隙壁。
进一步地，刻蚀所述间隙壁材料层以去除所述第一开口底部的间隙壁材料层，以在所述第一开口的侧壁上形成间隙壁的步骤包括：刻蚀所述间隙壁材料层以去除一定厚度的间隙壁材料层；用缓冲氧化层刻蚀液去除所述第一开口底部剩余的间隙壁材料层，以在所述第一开口的侧壁上形成间隙壁。
进一步地，还包括下述步骤：形成覆盖所述第三介电层的栅极材料层。
进一步地，所述栅极材料层仅覆盖其中一个所述第三介电层。
进一步地，所述第三介电层为隧穿介电层，所述栅极材料层为浮置栅极。
进一步地，所述第二厚度小于所述第一厚度。
进一步地，所述间隙壁相对所述第二介电层具有高蚀刻选择比。
本发明的半导体器件的制造方法，通过在第一介电层中形成尺寸较大的第一开口，然后在该第一开口的侧壁上形成间隙壁，并在第一开口的中间区域形成第二介电层，之后通过去除间隙壁便形成尺寸较小的第二开口，然后在开口中形成第三介电层，这样使得所形成的第三介电层尺寸较小，并且在整个制造工艺中无需使用更先进光照工艺以及配套设备，只要现有设备即可完成，因而成本较低。
本发明另一方面提供一种半导体器件，该半导体器件包括：半导体衬底，所述半导体衬底上有形成具有第一厚度的第一介电层，在所述第一介电层中形成有具有第一宽度的第一开口，所述第一开口露出所述半导体衬底，所述第一开口中的中间区域在半导体衬底上形成有具有第二厚度的第二介电层，所述第一开口中还形成有两个分别位于所述第二介电层两侧的具有第三厚度的第三介电层，其中，所述第一厚度、第二厚度大于所述第三厚度，所述第三介电层的宽度小于所述第一宽度。
进一步地，该半导体器件还包括：覆盖所述第三介电层的栅极材料层。
进一步地，所述栅极材料层仅覆盖其中一个所述第三介电层。
本发明提出的半导体器件具有符合要求的小尺寸介电层，并且制造成本较低。
本发明再一方面提供一种电子装置，其包括一种半导体器件以及与所述半导体器件相连接的电子组件，所述半导体器件包括：半导体衬底，所述半导体衬底上有形成具有第一厚度的第一介电层，所述第一介电层中形成有具有第一宽度的第一开口，所述第一开口露出所处半导体衬底，所述第一开口中的中间区域在半导体衬底上形成有具有第二厚度的第二介电层，所述第一开口中还形成有分别位于所述第二介电层两侧的具有第三厚度的第三介电层，其中，所述第一厚度、第二厚度大于所述第三厚度，所述第三介电层的宽度小于所述第一宽度。
进一步地，所述半导体器件还包括：覆盖所述第三介电层的栅极材料层。
进一步地，所述栅极材料层仅覆盖其中一个所述第三介电层。
本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了根据本发明的半导体器件的制作方法的步骤流程图；
图2A～图2L示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；
图3示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；
图4示出了根据本发明一实施方式的半导体器件的结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了解决前述问题，即，在不使用新的光照工艺以及配套设备的前提下，形成小尺寸隧穿氧化层，比如小于0.15um的隧穿氧化层(例如，90nm)，本发明提供一种半导体器件的制造方法，如图1所示，该方法包括：步骤S1：提供半导体衬底，在所述半导体衬底上形成有具有第一厚度的第一介电层，在所述第一介电层中形成有具有第一宽度的第一开口，所述第一开口露出所述半导体衬底；步骤S2：在所述第一开口的两个侧壁上形成间隙壁；步骤S3：在所述第一开口中的半导体衬底上形成具有第二厚度的第二介电层；步骤S4：去除所述第一开口侧壁上的间隙壁，形成两个具有第二宽度的第二开口，所述第二开口露出所述半导体衬底；步骤S5：在所述第二开口中的半导体衬底上形成具有第三厚度的第三介电层；其中，所述第一宽度大于所述第二宽度，所述第一厚度、第二厚度大于所述第三厚度。
本发明的半导体器件的制造方法，通过在第一介电层中形成尺寸较大的第一开口，然后在该第一开口的侧壁上形成间隙壁，并在第一开口的中间区域形成第二介电层，之后通过去除间隙壁便形成尺寸较小的第二开口，然后在开口中形成第三介电层，这样使得所形成的第三介电层尺寸较小，并且在整个制造工艺中无需使用更先进光照工艺以及配套设备，只要现有设备即可完成，因而成本较低。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参照图2A～图2L以及图3对本发明一实施方式的半导体器件的制作方法做详细描述。
首先，执行步骤101：提供半导体衬底200，在所述半导体衬底200上形成有具有第一厚度的第一介电层201，在所述第一介电层201上形成硬掩膜层202、抗反射层203和光刻胶层204，所形成的结构如图2A所示。
其中，半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例，在本实施例中，半导体衬底200的构成材料选用单晶，其厚度为1000～2000nm。
第一介电层201用作绝缘层，比如用作栅极氧化层，第一介电层201可以采用各种合适的材料。并且第一介电层201具有第一厚度，该第一厚度根据第一介电层201的功能以及器件的设计要求确定。示例性地，在本实施例中，第一介电层201用作栅极氧化层，其采用二氧化硅，厚度为45nm。第一介电层201可以通过本领域常用的PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)以及热成型工艺等工艺形成，示例性，在本实施例中，通过热氧化法形成二氧化硅作为所述第一介电层201，或作为栅极氧化层。
硬掩膜层202和抗反射层203可以采用本领域常用的各种合适材料，示例性地，在本实施例中，硬掩膜层202采用氮化硅，其厚度为150nm；抗反射层203采用氮氧化硅，其厚度为15nm，其可以减少后续光刻中氮化硅层对光的反射，从而提高光刻精度。
光刻胶层204可以采用合适正性、负性光阻材料，其厚度根据需要确定，并入
接着，执行步骤102，对所述光刻胶层204进行构图，以定义出第一宽度的第一开口205。
示例性，如图2B所示，在本实施例中，通过常规的光刻工艺比如曝光、显影等操作对对所述光刻胶层204进行构图，以定义出第一宽度的第一开口205，该第一开口的尺寸较大，因而使用现有光刻工艺及设备即可完成，无需使用更先进的光刻工艺以及设备，因而成本较低。示例性，在本实施例中的第一开口的宽度为450nm。
接着，执行步骤103，以所述光刻胶层204为掩膜刻蚀所述抗反射层203、硬掩膜层202和第一介电层201，以所述第一开口205图案转移在所述刻蚀所述抗反射层203、硬掩膜层202和第一介电层201，所形成的结构如图2C所示。
在本实施例中，以所述光刻胶层204为掩膜刻蚀所述抗反射层203、硬掩膜层202和第一介电层201，以所述第一开口205图案转移在所述刻蚀所述抗反射层203、硬掩膜层202和第一介电层201。所述蚀刻工艺可以为干法蚀刻工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。所述干法蚀刻的源气体可以包括CF4、CHF3或其他碳氟化合物气体。
示例性，在本实施中，采用干法刻蚀工艺刻蚀所述抗反射层203、硬掩膜层202和第一介电层201，且作为示例，在本实施例中，所述蚀刻为干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体包含CF4、CHF3等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。
可以理解的是，在本实施例中，抗反射层203、硬掩膜层202和第一介电层201的刻蚀，可以分为三个步骤完成，并且每个步骤根据各自所刻蚀的材料选择合适的刻蚀气体以及工艺参数。
进一步地，在本实施例中，为了避免干法刻蚀过程中对衬底造成损伤，在刻蚀第一介电层201时，仅在所述第一开口所对应的区域中，去除一部分厚度的第一介电层，而保留一份第一介电层，以保护衬底200。示例性地，在本实施例中，可在步骤103中，所述第一开口205中可以保留的第一介电层201，以避免衬底200在刻蚀中受到损伤。
接着，执行步骤104，去除所述第一开口205中剩余的第一介电层201，所形成的结构如图2D所示。
示例性，在本实施例中，使用缓冲氧化层刻蚀液(BOE)去除第一开口205中剩余的第一介电层201，以在所述半导体衬底200上定义出具有第一宽度的沟道。其中，缓冲氧化层刻蚀液(BOE)是氢氟酸(HF)与氟化铵(NH4F)依不同比例混合而成，HF为主要的蚀刻液，NH4F则作为缓冲剂使用，具体比例根据需求确定。
此外，在执行步骤104之后，还包括去除所述光刻胶层204的步骤，光刻胶层204的去除可以通过本领域常用的干法或湿法方法去除，比如灰化法去除，或使用对应的光刻胶溶剂去除，在此不再赘述。
接着，执行步骤105，在所述第一开口205的底部和侧壁上形成预定厚度的间隙壁材料层206，所形成的结构如图2E所示。
示例性地，所述间隙壁层206为氧化物，且为了形成阶梯覆盖和填充能力好的间隙壁材料层，在本实施例中采用PECVD TEOS工艺来在所述第一开口205的底部和侧壁上形成预定厚度PECVD TEOS间隙壁材料层206。该间隙壁材料层206的厚度与后续所形成的隧穿氧化层的尺寸相关，这将在后续进一步说明。示例性，在本实施例中，间隙壁材料层206的厚度约为
可以理解的是，在本步骤中，预定厚度的间隙壁材料层206指的是第一开口205中间部分以及抗反射层203表面上的间隙壁材料层的厚度，而在第一开口205的侧壁上的间隙壁材料层的厚度，或者，在第一开口205两侧的间隙壁处材料层206的厚度要大于预定厚度，比如在本实施例中为而在抗反射层203表面以及第一开口205中间部分的间隙处材料层为在第一开口205两侧的间隙壁处材料层206的厚度要大于
接着，执行步骤106，通过刻蚀去除一定厚度的所述间隙壁材料层206，所形成的结构如图2F所示。
如图2F所示，通过刻蚀去除一定厚度的所述间隙壁材料层206。示例性，在本实施例中通过干法刻蚀去除一定厚度的所述间隙壁材料层206，比如去除约的所述间隙壁材料层206。
可以理解的是，由于在第一开口205两侧的间隙壁处材料层206的厚度要大于预定厚度，因而在第一开口205底部的间隙壁材料层被去除过程中，在第一开口205侧壁上或第一开口两侧处的间隙壁材料层被仍然会有剩余的间隙壁材料层。
此外，与前类似，为了避免在刻蚀过程损伤衬底200，在本步骤并为完全去除开口205底部的间隙壁材料层，而是保留了一部分，比如厚度的间隙壁材料层。即经过步骤106，在第一开口205中间区域剩余约厚度的间隙壁材料层，而在第一开口205两侧剩余的间隙壁材料层的厚度要远大于
接着，执行步骤107，去除开口205底部的剩余间隙壁材料层206，所形成的结构如图2G所示。
示例性地，在本实施例中，通过缓冲氧化层刻蚀溶液(BOE)去除开口205底部的剩余间隙壁材料层206，同时去除一定厚度的侧壁上的间隙壁材料层，比如最后得到具有第二宽度的间隙壁207。示例性地，第二宽度为90nm。
可以理解的是，间隙壁207的宽度与间隙壁材料层206的厚度相关，或者说第一开口205形成预定厚度的间隙壁材料层的中间区域的宽度与间隙壁材料层206的厚度相关，本领域技术人员可以根据所需要的间隙壁207的宽度以及第一开口的尺寸来确定间隙壁材料层206的厚度，以及步骤106和107中的通过刻蚀去除的间隙壁材料层的量。
接着，执行步骤108，在所述开口205中形成具有第二厚度的第二介电层208，所形成的结构如图2H所示。
示例性，在本实施例中，具有第二厚度的第二介电层208为氧化物，其通过使用炉管工艺在开口205中的半导体衬底200上生长形成，示例性，其厚度为约可以理解的是，第二介电层208的厚度同样根据需要确定，在本实施例中，第二介电层208的厚度(即，第二厚度)小于第一介电层201的厚度(即，第一厚度)，但是在其他实施例中，第二厚度也可大于或等于第一厚度。
接着，执行步骤109，去除所述开口205侧壁上的间隙壁207，以在所述第一介电层201中形成具有第二宽度的第二开口209，所形成的结构如图2I所示。
示例性，在本实施中使用浓度比50:1的HF(氢氟酸)去除开口205侧壁上的间隙壁207，而由于浓度比50:1的HF对TEOS和热氧化物的刻蚀比约为10:1，因此采用该浓度比的HF可以在完全去除间隙壁207的前提下，保证中间沟道的热氧化物具有足够厚度，比如在本实施例中，经过该湿法刻蚀刻蚀第二介电层208仍具有约的厚度。
可以理解的是，虽然在本实施例中，间隙壁207采用TEOS，第二介电层采用硅的热氧化物，但是在其它实施例中，也可采用其他材料，只要间隙壁相对第二介电层具有高蚀刻选择比即可，这样便可以在去除间隙壁时不损伤第二介电层。
接着，执行步骤110，去除所述硬掩膜层202和所述抗反射层203，以定义具有第二宽度的沟道，所形成的结构如图2J所示。
示例性，在本实施中，通过湿法刻蚀去除所述硬掩膜层202和所述抗反射层203，比如可以采用磷酸来去除硬掩膜层202和抗反射层203。
接着，执行步骤111，在所述具有第二宽度的沟道上形成具有第三厚度的第三介电层210，所形成的结构如图2K所示。
示例性，在本实施中采用原位蒸汽生长法(ISSG)在所述具有第二宽度的沟道上/所述具有第二宽度的开口中形成具有第三厚度的氧化层作为第三介电层210，示例性，该第三介电层201的厚度为
可以理解的是，第三介电层210的厚度小于第一介电层201、第二介电层208的厚度，但是并不局限于而是可以根据需要确定。
最后，执行步骤112，形成覆盖其中一个第三介电层210的栅极材料层211。
示例性，栅极材料层211可以采用多晶硅，其可以通过本领域常用的PVD、CVD、ALD等方法形成，在此不再赘述。
可以理解的是，由于在步骤111中所形成的两个第三介电层距离很近，因而仅能使用其中一个作为隧穿氧化层，并在其上形成浮置栅极，以免在形成作为隧穿氧化层的情形中后续无法在该两个隧穿氧化层之上的栅极之间形成介质层。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，比如形成ONN层或控制栅极，甚至形成源/漏极的步骤，其都包括在本实施制作方法的范围内。
可以理解的是，本发明提出的半导体器件的制造方法，不仅可以用于制造EEPROM器件，而且可以用于制造其他类似适用于该方法需要小尺寸隧穿氧化层/介电层的器件。
本实施例的半导体器件制造方法，仅需使用常规光刻工艺以及设备即可定义尺寸较大的第一开口，而后续间隙的形成、去除、硬掩膜等的去除，以及第二、第三介电层的形成等由于采用湿法刻蚀或热成型法等工艺或其他自对准工艺，因而均无需再使用光刻工艺或设备，因此虽然后续工艺设计的尺寸更小，但是并不需要更先进的光刻工艺以及设备，因此本实施例的半导体器件制造方法采用常规工艺及设备即可完成，成本较低，并且同样可形成尺寸较小的隧穿介电层，进而制造符合要求的小尺寸器件。
实施例二
本发明还提供一种半导体器件，如图4所示，该半导体器件包括：半导体衬底400，所述半导体衬底400上有形成具有第一厚度的第一介电层401，所述第一介电层401中形成有具有第一宽度的第一开口402，所述第一开口402的中间区域在半导体衬底上形成有具有第二厚度的第二介电层403，所述第一开口402中还形成有两个分别位于所述第二介电层两侧的第三厚度的第三介电层404，其中，所述第一厚度、第二厚度大于所述第三厚度，所述第三介电层的宽度小于所述第一宽度。
进一步，该半导体器件还包括覆盖其中一个第三介电层403的栅极材料层405。
其中半导体衬底400可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例。在本实施例中，半导体衬底400的构成材料选用单晶硅。
第一、第二、第三介电层401、403、404可以采用氧化物，比如二氧化硅，其可以通过PECVD(等离体子增强化学气相沉积)TEOS(三乙氧基硼)方法、热氧化法或ISSG法形成，栅极材料层405可以采用多晶硅，其可以通过PVD、CVD、ALD等常用方法形成。
实施例三
本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底，所述半导体衬底上有形成具有第一厚度的第一介电层，所述第一介电层中形成有具有第一宽度的第一开口，所述第一开口的中间区域在半导体衬底上形成有具有第二厚度的第二介电层，所述第一开口中还形成有两个分别位于所述第二介电层两侧的具有第三厚度的第三介电层，其中，所述第一厚度、第二厚度大于所述第三厚度，所述第三介电层的宽度小于所述第一宽度。
进一步，该半导体器件还包括覆盖所述第三介电层的栅极材料层。并且优选地，所述栅极材料层仅覆盖其中一个所述第三介电层。
其中半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例。在本实施例中，半导体衬底的构成材料选用单晶硅。
第一、第二、第三介电层可以采用氧化物，比如二氧化硅，其可以通过热氧化法或ISSG、以及PECVD TEOS等方法形成，栅极材料层可以采用多晶硅，其可以通过PVD、CVD、ALD等常用方法形成。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
本发明实施例的电子装置，由于使用了上述的半导体器件，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (14)

1.一种半导体器件的制作方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成有具有第一厚度的第一介电层，在所述第一介电层中形成有具有第一宽度的第一开口，所述第一开口露出所述半导体衬底；
在所述第一开口的两个侧壁上形成间隙壁；
在所述第一开口的中间区域在半导体衬底上形成具有第二厚度的第二介电层；
去除所述第一开口侧壁上的间隙壁，形成两个具有第二宽度的第二开口，所述第二开口露出所述半导体衬底；
在所述第二开口中的半导体衬底上形成具有第三厚度的第三介电层；
形成覆盖所述第三介电层的栅极材料层，所述栅极材料层仅覆盖其中一个所述第三介电层；
其中，所述第一宽度大于所述第二宽度，所述第一厚度、第二厚度大于所述第三厚度。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，在所述第一介电层中形成有具有第一宽度的第一开口的包括：
在所述第一介电层上形成硬掩膜层和抗反射层；
在所述硬掩膜层和抗反射层中形成具有第一宽度的第三开口；
以所述硬掩膜层和抗反射层为掩膜蚀刻所述第一介电层，以在所述第一介电层中形成所述具有第一宽度的第一开口。
3.根据权利要求2所述的半导体器件的制作方法，其特征在于，以所述硬掩膜层和抗反射层为掩膜蚀刻所述第一介电层，以在所述第一介电层中形成所述具有第一宽度的第一开口的步骤包括：
在所述第一开口所对应的第一介电层区域中通过干法刻蚀去除一部分厚度的第一介电层；
用缓冲氧化物刻蚀液去除所述第一开口所对应的第一介电层区域中剩余的第一介电层，以在所述第一介电层中形成所述第一开口。
4.根据权利要求1所述的半导体器件的制作方法，其特征在于，在所述第一开口的两个侧壁上形成间隙壁的步骤包括：
在所述第一开口的侧壁和底部上形成间隙壁材料层；
刻蚀所述间隙壁材料层以去除所述第一开口底部的间隙壁材料层，以在所述第一开口的侧壁上形成间隙壁。
5.根据权利要求4所述的半导体器件的制作方法，其特征在于，刻蚀所述间隙壁材料层以去除所述第一开口底部的间隙壁材料层，以在所述第一开口的侧壁上形成间隙壁的步骤包括：
刻蚀所述间隙壁材料层以去除一定厚度的间隙壁材料层；
用缓冲氧化层刻蚀液去除所述第一开口底部剩余的间隙壁材料层，以在所述第一开口的侧壁上形成间隙壁。
6.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第三介电层为隧穿介电层，所述栅极材料层为浮置栅极。
7.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第二厚度小于所述第一厚度。
8.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述间隙壁相对所述第二介电层具有高蚀刻选择比。
9.一种半导体器件，其特征在于，包括：半导体衬底，所述半导体衬底上有形成具有第一厚度的第一介电层，所述第一介电层中形成有具有第一宽度的第一开口，所述第一开口露出所述半导体衬底，所述第一开口中的中间区域在所述半导体衬底上形成具有第二厚度的第二介电层，所述第一开口中还形成有两个分别位于所述第二介电层两侧的具有第三厚度的第三介电层，其中，所述第一厚度、第二厚度大于所述第三厚度，所述第三介电层的宽度小于所述第一宽度。
10.根据权利要求9所述的半导体器件，其特征在于，还包括：覆盖所述第三介电层的栅极材料层。
11.根据权利要求10所述的半导体器件，其特征在于，所述栅极材料层仅覆盖其中一个所述第三介电层。
12.一种电子装置，其特征在于，包括一种半导体器件以及与所述半导体器件相连接的电子组件，所述半导体器件包括：半导体衬底，所述半导体衬底上有形成具有第一厚度的第一介电层，在所述第一介电层中形成有具有第一宽度的第一开口，所述第一开口露出所述半导体衬底，所述第一开口中的中间区域在半导体衬底上形成有具有第二厚度的第二介电层，所述第一开口中还形成有两个分别位于所述第二介电层两侧的两个具有第三厚度的第三介电层，其中，所述第一厚度、第二厚度大于所述第三厚度，所述第三介电层的宽度小于所述第一宽度。
13.根据权利要求12所述的电子装置，其特征在于，所述半导体器件还包括：覆盖所述第三介电层的栅极材料层。
14.根据权利要求13所述的子装置，其特征在于，所述栅极材料层仅覆盖其中一个所述第三介电层。
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