CN107634062B - 半导体器件及其制作方法、电子装置 - Google Patents

Abstract

本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括：提供半导体衬底，所述半导体衬底包括密集区和稀疏区，在所述半导体衬底上形成有栅极叠层，所述栅极叠层包括浮栅、栅极介电层、控制栅和控制栅硬掩膜层；对所述半导体衬底密集区中的栅极叠层进行图形化以形成位于所述密集区的字线；对所述半导体衬底稀疏区中的栅极叠层进行图形化，以形成位于所述稀疏区的选择栅。该制作方法可以获得更好的器件性能和器件轮廓。该半导体器件和电子装置由于上述制作方法使得性能和良率提高。

Description

半导体器件及其制作方法、电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。

背景技术

随着半导体制程技术的发展，在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作，且存入的信息在断电后也不会消失的特性，因此，快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。而NAND(与非门)快速存储器由于具有大存储容量和相对高的性能，广泛用于读/写要求较高的领域。近来，NAND快闪存储器芯片的容量已经达到2GB，并且尺寸迅速增加。已经开发出基于NAND快闪存储器芯片的固态硬盘，并在便携计算机中用作存储设备。因此，近年来，NAND快闪存储器广泛用作嵌入式系统中的存储设备，也用作个人计算机系统中的存储设备。

随着NAND快闪存储器存储单元的关键尺寸缩小至38m以下，存储单元字线(wordline)宽度和高度分别变窄变高，器件密集区(例如，字线区域)和稀疏区(例如，选择栅和选择栅之间的区域)之间的刻蚀负载效应(etch loading)越来越明显，这使稀疏区容易存在脆弱点(weak point)，例如稀疏区靠近选择栅的部位由于刻蚀负载效应形成刻蚀凹痕，比较脆弱，这将影响器件的最终性能。此外，由于刻蚀负载效应，使得浮栅轮廓。

因此，需要提出一种新的半导体器件的制作方法，以至少部分地解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出一种新的半导体器件的制作方法，可以克服NAND快闪存储器制作中由于不同区域图形密度不同导致的刻蚀负载效应。

为了克服目前存在的问题，本发明一方面提供一半导体器件的制作方法，其包括下述步骤：提供半导体衬底，所述半导体衬底包括密集区和稀疏区，在所述半导体衬底上形成有栅极叠层，所述栅极叠层包括浮栅、栅极介电层、控制栅和控制栅硬掩膜层；对所述半导体衬底密集区中的栅极叠层进行图形化以形成位于所述密集区的字线；对所述半导体衬底稀疏区中的栅极叠层进行图形化，以形成位于所述稀疏区的选择栅。

进一步地，对所述半导体衬底密集区中的栅极叠层进行图形化以形成位于所述密集区的字线的步骤包括：在所述栅极叠层上形成字线图案层；形成填充所述字线图案层中的间隙并覆盖所述字线图案层的第一填充层，并在所述第一填充层上形成图形化的第一光刻胶层，所述图形化的第一光刻胶层遮蔽所述稀疏区而暴露所述密集区；以所述图形化的第一光刻胶层为掩膜刻蚀所述第一填充层，以将所述图形化的第一光刻胶层的图案转移到所述第一填充层；以所述字线图案层和图形化的第一填充层为掩膜刻蚀所述栅极叠层，以形成位于所述密集区的字线。

进一步地，通过自对准双重构图方法形成所述字线图案层。

进一步地，在所述第一填充层和所述图形化的第一光刻胶层之间还形成有第一抗反射层。

进一步地，在所述栅极叠层和所述字线图案层之间还形成有蚀刻停止层，以所述图形化的第一光刻胶层为掩膜刻蚀所述第一填充层时停止所述蚀刻停止层上。

进一步地，在所述栅极叠层和所述字线图案层之间还形成有硬掩膜层，在刻蚀所述栅极叠层之前先以所述字线图案层和图形化的第一填充层为掩膜刻蚀所述硬掩膜层。

进一步地，对所述半导体衬底稀疏区中的栅极叠层进行图形化，以形成位于所述稀疏区的选择栅的步骤包括：形成填充所述字线之间的间隙并覆盖所述字线的第二填充层；在所述第二填充层上形成图形化的第二光刻胶层，所述图形化的第二光刻胶层遮蔽所述密集区和待形成所述选择栅的区域，而暴露所述选择栅之间区域；以所述图形化的第二光刻胶层为掩膜刻蚀所述第二填充层和所述稀疏区中的栅极叠层，以形成位于所述稀疏区的选择栅。

进一步地，在所述第二填充层和所述图形化的第二光刻胶层之间还形成有第二抗反射层。

本发明提出的半导体器件的制作方法，采用两次图形化来形成字线和选择栅，即首先对密集区进行图形化以形成位于密集区的字线，然后再对稀疏区进行图形化，以形成位于稀疏区的选择栅，这样避免了同时刻蚀密集区和稀疏区时由于刻蚀负载效应导致的刻蚀凹痕以及刻蚀轮廓问题，采用本发明提出的半导体器件的制作方法可以获得更好的器件性能和器件轮廓。

本发明又一方面提供一种采用上述方法制作的半导体器件，该半导体器件包括：半导体衬底，所述半导体衬底上形成有字线和选择栅，所述字线和选择栅包括由隧穿氧化层、浮栅、栅极介电层、控制栅和控制栅硬掩膜层构成的叠层结构。

本发明提出的半导体器件具有较少的由刻蚀负载效应导致的凹痕，因而具有更好的良率和性能。

本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。

本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A～图1C示意性示出目前一种NAND快闪存储器制作过程骤示意图；

图2示出采用图1A至图1C所示的方法制作的NAND器件的轮廓示意图；

图3示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图；

图4A～图4E示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的剖面示意图；

图5示出了根据本发明一实施方式的半导体器件的剖视图；

图6示出了根据本发明一实施方式的电子装置的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

如前所述，在制作NAND型快闪存储器时由于密集区(例如，字线区域)和稀疏区(例如，选择栅和选择栅之间的区域)之间的刻蚀负载效应(etch loading)越来越明显，这使稀疏区容易存在脆弱点(weak point)，进而影响器件的最终性能，下面首先结合图1A～图1C对目前一种NAND快闪存储器的制作方法方法进行说明，以便更好地理解本发明。

图1A～图1C示意性示出目前一种NAND快闪存储器制作过程骤示意图。如图1A～图1C所示，目前的NAND快闪存储器的制作方法包括下述步骤：首先，如图1A所示，在半导体衬底100上形成栅极叠层，所述栅极叠层包括隧穿氧化层101、浮栅102、栅极介电层103、控制栅104和控制栅硬掩膜层105，在所述栅极叠层上形成硬掩膜层106、蚀刻停止层107字线图案层108、填充并覆盖所述字线图案层的填充层109、抗发射层110和图形化的光刻胶层111，所述图形化的光刻胶层定义选择栅图案，然后通过刻蚀工艺将所述字线图案和选择栅图案转移到所述控制栅硬掩膜层105上，并以所述控制栅硬掩膜层105为掩膜刻蚀所述控制栅104，得到如图1B所示的结构。最后，以所述控制栅硬膜层为掩膜刻蚀所述栅极介电层103和浮栅102，以形成字线和选择栅，的到如图1C所示的结构。然后在该过程中，如图1B和1C所示，由于字线图案图像密度较大，选择栅图案图形密度较小，因而选择栅所在区域刻蚀速度较快，这样使得稀疏区尤其靠近选择栅的位置(如图1C中虚线所示区域)存在脆弱点，这将影响器件的最后性能和良率。此外，如图2所示，采用目前的制作方法形成NAND器件，使得浮栅刻蚀过程中很难消除蚀负载效应以满足垂直轮廓的需求。

为解决上述问题，本发明提出了一种半导体器件的制作方法，用于制作NAND存储器件的字线和选择栅，如图3所示，该制作方法包括：步骤301：提供半导体衬底，所述半导体衬底分为密集区和稀疏区，在所述半导体衬底上形成有栅极叠层，所述栅极叠层包括浮栅、栅极介电层、控制栅和控制栅硬掩膜层；步骤302：对所述半导体衬底密集区中的栅极叠层进行图形化以形成位于所述密集区的字线；步骤S303：对所述半导体衬底稀疏区中的栅极叠层进行图形化，以形成位于所述稀疏区的选择栅。

本发明提出的半导体器件的制作方法，采用两次图形化来形成字线和选择栅，即首先对密集区进行图形化以形成位于密集区的字线，然后再对稀疏区进行图形化，以形成位于稀疏区的选择栅，这样避免了同时刻蚀密集区和稀疏区时由于刻蚀负载效应导致的刻蚀凹痕以及刻蚀轮廓问题，采用本发明提出的半导体器件的制作方法可以获得更好的器件性能和器件轮廓。

需要说明的是，本文中所谓的密集区指的是半导体衬底上图形密度较大的区域，例如字线区域；所谓的稀疏区指的是半导体衬底上图形密度较小的区域，例如选择栅区域。

为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面将参照图4A～图4E对本发明一实施方式的半导体器件的制作方法做详细描述。

首先，如图4A所示，提供半导体衬底400，所述半导体衬底400包括密集区和稀疏区，在所述半导体衬底400上形成有栅极叠层，所述栅极叠层包括隧穿氧化层401、浮栅402、栅极介电层403、控制栅404和控制栅硬掩膜层405，在所述栅极叠层上依次形成有硬掩膜层406、蚀刻停止层407、字线图案层408、第一填充层409、第一抗反射层410和图形化的第一光刻胶层411。

其中，半导体衬底400可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底400的构成材料选用单晶硅。

栅极叠层采用本领域常用的结构和形成方法制作，例如隧穿氧化层401示例性地为氧化硅层，其可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。浮栅402示例性地采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。栅极介电层403比如为氧化物、氮化物等介电材料，优选地，在本实施例中，栅极介电层403采用ONO结构(即，氧化物-氮化物-氧化物)，这样既具有良好的界面性能，也具有良好的介电性能和合适的厚度，并且如图4B至图4E所示，位于选择栅对应区域的栅极介电层403被打开，或断开。控制栅404示例性地采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。控制栅硬掩膜层406比如为氧化物、氮化物等常用硬掩膜层材料，其可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。

硬掩膜层406可以采用氧化物、氮化物、无定形碳、非晶硅等常用硬掩膜层材料，其目的是为了满足刻蚀时各层之间的选择性要求，示例性地在本实施例中，控制栅硬掩膜层405采用氧化物，例如氧化硅；硬掩膜层406采用非晶硅材料，其可以PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。

蚀刻停止层407用于在刻蚀第一填充层时做停止层使用，其可以采用例如氧化物或氮化物等。示例性地，在本实施例中，蚀刻停止层407采用氧化物，例如氧化硅，其可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。

字线图案层408用于定义字线图案，由于字线图案密度较大，因而优选地，在本实施例中，通过自对准双重构图方法(SADP)形成字线图案层408，其基本过程为先形成第一图案层，然后在第一图案层的侧壁上形成间隙壁，然后去除第一图案层得到字线图案层，这样可以使图形密度提高一倍，因而优选地用于刻蚀形成高图形密度的字线图案层。

第一填充层409用于填充字线图案层408之间的间隙，并覆盖字线图案层408。其采用具有高填充能力的材料。例如有机填充层(ODL)，可以通过诸如CVD等方法形成。

第一抗反射层410用于提高光刻刻蚀效果，其可以采用各种合适的抗反射材料。示例性地，在本示例中，第一抗反射层410采用含硅抗反射层(Si-Arc)。

图形化的第一光刻胶层411用于暴露密集区而遮蔽稀疏区。其可以采用常用的光阻材料，并通过曝光显影等操作图形化，以遮蔽稀疏区而暴露密集区。

接着，进行控制栅硬掩膜层刻蚀，得到如图4B所示的结构。

具体地，该过程具体可以包括如下步骤：

首先，以图形化的第一光刻胶层411为掩膜刻蚀所述第一填充层409，以将图案转移到第一填充层409上，即图形化第一填充层409，在此过程中以蚀刻停止层407为刻蚀终点，以避免对下方器件层造成损伤，从而影响最终器件的形成；

接着，以字线图案层408和图形化的第一填充层409为掩膜刻蚀硬掩膜层406，以将字线图案层408和图形化的第一填充层409的图案转移到硬掩膜层406上，即图形化硬掩膜层406；

接着，去除字线图案层408和图形化的第一填充层409，并以图形化的硬掩膜层406为掩膜刻蚀控制栅硬掩膜层405，以将图案转移到控制栅硬掩膜层405，该图案包括位于密集区的字线图案和遮蔽稀疏区的图案。

接着，去除硬掩膜层406，并以控制栅硬掩膜层405为掩膜刻蚀控制栅404，得到如图4B所示的结构。

在本步骤中，所述刻蚀工艺采用合适的湿法刻蚀工艺和干法刻蚀工艺。其中，所述湿法刻蚀工艺包括诸如氢氟酸、磷酸、硝酸和氢氟酸混合溶液等各种合适的湿法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。

接着，进行浮栅刻蚀，得到如图4C所示的结构。

具体地，以控制栅硬掩膜层405为掩膜刻蚀所述栅极介电层403和浮栅402以形成位于密集区中的字线WL。所述刻蚀工艺采用合适的湿法刻蚀工艺和干法刻蚀工艺。其中，所述湿法刻蚀工艺包括诸如氢氟酸、磷酸、硝酸和氢氟酸混合溶液等各种合适的湿法刻蚀工艺，所述干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。

接着，如图4D所示，形成第二填充层412，在所述第二填充层412上形成抗反射层413和图形化的光刻胶层414。

第二填充层412用于填充所述字线WL之间的间隙，并覆盖所述字线WL，其优选采用流动性和填充性较好的材料，示例性地，在本实施例中，第二填充层412采用有机填充层(ODL)。

第二抗反射层413用于提高光刻刻蚀效果，其可以采用各种合适的抗反射材料。示例性地，在本示例中，第二抗反射层413采用含硅抗反射层(Si-Arc)。

图形化的第二光刻胶层414用于定义选择栅图案，其遮蔽稀疏区和待形成选择栅的区域，而暴露选择栅之间的区域，以便通过刻蚀工艺区域选择栅之间材料，从而得到选择栅。

最后，进行选择栅刻蚀，得到如图4E所示的结构。

具体地，首先图形化的第二光刻胶层414为掩膜刻蚀所述第二填充层412，以将图案转移到第二填充层412上，即图形化第二填充层312；

然后以图形化的第二填充层412为掩膜刻蚀所述稀疏区中的栅极叠层，以形成位于稀疏区中的选择栅；

最后去除所述图形化的第二填充层412。

至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，在形成栅极叠层之后或之前还包括形成源/漏极的步骤。

本实施例提出的半导体器件的制作方法，采用两次图形化来形成字线和选择栅，即首先对密集区进行图形化以形成位于密集区的字线，然后再对稀疏区进行图形化，以形成位于稀疏区的选择栅，这样避免了同时刻蚀密集区和稀疏区时由于刻蚀负载效应导致的刻蚀凹痕以及刻蚀轮廓问题，采用本发明提出的半导体器件的制作方法可以获得更好的器件性能和器件轮廓。

实施例二

本发明还提供一种采用上述方法制作的半导体器件，如图5所示，该半导体器件包括：半导体衬底500，所述半导体衬底500上形成有字线WL和选择栅SG，所述字线WL、选择栅SG包括隧穿氧化层501、浮栅502、栅极介电层503和控制栅504和控制栅硬掩膜层505的叠层结构。

其中，半导体衬底500可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。在本实施例中，半导体衬底500的构成材料选用单晶硅。

隧穿氧化层501示例性地为氧化硅层，其可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。浮栅502示例性地采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。栅极介电层503比如为氧化物、氮化物等介电材料，优选地，在本实施例中，栅极介电层503采用ONO结构(即，氧化物-氮化物-氧化物)，这样既具有良好的界面性能，也具有良好的介电性能和合适的厚度。控制栅504示例性地采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。控制栅硬掩膜层506比如为氧化物、氮化物等常用硬掩膜层材料，其可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。

本实施例的半导体器件具有较少的由刻蚀负载效应导致的凹或脆弱点，因而具有更好的良率和性能。

实施例三

本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半半导体衬底，所述半导体衬底上形成有字线和选择栅，所述字线和选择栅包括由隧穿氧化层、浮栅、栅极介电层、控制栅和控制栅硬掩膜层构成的叠层结构。

其中半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。

隧穿氧化层示例性地为氧化硅层，其可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。浮栅示例性地采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。栅极介电层比如为氧化物、氮化物等介电材料，优选地，在本实施例中，栅极介电层采用ONO结构(即，氧化物-氮化物-氧化物)，这样既具有良好的界面性能，也具有良好的介电性能和合适的厚度。控制栅示例性地采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。控制栅硬掩膜层比如为氧化物、氮化物等常用硬掩膜层材料，其可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。

其中，该电子组件，可以为分立器件、集成电路等任何电子组件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。

其中，图6示出手机的示例。手机600的外部设置有包括在外壳601中的显示部分602、操作按钮603、外部连接端口604、扬声器605、话筒606等。

本发明实施例的电子装置，由于所包含的半导体器件具有较少的由刻蚀负载效应导致的凹痕，因而具有更好的良率和性能。因此该电子装置同样具有类似的优点。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (7)

1.一种半导体器件的制作方法，其特征在于，包括下述步骤：

提供半导体衬底，所述半导体衬底包括密集区和稀疏区，在所述半导体衬底上形成有栅极叠层，所述栅极叠层包括浮栅、栅极介电层、控制栅和控制栅硬掩膜层；

对所述半导体衬底密集区中的栅极叠层进行图形化以形成位于所述密集区的字线；

对所述半导体衬底稀疏区中的栅极叠层进行图形化，以形成位于所述稀疏区的选择栅，

其中，对所述半导体衬底密集区中的栅极叠层进行图形化以形成位于所述密集区的字线的步骤包括：

在所述栅极叠层上形成字线图案层；

形成填充所述字线图案层中的间隙并覆盖所述字线图案层的第一填充层，并在所述第一填充层上形成图形化的第一光刻胶层，所述图形化的第一光刻胶层遮蔽所述稀疏区而暴露所述密集区；

以所述图形化的第一光刻胶层为掩膜刻蚀所述第一填充层，以将所述图形化的第一光刻胶层的图案转移到所述第一填充层；

以所述字线图案层和图形化的第一填充层为掩膜刻蚀所述栅极叠层，以形成位于所述密集区的字线。

2.根据权利要求1所述的半导体器件的制作方法，其特征在于，通过自对准双重构图方法形成所述字线图案层。

3.根据权利要求1所述的半导体器件的制作方法，其特征在于，

在所述第一填充层和所述图形化的第一光刻胶层之间还形成有第一抗反射层。

4.根据权利要求1所述的半导体器件的制作方法，其特征在于，

在所述栅极叠层和所述字线图案层之间还形成有蚀刻停止层，以所述图形化的第一光刻胶层为掩膜刻蚀所述第一填充层时停止所述蚀刻停止层上。

5.根据权利要求1所述的半导体器件的制作方法，其特征在于，在所述栅极叠层和所述字线图案层之间还形成有硬掩膜层，在刻蚀所述栅极叠层之前先以所述字线图案层和图形化的第一填充层为掩膜刻蚀所述硬掩膜层。

6.根据权利要求1所述的半导体器件的制作方法，其特征在于，

对所述半导体衬底稀疏区中的栅极叠层进行图形化，以形成位于所述稀疏区的选择栅的步骤包括：

形成填充所述字线之间的间隙并覆盖所述字线的第二填充层；

在所述第二填充层上形成图形化的第二光刻胶层，所述图形化的第二光刻胶层遮蔽所述密集区和待形成所述选择栅的区域，而暴露所述选择栅之间区域；

以所述图形化的第二光刻胶层为掩膜刻蚀所述第二填充层和所述稀疏区中的栅极叠层，以形成位于所述稀疏区的选择栅。

7.根据权利要求6所述的半导体器件的制作方法，其特征在于，在所述第二填充层和所述图形化的第二光刻胶层之间还形成有第二抗反射层。

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