CN107634061B - 一种半导体器件的制造方法 - Google Patents

Abstract

本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该方法包括：提供半导体衬底，半导体衬底包括核心区和周围区，在半导体衬底上依次形成隧穿氧化层、浮栅材料层、栅间介电层以及控制栅材料层；图案化控制栅材料层，以形成位于所述核心区和所述周围区内的若干控制栅；形成图案化的第一光刻胶层，该第一光刻胶层覆盖周围区暴露核心区；在核心区内的控制栅的侧壁和顶面上形成牺牲材料层；以牺牲材料层、控制栅和第一光刻胶层为掩膜，依次刻蚀核心区内暴露的栅间介电层和浮栅材料层，直到暴露隧穿氧化层，以形成若干浮栅。根据本发明的方法，可以有效避免控制栅倒塌问题的出现，进而避免了形成的浮栅的桥接，提高了器件的良率和整体性能。

Description

一种半导体器件的制造方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

对于高容量的半导体存储装置需求的日益增加，这些半导体存储装置的集成密度受到人们的关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方法，例如通过减小晶片尺寸和/或改变内结构单元而在单一晶片上形成多个存储单元，对于通过改变单元结构增加集成密度的方法来说，已经进行尝试沟通过改变有源区的平面布置或改变单元布局来减小单元面积。

NAND闪存是一种比硬盘驱动器更好的存储方案，由于NAND闪存以页为单位读写数据，所以适合于存储连续的数据，如图片、音频或其他文件数据；同时因其成本低、容量大且写入速度快、擦除时间短的优点在移动通讯装置及便携式多媒体装置的存储领域得到广泛的应用。

然而随着NAND闪存单元尺寸缩小到24nm节点以下，堆叠栅极线的高宽比变得越来越大，其中，堆叠栅极线包括自下而上层叠的浮栅、栅极介电层和控制栅，因此传统的NAND闪存制造工艺面临诸多问题的挑战，例如，在以控制栅为掩膜刻蚀图案化形成浮栅的过程中，由于需要进行光刻工艺，对光刻胶进行曝光显影步骤之后，需要对衬底经过冲洗和甩干，在此过程中很容易发生栅间介电层上的控制栅倒塌的问题，进而不能精确的进行之后的浮栅的图案化制程，使得相邻浮栅桥接，对器件的性能造成很严重的负面影响。

因此，有必要提出一种新的半导体器件的制造方法，以解决上述技术问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的问题，本发明一方面提供一种半导体器件的制造方法，包括：

提供半导体衬底，所述半导体衬底包括核心区和周围区，在所述半导体衬底上依次形成隧穿氧化层、浮栅材料层、栅间介电层以及控制栅材料层；

图案化所述控制栅材料层，以形成位于所述核心区和所述周围区内的若干控制栅，相邻所述控制栅之间的间隙暴露所述栅间介电层；

形成图案化的第一光刻胶层，该第一光刻胶层覆盖所述周围区，暴露所述核心区；

在所述核心区内的所述控制栅的侧壁和顶面上形成牺牲材料层；

以所述牺牲材料层、所述控制栅和所述第一光刻胶层为掩膜，依次刻蚀所述核心区内暴露的栅间介电层和所述浮栅材料层，直到暴露所述隧穿氧化层，以形成若干浮栅。

进一步，在形成所述浮栅之后，还包括去除所述牺牲材料层和所述第一光刻胶层的步骤。

进一步，形成所述图案化的第一光刻胶层的步骤包括：

在所述半导体衬底上旋涂第一光刻胶层；

通过曝光和显影形成所述图案化的第一光刻胶层；

对所述半导体衬底进行冲洗和甩干。

进一步，所述牺牲材料层的材料为氧化物。

进一步，使用原子层沉积法形成所述牺牲材料层。

进一步，所述栅间介电层包括氧化物-氮化物-氧化物构成的ONO层。

进一步，在图案化所述控制栅材料层的过程包括：

在所述控制栅材料层上形成缓冲层；

在所述缓冲层上形成图案化的第二光刻胶层，该图案化的第二光刻胶层定义有预定形成的控制栅图案；

以所述图案化的第二光刻胶层为掩膜，依次刻蚀所述缓冲层和所述控制栅材料层，直到暴露所述栅间介电层，以形成若干所述控制栅；

去除所述第二光刻胶层。

进一步，所述缓冲层的材料包括氧化硅。

进一步，所述浮栅材料层和所述控制栅材料层的材料为多晶硅。

进一步，在所述核心区内形成牺牲材料层的同时，在所述周围区的所述第一光刻胶层的侧壁和顶面上也形成所述牺牲材料层。

综上所述，根据本发明的制造方法，在形成牺牲材料层之前，先进行光刻工艺形成覆盖周围区的光刻胶层暴露核心区，进而在对器件进行高转速的冲洗和甩干时，利用硅的弱的亲水性，降低了冲洗表面张力，进而降低了在冲洗和甩干过程中对控制栅的应力作用，抑制了控制栅倒塌问题的出现，因此，采用本发明的制造方法形成的器件未发生控制栅倒塌的问题，可以很好的实现对浮栅的图案化过程，保证了器件图形的精确性，防止了相邻浮栅之间发生桥接的问题，最终提高了器件的良率和整体性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1D示出了常规工艺中NAND器件的制造方法的相关步骤形成的结构的剖视图；

图2A-图2D示出了本发明的一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；

图3示出了本发明的一个实施例的一种半导体器件的制造方法的示意性流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

如图1A-图1D示出了常规工艺中NAND闪存的制造方法的相关步骤形成的结构的剖视图，参考图1A-图1D对常规的NAND闪存的制造方法做简单介绍，以揭露常规工艺存在的问题。

首先，如图1A所示，提供半导体衬底(未示出)，所述半导体衬底包括核心区10和周围区11，该半导体衬底包括周围区在半导体衬底上依次形成有隧穿氧化层101、浮栅材料层102a、氧化物-氮化物-氧化物构成的ONO层103，以及位于所述ONO层103上的若干控制栅104和位于控制栅104上的缓冲层105，相邻控制栅104间隔一定距离。

接着，如图1B所示，在ONO层暴露的表面上、缓冲层的侧壁及顶面上以及控制栅的侧壁上形成氧化物牺牲材料层106，其可以为原子层沉积法形成。

接着，如图1C所示，进行光刻工艺，在半导体衬底上旋涂光刻胶层，进行曝光显影形成图案化的光刻胶层107，该光刻胶层暴露核心区10，覆盖周围区11，并对器件进行去离子水的高转速旋转冲洗和甩干，以清除多余的杂质和光刻胶残留物等，而在高转速的冲洗和甩干过程中，很容易使得核心区10内的控制栅104发生倒塌，进而影响之后浮栅材料层的刻蚀。

另外，氧化物牺牲材料层106沉积后，使得器件表面亲水性增强，冲洗的表面张力急剧增大，清洗时的去离子水对控制栅产生比较强的应力，而使得控制栅104更容易倒塌。

而目前常用的防止控制栅104倒塌的方法是降低冲洗和甩干的转速，例如，将转速降低到1000rpm(转/分)，仍然会在衬底边缘发生控制栅104倒塌的问题，因此进通过对光刻过程的改进，无法解决实际存在的问题。

接着，如图1D所示，以牺牲材料层106、缓冲层105和控制栅104为掩膜，依次刻蚀核心区10内的ONO层103和浮栅材料层102a，以形成浮栅102，而由于在前述步骤中发生了控制栅104倒塌的问题，使得控制栅104之间发生连接，而无法暴露控制栅之间的间隙，进而无法正常的刻蚀浮栅材料层102a而形成浮栅102，使得部分浮栅102发生了桥接，以至于对NAND闪存的性能造成负面影响。

因此，鉴于上述技术问题的存在，本发明名提出了一种半导体器件的制造方法，如图3所示，其包括以下主要步骤：

在步骤S301中，提供半导体衬底，所述半导体衬底包括核心区和周围区，在所述半导体衬底上依次形成隧穿氧化层、浮栅材料层、栅间介电层以及控制栅材料层；

在步骤S302中，图案化所述控制栅材料层，以形成位于所述核心区和所述周围区内的若干控制栅，相邻所述控制栅之间的间隙暴露所述栅间介电层；

在步骤S303中，形成图案化的第一光刻胶层，该第一光刻胶层覆盖所述周围区，暴露所述核心区；

在步骤S304中，在所述核心区内的所述控制栅的侧壁和顶面上形成牺牲材料层；

在步骤S305中，以所述牺牲材料层、所述控制栅和所述第一光刻胶层为掩膜，依次刻蚀所述核心区内暴露的栅间介电层和所述浮栅材料层，直到暴露所述隧穿氧化层，以形成若干浮栅。

根据本发明的制造方法，可以有效避免控制栅倒塌问题的出现，进而避免了形成的浮栅的桥接，提高了器件的良率和整体性能。

实施例一

下面，参考图2A至图2D对本发明的半导体器件的制造方法，其中，图2A-图2D示出了本发明的一实施例中的一种半导体器件的制造方法的相关步骤形成的结构的剖视图。

首先，如图2A所示，提供半导体衬底(未示出)，提供半导体衬底，所述半导体衬底包括核心区(cell)20和周围区(periphery)21，在所述半导体衬底上依次形成隧穿氧化层201、浮栅材料层202a、栅间介电层203以及控制栅材料层204。

具体地，其中所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等等。

隧穿氧化层201的材料可以为氧化硅，形成隧穿氧化层的方法可以为热氧化法，或者其他适合的沉积方法例如化学气相沉积工艺等，形成的隧穿氧化层201的厚度在几十埃左右，其中，隧穿氧化层201的厚度可以根据实际器件的尺寸进行合理设置。

所述半导体衬底分为核心区20和周围区21，其中在所述周围区21和所述核心区20内均预定形成包括浮栅、栅间介电层、控制栅的若干栅极叠层。

而其中所述核心区具有更高的集成度，栅极叠层密集，其中所述栅极叠层的数目并不局限于某一数值范围，所述周围区具有若干个栅极叠层，栅极叠层稀疏。

核心区20也即存储单元区域，用于存储信息，周围区21也即外围控制区域，用于对存储单元区域存储的信息进行读取。

浮栅材料层202a可以选用半导体材料，例如硅、多晶硅或者Ge等，并不局限于某一种材料，在本实施例中浮栅材料层202a采用多晶硅。

浮栅材料层202a的沉积方法可以选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。

示例性地，多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅的工艺条件包括：反应气体为硅烷(SiH₄)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。

可选地，浮栅材料层202a的厚度范围可以为300埃至800埃，上述数值范围仅作为示例，并不对本发明的浮栅材料层202a的厚度构成限制，浮栅材料层202a的厚度可以根据具体的器件的尺寸要求设置合理的数值。

栅间介电层203可以为ONO层。具体的，栅间介电层203可以为氧化物-氮化物-氧化物总共三层的ONO三明治结构，本领域的技术人员应当理解的是，栅间介电层203也可以为一层氮化物、或者一层氧化物、或者一层氮化物上形成一层氧化物等绝缘结构。可以使用包括但不限于：低压化学气相沉积方法、化学气相沉积方法和物理气相沉积方法形成栅间介电层203。以栅间介电层203的材质是ONO层为例，以低压化学气相沉积方法形成一层均匀的氧化硅层，接着，以低压化学气相沉积方法在氧化硅层上形成氮化硅层，然后，再以低压化学气相沉积方法形成另一层氧化硅层。

控制栅材料层的材料可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。控制栅材料层的材料也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括化学气相沉积方法和物理气相沉积方法，在本实施例中控制栅材料层的材料为多晶硅层。

多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅的工艺条件包括：反应气体为硅烷(SiH₄)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。

接着，继续参考图2A，图案化所述控制栅材料层，以形成位于所述核心区和所述周围区内的若干控制栅204，相邻所述控制栅204之间的间隙暴露所述栅间介电层203。

示例性地，图案化所述控制栅材料层的方法，可以包括以下步骤：首先，在所述控制栅材料层上形成缓冲层205；接着，在所述缓冲层205上形成图案化的光刻胶层(未示出)，该图案化的光刻胶层定义有预定形成的控制栅图案，也即控制栅的位置尺寸等；接着，以该图案化的光刻胶层为掩膜，依次刻蚀所述缓冲层204和所述控制栅材料层，直到暴露所述栅间介电层203，以形成若干所述控制栅204，该刻蚀工艺可以使用干法刻蚀或者湿法刻蚀，干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或者激光切割。最好通过一个或者多个RIE步骤进行干法刻蚀；最后，去除光刻胶层，例如采用灰化的方法或者湿法清洗将其去除。

随后，如图2B所示，形成图案化的光刻胶层206，该光刻胶层206覆盖所述周围区21，暴露所述核心区20。

具体地，可首先通过旋涂的方法形成覆盖整个器件的光刻胶层，再利用光罩进行曝光显影，以形成图案化的光刻胶层206，该光刻胶层206覆盖所述周围区21，暴露所述核心区20。并对器件进行高转速的冲洗和甩干，例如，其转速为1000PRM至2000PRM，PRM为转/分，示例性地，该冲洗可以使用去离子水作为清洗液。

而由于在本步骤中，还未形成氧化物牺牲材料层，而硅与氧化物相比起具有更弱的亲水性，因此，降低了冲洗表面张力，进而降低了在冲洗和甩干过程中对控制栅的应力作用，抑制了控制栅倒塌问题的出现。

随后，如图2C所示，在所述核心区20内的所述控制栅204的侧壁和顶面上形成牺牲材料层207。

在一个示例中，在控制栅204的顶面上形成有缓冲层205时，则在控制栅204的侧壁上、缓冲层205的侧壁和顶面上形成牺牲材料层207。

所述牺牲材料层207的材料可以为本领域技术人员熟知的任何合适的牺牲层材料，本实施例中，较佳地牺牲材料层207的材料为氧化物，例如氧化硅或者氮氧化硅(SiON)，也可以为其他的例如无定形碳等可以作为牺牲材料的物质。

进一步地，在所述核心区20内形成牺牲材料层207的同时，在所述周围区21的光刻胶层206的侧壁和顶面上也形成所述牺牲材料层207。

牺牲材料层207还可选择性地形成于栅极介电层暴露203的表面上。

可采用本领域技术人员熟知的任何沉积方法形成牺牲材料层207，包括但不限于化学气相沉积法、物理气相沉积法、原子层沉积法等，本实施例中，使用原子层沉积法形成所述牺牲材料层207。

之后，如图2D所示，以所述牺牲材料层207、所述控制栅204和图案化的光刻胶层206为掩膜，依次刻蚀所述核心区20内暴露的栅间介电层203和所述浮栅材料层202a，直到暴露所述隧穿氧化层201，以形成若干浮栅202。

本步骤中的刻蚀工艺可以使用干法刻蚀或者湿法刻蚀，干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或者激光切割。最好通过一个或者多个RIE步骤进行干法刻蚀。

最后，可采用湿法刻蚀或者干法刻蚀的方法去除牺牲材料层207，采用例如灰化的方法去除图案化的光刻胶层206。

最终，在核心区20中形成了自下而上包括浮栅202、栅间介电层203和控制栅204的堆叠栅极线。

至此完成了对本发明的半导体器件的制造方法的主要步骤的步骤，对于完整的器件例如NAND闪存的制作还需要其他的步骤，再此均不再赘述。

综上所述，根据本发明的制造方法，在形成牺牲材料层之前，先进行光刻工艺形成覆盖周围区的光刻胶层暴露核心区，进而在对器件进行高转速的冲洗和甩干时，利用硅的弱的亲水性，降低了冲洗表面张力，进而降低了在冲洗和甩干过程中对控制栅的应力作用，抑制了控制栅倒塌问题的出现，因此，采用本发明的制造方法形成的器件未发生控制栅倒塌的问题，可以很好的实现对浮栅的图案化过程，保证了器件图形的精确性，防止了相邻浮栅之间发生桥接的问题，最终提高了器件的良率和整体性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底包括核心区和周围区，在所述半导体衬底上依次形成隧穿氧化层、浮栅材料层、栅间介电层材料层以及控制栅材料层；

图案化所述控制栅材料层，以形成位于所述核心区和所述周围区内的若干控制栅，相邻所述控制栅之间的间隙暴露所述栅间介电层；

形成图案化的第一光刻胶层，该第一光刻胶层覆盖所述周围区，暴露所述核心区；

在所述核心区内的所述控制栅的侧壁和顶面上形成牺牲材料层；

以所述牺牲材料层、所述控制栅和所述第一光刻胶层为掩膜，依次刻蚀所述核心区内暴露的栅间介电层材料层和所述浮栅材料层，直到暴露所述隧穿氧化层，以形成若干栅间介电层以及若干浮栅。

2.如权利要求1所述的制造方法，其特征在于，在形成所述浮栅之后，还包括去除所述牺牲材料层和所述第一光刻胶层的步骤。

3.如权利要求1所述的制造方法，其特征在于，形成所述图案化的第一光刻胶层的步骤包括：

在所述半导体衬底上旋涂第一光刻胶层；

通过曝光和显影形成所述图案化的第一光刻胶层；

对所述半导体衬底进行冲洗和甩干。

4.如权利要求1所述的制造方法，其特征在于，所述牺牲材料层的材料为氧化物。

5.如权利要求1所述的制造方法，其特征在于，使用原子层沉积法形成所述牺牲材料层。

6.如权利要求1所述的制造方法，其特征在于，所述栅间介电层材料层包括氧化物-氮化物-氧化物构成的层。

7.如权利要求1所述的制造方法，其特征在于，在图案化所述控制栅材料层的过程包括：

在所述控制栅材料层上形成缓冲层；

在所述缓冲层上形成图案化的第二光刻胶层，该图案化的第二光刻胶层定义有预定形成的控制栅图案；

以所述图案化的第二光刻胶层为掩膜，依次刻蚀所述缓冲层和所述控制栅材料层，直到暴露所述栅间介电层材料层，以形成若干所述控制栅；

去除所述第二光刻胶层。

8.如权利要求7所述的制造方法，其特征在于，所述缓冲层的材料包括氧化硅。

9.如权利要求1所述的制造方法，其特征在于，所述浮栅材料层和所述控制栅材料层的材料为多晶硅。

10.如权利要求1所述的制造方法，其特征在于，在所述核心区内形成牺牲材料层的同时，在所述周围区的所述第一光刻胶层的侧壁和顶面上也形成所述牺牲材料层。

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