CN111834368A - Nand闪存器件及其制造方法 - Google Patents

Nand闪存器件及其制造方法 Download PDF

Info

Publication number
CN111834368A
CN111834368A CN202010832199.XA CN202010832199A CN111834368A CN 111834368 A CN111834368 A CN 111834368A CN 202010832199 A CN202010832199 A CN 202010832199A CN 111834368 A CN111834368 A CN 111834368A
Authority
CN
China
Prior art keywords
layer
word line
material layer
semiconductor substrate
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010832199.XA
Other languages
English (en)
Inventor
刘天舒
巨晓华
王奇伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN202010832199.XA priority Critical patent/CN111834368A/zh
Publication of CN111834368A publication Critical patent/CN111834368A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Abstract

本发明提供了一种NAND闪存器件及其制造方法,应用于半导体领域。该方法包括:在半导体衬底上形成有字线,所述字线的侧壁上形成有表面为亲水性的侧墙;在所述侧墙背向所述字线的表面上形成疏水性的离子材料层;对包含所述离子材料层的所述半导体衬底进行后续工艺,以形成包含源区、漏区以及位线在内的电学结构,所述后续工艺包含至少一次湿法清洗。在本发明实施例中,通过在字线侧壁上的侧墙的亲水性表面上形成疏水性的离子材料层,从而使半导体衬底在后续的湿法清洗工艺过程中,减小所述半导体衬底上字线上受到的表面张力,进而避免了字线因两侧受到的表面张力不同而发生倾斜/弯曲的问题,保证了字线的垂直形貌,改善了NAND闪存存储特性均一性。

Description

NAND闪存器件及其制造方法
技术领域
本发明涉及半导体制造领域,特别涉及一种NAND闪存器件及其制造方法。
背景技术
随着半导体制程技术的发展,在存储装置方面已开发出存取速度较快的快闪存储器(flash memory)。快闪存储器具有可多次进行信息的存入、读取和擦除等动作,且存入的信息在断电后也不会消失的特性,因此,快闪存储器已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。而NAND(与非门)快速存储器由于具有大存储容量和相对高的性能,广泛用于读/写要求较高的领域。
NAND闪存阵列通常包括多个块,每个块包含位于块中部的若干根字线以及位于两端且临近于字线的选择管。随着技术的发展,字线的尺寸不断微缩,以满足存储容量日益增长的需求。
现有技术中,NAND闪存器件的制造方法是:利用字线硬掩膜版,通过光刻刻蚀工艺在半导体衬底上形成多根被空气隙隔离的字线;再利用刻蚀工艺在所述字线的侧壁上形成材料为二氧化硅的侧墙;以及,在NAND闪存器件形成的后续工艺中需要多次采用湿法清洗工艺去除所述衬底表面上的多余材料。然而,由于在所述湿法清洗工艺中,清洗溶液会使所述侧墙的二氧化硅的表面上产生具有亲水性质的羟基;而羟基在刻蚀过程中不易脱离,导致字线两侧受力不平衡,进而造成字线侧壁受到表面张力的作用,使字线发生倾斜/弯曲,如图1所示,最终造成形成的字线的形貌不一致,NAND闪存存储特性均一性差的问题。
发明内容
本发明的目的在于提供一种NAND闪存器件及其制造方法,以实现降低因字线形貌不一致而造成的对NAND闪存存储性能均一性差的目的。
为解决上述技术问题,本发明提供一种NAND闪存的制造方法,所述制造方法包括:
提供一半导体衬底,在所述半导体衬底上形成有字线,所述字线的侧壁上形成有侧墙,所述侧墙的表面为亲水性;
在所述侧墙背向所述字线的表面上形成疏水性的离子材料层;
对包含所述离子材料层的所述半导体衬底进行后续工艺,以形成包含源区、漏区以及位线在内的电学结构,所述后续工艺包含至少一次湿法清洗。
可选的,所述侧墙的厚度可以为
Figure BDA0002638396940000021
Figure BDA0002638396940000022
可选的,在所述侧墙背向所述字线的表面上形成疏水性的离子材料层的步骤可以包括:对所述侧墙背向所述字线的表层进行离子注入,以使得所述侧墙背向所述字线的表层转换为疏水性的离子材料层;
或者,在所述侧墙背向所述字线的表面上形成疏水性的离子材料层的步骤可以包括:在所述半导体衬底、所述侧墙和所述字线的表面上沉积疏水性的离子材料层;
或者,在所述侧墙背向所述字线的表面上形成疏水性的离子材料层的步骤可以包括:在所述半导体衬底、所述侧墙和所述字线的表面上沉积亲水性材料层,对所述亲水性材料层进行离子注入,以将其转化为疏水性的离子材料层。
可选的,所述侧墙可以为单层结构,其材质为氧化物,或者,所述侧墙可以为由氧化物层和氮化物层依次堆叠而形成的叠层结构,且所述侧墙背向所述字线的最外层为氧化物层。
可选的,所述离子注入的离子可以包括氮离子,所述离子材料层的材质可以包括氮化物和/或氮氧化物。
可选的,所述离子材料层还可以将所述字线的顶部掩埋在内。
可选的,在所述半导体衬底上形成字线的步骤,可以包括:
在所述半导体衬底上依次形成浮栅氧化层、浮栅层、栅间介质层、控制栅层和硬掩膜层;
刻蚀所述硬掩膜层、所述控制栅层、所述栅间介质层、所述浮栅层、浮栅氧化层至所述半导体衬底,以形成由依次堆叠的所述浮栅氧化层、所述浮栅层、所述栅间介质层、所述控制栅层组成的字线,相邻的所述字线之间形成有沟槽。
可选的,在所述字线的侧壁上形成侧墙的步骤,可以包括:
采用原子沉积工艺,在所述硬掩膜层和所述沟槽的表面上沉积侧墙材料层;
刻蚀所述侧墙材料层,以去除所述沟槽底面和所述硬掩膜层顶部上的所述侧墙材料层,以形成覆盖在所述沟槽侧壁上的所述侧墙。
可选的,对包含所述离子材料层的所述半导体衬底进行后续工艺,以形成源区或漏区的步骤可以包括:
对包含所述离子材料层的所述半导体衬底进行第一次湿法清洗;
以所述字线和所述侧墙为掩膜,对所述字线两侧的半导体衬底进行源漏离子注入,并进行退火处理,以形成源区或漏区;
对具有所述源区或漏区的半导体衬底进行第二次湿法清洗。
基于如上所述的NAND闪存的制造方法,本发明还提供了一种NAND闪存器件,包括:
半导体衬底,在所述半导体衬底上形成有字线,所述字线的侧壁上形成有侧墙;
离子材料层,至少覆盖在所述侧墙背向所述字线的表面上。
与现有技术相比,本发明的技术方案至少具有以下有益效果之一:
在本发明实施例中,通过在字线侧壁上的侧墙的亲水性表面上形成疏水性的离子材料层,从而使半导体衬底在后续的湿法清洗工艺过程中,减小所述半导体衬底上字线上受到的表面张力,进而避免了字线因两侧受到的表面张力不同而发生倾斜/弯曲的问题,保证了字线的垂直形貌,改善了NAND闪存存储特性均一性。
进一步的,通过采用原子沉积工艺在字线的侧壁上形成一层厚度较薄的侧墙,从而增大了相邻字线之间的距离,进一步减小了字线两侧受到的表面张力,避免了字线发生倾斜/弯曲的问题。
附图说明
图1是现有的字线结构的剖面结构示意图;
图2是本发明提供的一种NAND闪存的制造方法流程图;
图3a~图3c是本发明一实施例中的一种NAND闪存器件的字线在制造过程中的结构示意图;
其中,附图标记如下:
100-衬底; 110-字线;
120-侧墙; 300-衬底;
310-字线; 320-侧墙;
330-离子材料层; 301-浮栅氧化层;
302-浮栅层; 303-栅间介质层;
304-控制栅层304; 305-硬掩膜层;
101-沟槽; 306-侧墙材料层。
具体实施方式
承如背景技术所述,目前,发明人研究发现,在NAND快闪存储器的制作过程中,需要多次采用湿法清洗工艺去除所述衬底表面上的多余材料。然而,由于在所述湿法清洗工艺中,清洗溶液会使所述字线侧壁上的侧墙的二氧化硅的表面上产生具有亲水性质的羟基;而羟基在刻蚀过程中不易脱离,导致字线两侧受到的表面张力不平衡,进而造成字线侧壁受到表面张力的作用而发生倾斜/弯曲。
为此,本发明提供了一种NAND闪存的制造方法,以实现降低因字线形貌不一致而造成的对NAND闪存存储性能均一性差的目的。
参考图2,图2为本发明实施例提供的一种NAND闪存的制造方法流程图。具体的,所述NAND闪存的制造方法包括以下步骤:
步骤S100,提供一半导体衬底,在所述半导体衬底上形成有字线,所述字线的侧壁上形成有侧墙,所述侧墙的表面为亲水性。
步骤S200,在所述侧墙背向所述字线的表面上形成疏水性的离子材料层。
步骤S300,对包含所述离子材料层的所述半导体衬底进行后续工艺,以形成包含源区、漏区以及位线在内的电学结构,所述后续工艺包含至少一次湿法清洗。
即,在本发明提供的NAND闪存的制造方法中,通过所述侧墙背向所述字线的表面上形成疏水性的离子材料层,从而在后续的湿法清洗工艺过程中,所述半导体衬底上的字线的表面上受到的表面张力降低,进而避免了字线因其两侧受到的表面张力不同而发生倾斜/弯曲的问题,保证了字线的垂直形貌,改善了NAND闪存存储特性均一性。
以下结合附图和具体实施例对本发明提出的改善背照式图像传感器工艺中晶片边缘缺陷的方法作进一步详细说明。根据下面说明,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
图3a~图3c为本发明一实施例中的一种NAND闪存器件的字线在制造过程中的结构示意图。
在步骤S100中,具体参考图3a所示,提供一半导体衬底300,在所述半导体衬底300上形成有字线310,所述字线310的侧壁上形成有侧墙320,所述侧墙320的表面为亲水性。
其中,所述半导体衬底300为后续形成快闪存储器提供工艺平台。在本发明实施例中,所述半导体衬底300用于形成与非闪存(NAND Flash)器件。
本实施例中,所述半导体衬底300为硅衬底。在其他实施例中,所述半导体衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料,所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
进一步的,本发明实施例中还提供了一种在所述半导体衬底300上形成字线310的具体方式,包括如下步骤:
首先,具体参见图3b所示,在所述半导体衬底300上依次形成浮栅氧化层301、浮栅层302、栅间介质层303、控制栅层304和硬掩膜层305。
接着,继续参见图3b所示,刻蚀所述硬掩膜层305、所述控制栅层304、所述栅间介质层303、所述浮栅层302、浮栅氧化层301至所述半导体衬底300,以形成由依次堆叠的所述浮栅氧化层301、所述浮栅层302、所述栅间介质层303、所述控制栅层304组成的字线310,相邻的所述字线310之间形成有沟槽101。
本实施例中,所述浮栅氧化层301用于作为所述浮栅层302与所述衬底300之间的隔绝层,从而在数据存储过程中防止存储于所述浮栅层302内的电子进入所述衬底300,进而减少电子的流失,即所述浮栅氧化层301适于防止存储于所述NAND快闪存储中的数据发生丢失。示例性的,所述浮栅氧化层301的材料为氧化硅。
所述浮栅层302用于在所形成NAND闪存器件中起到存储电子的作用,从而使所述NAND闪存器件起到数据存储的功能。本实施例中,所述浮栅层302的材料为多晶硅。所述浮栅氧化层301用于作为所述浮栅层和所述控制栅层之间的绝缘层。所述栅间介质层303用于隔离所述浮栅层302和所述控制栅层304。
进一步的,具体参见图3c所示,在所述字线310的侧壁上形成侧墙320的步骤,可以包括:
首先,采用原子沉积工艺,在所述硬掩膜层305和所述沟槽101的表面上沉积侧墙材料层306。
接着,刻蚀所述侧墙材料层306,以去除所述沟槽101底面和所述硬掩膜层305顶部上的所述侧墙材料层306,以形成覆盖在所述沟槽101侧壁上的所述侧墙310。
本实施例中,通过原子沉积工艺,在所述硬掩膜层305和所述沟槽101的表面上可以沉积厚度较薄的一层侧墙材料层306,从而使相邻字线310(即存储单元)之间的距离增大,从而使相邻字线310之间的表面张力减弱。
进一步的,所述侧墙320可以为单层结构,其材质为氧化物,例如,所述侧墙320的材质为二氧化硅;示例性的,所述侧墙320的厚度可以为
Figure BDA0002638396940000061
Figure BDA0002638396940000062
可选的方案中,所述侧墙320还可以为由氧化物层和氮化物层依次堆叠而形成的叠层结构(未图示),例如,所述侧墙320的材质可以为二氧化硅和氮化硅,且所述侧墙320背向所述字线310的最外层为氧化物层,例如,二氧化硅层。由于当NAND闪存中的字线的侧墙为叠层结构时,其叠层结构的背向字线的最外层为亲水性的氧化物层,因此,该叠层结构的侧墙在NAND闪存制造的后续的湿法清洗工艺中,清洗溶液会使所述氧化物层的表面上产生具有亲水性质的羟基;而羟基在刻蚀过程中不易脱离,导致字线两侧受力不平衡,进而造成字线侧壁受到表面张力的作用,使字线发生倾斜/弯曲。
在步骤S200中,在所述侧墙320背向所述字线310的表面上形成疏水性的离子材料层330。
本实施例中,通过将字线310侧壁上形成的亲水性的侧墙320的表层转变为疏水性的离子材料层330,从而使半导体衬底300在后续的湿法清洗工艺过程中,所述半导体衬底300上字线310的表面上不会生成羟基,进而避免了字线310两侧受到的表面张力不同,使其发生倾斜/弯曲,以及NAND闪存存储特性均一性差的问题。具体的,在本发明实施例中,在所述侧墙320背向所述字线310的表面上形成疏水性的离子材料层330的步骤可以包括:
对所述侧墙320背向所述字线310的表层进行离子注入,以使得所述侧墙320背向所述字线310的表层转换为疏水性的离子材料层320。其中,所述离子注入的离子可以包括氮离子,即,对所述侧墙320进行渗氮处理,当侧墙320的表层为二氧化硅时,所述离子材料层330的材质为氮氧化硅。由于氮氧化硅为疏水性,在后续的制造工序中,当涉及湿法清洗时,所述氮氧化硅的表面并不会生成羟基,由此达到降低了字线310上受到的表面张力,避免了字线310因其两侧受到的表面张力不同而发生倾斜/弯曲的问题。
可选的方案,在所述侧墙320背向所述字线310的表面上形成疏水性的离子材料层330的步骤还可以包括:在所述半导体衬底300、所述侧墙320和所述字线310的表面上沉积疏水性的离子材料层320。该离子材料层320的材质包括氮化物(例如氮化硅)和/或氮氧化物(例如氮氧化硅)。
可选的方案,在所述侧墙320背向所述字线310的表面上形成疏水性的离子材料层330的步骤还可以包括:在所述半导体衬底300、所述侧墙320和所述字线310的表面上沉积亲水性材料层(未图示),对所述亲水性材料层进行离子注入,以将其转化为疏水性的离子材料层320。该离子材料层320的材质包括氮化物(例如氮化硅)和/或氮氧化物(例如氮氧化硅)。
此外,在本发明实施例中,所述离子材料层330还可以将所述字线310的顶部掩埋在内。
在步骤S300中,对包含所述离子材料层330的所述半导体衬底300进行后续工艺,以形成包含源区、漏区以及位线在内的电学结构(未图示),所述后续工艺包含至少一次湿法清洗。
需要说明的是,膜层表面的洁净度对于获得IC器件高性能和高成品率至关重要,清洗是为了减少沾污,因为沾污会影响器件性能,导致可靠性问题,降低成品率,这就要求在每层的下一步工艺前或下一层前必须进行彻底的清洗。
本实施例中,在对包含所述离子材料层330的所述半导体衬底300进行后续工艺,以形成包含源区、漏区以及位线在内的电学结构的过程中,需要多次利用湿法清洗工艺,对所述半导体衬底300及形成在该衬底上的字线进行清洗,从而去除在形成上述结构过程中产生的多余物质。其中,湿法清洗工艺中采用的清洗溶液可以为水,也可以为酸性溶液,本发明对此不做具体限定。
具体的,在本发明实施例中,对包含所述离子材料层330的所述半导体衬底300进行后续工艺,以形成源区或漏区的步骤可以包括:
首先,对包含所述离子材料层330的所述半导体衬底300进行第一次湿法清洗,以去除器件表面上的杂质或者污染物等;
接着,以所述字线310和所述侧墙320为掩膜,对所述字线310两侧的半导体衬底300进行源漏离子注入,并进行退火处理,以形成源区或漏区;
之后,对具有所述源区或漏区的半导体衬底300进行第二次湿法清洗,以去除源漏离子注入引入的副产物等,为后续工艺提供洁净的工艺表面。
本实施例中,由于字线310的侧墙320的表层状态已经由亲水性转变为疏水性,因此,在NAND闪存的后续工艺中,在对包含所述字线310以及所述侧墙320的所述半导体衬底300进行多次湿法清洗工艺的过程中,所述侧墙320的表面上不会生成羟基,进而避免了字线310两侧受到的表面张力不同,使其发生倾斜/弯曲,以及NAND闪存存储特性均一性差的问题。
此外,基于如上所述的NAND闪存的制造方法,请参考图3C,本发明还提供了一种NAND闪存器件,包括:
半导体衬底300,在所述半导体衬底300上形成有字线310,所述字线310的侧壁上形成有侧墙320;
离子材料层330,至少覆盖在所述侧墙320背向所述字线310的表面上。
综上所述,在本发明实施例中,通过将字线侧壁上形成的亲水性的侧墙转变为疏水性的离子材料层,从而使半导体衬底在后续的湿法清洗工艺过程中,所述半导体衬底上字线的表面上不会生成羟基,进而避免了字线两侧受到的表面张力不同,使其发生倾斜/弯曲,以及NAND闪存存储特性均一性差的问题。
进一步的,通过采用原子沉积工艺在字线的侧壁上形成一层厚度较薄的侧墙,从而增大了相邻字线之间的距离,进而减小了字线两侧受到的表面张力,避免了字线发生倾斜/弯曲的问题。
上述描述仅是对本发明较佳实施例的描述,并非对本发明保护范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于本发明的保护范围。
需要说明的是,虽然本发明已以较佳实施例披露如上,然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言,在不脱离本发明技术方案范围情况下,都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围。
还应当理解的是,除非特别说明或者指出,否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等,而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。本文中的“和/或”的含义是二选一或者二者兼具。
此外还应该认识到,此处描述的术语仅仅用来描述特定实施例,而不是用来限制本发明的范围。必须注意的是,此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准,除非上下文明确表示相反意思。例如,对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述,并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及,词语“或”应该被理解为具有逻辑“或”的定义,而不是逻辑“异或”的定义,除非上下文明确表示相反意思。此外,本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。

Claims (10)

1.一种NAND闪存的制造方法,其特征在于,包括:
提供一半导体衬底,在所述半导体衬底上形成有字线,所述字线的侧壁上形成有侧墙,所述侧墙的表面为亲水性;
在所述侧墙背向所述字线的表面上形成疏水性的离子材料层;
对包含所述离子材料层的所述半导体衬底进行后续工艺,以形成包含源区、漏区以及位线在内的电学结构,所述后续工艺包含至少一次湿法清洗。
2.如权利要求1所述的NAND闪存的制造方法,其特征在于,所述侧墙的厚度为
Figure FDA0002638396930000011
Figure FDA0002638396930000012
3.如权利要求1所述的NAND闪存的制造方法,其特征在于,
在所述侧墙背向所述字线的表面上形成疏水性的离子材料层的步骤包括:
对所述侧墙背向所述字线的表层进行离子注入,以使得所述侧墙背向所述字线的表层转换为疏水性的离子材料层;
或者,在所述侧墙背向所述字线的表面上形成疏水性的离子材料层的步骤包括:在所述半导体衬底、所述侧墙和所述字线的表面上沉积疏水性的离子材料层;
或者,在所述侧墙背向所述字线的表面上形成疏水性的离子材料层的步骤包括:在所述半导体衬底、所述侧墙和所述字线的表面上沉积亲水性材料层,对所述亲水性材料层进行离子注入,以将其转化为疏水性的离子材料层。
4.如权利要求3所述的NAND闪存的制造方法,其特征在于,所述侧墙为单层结构,其材质为氧化物,或者,所述侧墙为由氧化物层和氮化物层依次堆叠而形成的叠层结构,且所述侧墙背向所述字线的最外层为氧化物层。
5.如权利要求1至4中任一项所述的NAND闪存的制造方法,其特征在于,所述离子注入的离子包括氮离子,所述离子材料层的材质包括氮化物和/或氮氧化物。
6.如权利要求5所述的NAND闪存的制造方法,其特征在于,所述离子材料层还将所述字线的顶部掩埋在内。
7.如权利要求1所述的NAND闪存的制造方法,其特征在于,在所述半导体衬底上形成字线的步骤,包括:
在所述半导体衬底上依次形成浮栅氧化层、浮栅层、栅间介质层、控制栅层和硬掩膜层;
刻蚀所述硬掩膜层、所述控制栅层、所述栅间介质层、所述浮栅层、浮栅氧化层至所述半导体衬底,以形成由依次堆叠的所述浮栅氧化层、所述浮栅层、所述栅间介质层、所述控制栅层组成的字线,相邻的所述字线之间形成有沟槽。
8.如权利要求7所述的NAND闪存的制造方法,其特征在于,在所述字线的侧壁上形成侧墙的步骤,包括:
采用原子沉积工艺,在所述硬掩膜层和所述沟槽的表面上沉积侧墙材料层;
刻蚀所述侧墙材料层,以去除所述沟槽底面和所述硬掩膜层顶部上的所述侧墙材料层,以形成覆盖在所述沟槽侧壁上的所述侧墙。
9.如权利要求1所述的NAND闪存的制造方法,其特征在于,对包含所述离子材料层的所述半导体衬底进行后续工艺,以形成源区或漏区的步骤包括:
对包含所述离子材料层的所述半导体衬底进行第一次湿法清洗;
以所述字线和所述侧墙为掩膜,对所述字线两侧的半导体衬底进行源漏离子注入,并进行退火处理,以形成源区或漏区;
对具有所述源区或漏区的半导体衬底进行第二次湿法清洗。
10.一种采用权利要求1至9中任一项所述的NAND闪存器件,其特征在于,包括:
半导体衬底,在所述半导体衬底上形成有字线,所述字线的侧壁上形成有侧墙;
离子材料层,至少覆盖在所述侧墙背向所述字线的表面上。
CN202010832199.XA 2020-08-18 2020-08-18 Nand闪存器件及其制造方法 Pending CN111834368A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010832199.XA CN111834368A (zh) 2020-08-18 2020-08-18 Nand闪存器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010832199.XA CN111834368A (zh) 2020-08-18 2020-08-18 Nand闪存器件及其制造方法

Publications (1)

Publication Number Publication Date
CN111834368A true CN111834368A (zh) 2020-10-27

Family

ID=72918667

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010832199.XA Pending CN111834368A (zh) 2020-08-18 2020-08-18 Nand闪存器件及其制造方法

Country Status (1)

Country Link
CN (1) CN111834368A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113517291A (zh) * 2021-04-19 2021-10-19 长鑫存储技术有限公司 半导体结构及其形成方法
WO2023000465A1 (zh) * 2021-07-20 2023-01-26 长鑫存储技术有限公司 半导体结构的处理方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140037858A1 (en) * 2012-07-31 2014-02-06 Varian Semiconductor Equipment Associates, Inc. Anisotropic surface energy modulation by ion implantation
CN106653758A (zh) * 2015-10-28 2017-05-10 中芯国际集成电路制造(上海)有限公司 快闪存储器的制作方法
CN107634061A (zh) * 2016-07-18 2018-01-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US20200006127A1 (en) * 2018-06-29 2020-01-02 Taiwan Semiconductor Manuracturing Co., Ltd. Semiconductor Structure with Material Modification and Low Resistance Plug
CN110838449A (zh) * 2019-11-19 2020-02-25 上海华力集成电路制造有限公司 鳍体的制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140037858A1 (en) * 2012-07-31 2014-02-06 Varian Semiconductor Equipment Associates, Inc. Anisotropic surface energy modulation by ion implantation
CN106653758A (zh) * 2015-10-28 2017-05-10 中芯国际集成电路制造(上海)有限公司 快闪存储器的制作方法
CN107634061A (zh) * 2016-07-18 2018-01-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US20200006127A1 (en) * 2018-06-29 2020-01-02 Taiwan Semiconductor Manuracturing Co., Ltd. Semiconductor Structure with Material Modification and Low Resistance Plug
CN110838449A (zh) * 2019-11-19 2020-02-25 上海华力集成电路制造有限公司 鳍体的制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113517291A (zh) * 2021-04-19 2021-10-19 长鑫存储技术有限公司 半导体结构及其形成方法
CN113517291B (zh) * 2021-04-19 2023-08-29 长鑫存储技术有限公司 半导体结构及其形成方法
WO2023000465A1 (zh) * 2021-07-20 2023-01-26 长鑫存储技术有限公司 半导体结构的处理方法

Similar Documents

Publication Publication Date Title
US8951865B2 (en) Memory arrays where a distance between adjacent memory cells at one end of a substantially vertical portion is greater than a distance between adjacent memory cells at an opposing end of the substantially vertical portion and formation thereof
US8450789B2 (en) Memory array with an air gap between memory cells and the formation thereof
US9397210B2 (en) Forming air gaps in memory arrays and memory arrays with air gaps thus formed
CN102956554B (zh) 嵌入逻辑电路的分离栅极式快闪存储器及其制作方法
KR20090132886A (ko) 불휘발성 메모리 소자 및 그 제조방법
US20070034929A1 (en) Flash memory device and method of manufacturing the same
US8569828B2 (en) Nonvolatile semiconductor storage device and method of manufacture thereof
US7351630B2 (en) Method of manufacturing flash memory device
CN111834368A (zh) Nand闪存器件及其制造方法
JP2010219517A (ja) 不揮発性半導体記憶装置及びその製造方法
US20110101441A1 (en) Select gates for memory
KR20070002744A (ko) 반도체 소자의 제조방법
US9252150B1 (en) High endurance non-volatile memory cell
US7829936B2 (en) Split charge storage node inner spacer process
US20070052008A1 (en) Memory structure with high coupling ratio
US7572697B2 (en) Method of manufacturing flash memory device
US20100317157A1 (en) Cell array of semiconductor memory device and a method of forming the same
US20140159132A1 (en) Memory arrays with air gaps between conductors and the formation thereof
US20190043877A1 (en) Non-volatile memory device with reduced distance between control gate electrode and selecting gate electrode and manufacturing method thereof
CN109638016B (zh) 快闪存储器及其形成方法
KR100607329B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR100853790B1 (ko) 플래시 메모리 소자 및 그 제조 방법
US6723603B2 (en) Method of utilizing fabrication process of poly-Si spacer to build flash memory with 2bit/cell
CN107359163B (zh) 存储单元的制备方法
CN112242399A (zh) Nand闪存器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination