CN110838449A - 鳍体的制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 title claims description 50
- 230000002209 hydrophobic effect Effects 0.000 claims abstract description 28
- 238000004140 cleaning Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 238000001312 dry etching Methods 0.000 claims abstract description 9
- 229920000642 polymer Polymers 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 85
- 239000012792 core layer Substances 0.000 claims description 35
- 150000004767 nitrides Chemical class 0.000 claims description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 12
- 229910052760 oxygen Inorganic materials 0.000 claims description 12
- 239000001301 oxygen Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 239000007788 liquid Substances 0.000 claims description 7
- 238000001035 drying Methods 0.000 claims description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical group [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000007789 gas Substances 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000003667 anti-reflective effect Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000008367 deionised water Substances 0.000 description 2
- 229910021641 deionized water Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
本发明公开了一种鳍体的制造方法,包括步骤:步骤一、提供半导体衬底,定义出鳍体的形成区域;第二、对半导体衬底进行干法刻蚀形成多个鳍体,各鳍体之间为浅沟槽;步骤三、进行疏水处理使所述浅沟槽内侧表面具有合适的亲水疏水状态;步骤四、对浅沟槽的表面进行清洗,以去除鳍体的干法刻蚀中所产生的聚合物;清洗完成后进行烘烤。本发明能减少对鳍体产生的表面张力,从而能防止鳍体产生粘连或倒塌。
Description
技术领域
本发明涉及一种半导体集成电路的制造方法,特别是涉及一种鳍体的制造方法。
背景技术
随着半导体制程技术的发展,栅极宽度不断缩小,传统平面CMOS器件已经不能满足器件的需求,譬如对于短沟道效应的控制。对于20nm以下的技术节点,鳍式晶体管(FinFET)结构具有更好的电学性能。然而,FinFET制造工艺还存在很多难点,如鳍式晶体管中的鳍体(Fin)的制作工艺中对于fin的线宽(CD),fin的高度(height)以及高深宽比的浅沟槽的刻蚀和填充的控制等等。
现有FinFET的制造工艺中,制造Fin的循环工艺(loop)生产技术为自对准两次成型技术(self-aligned double patterning,SADP),如图1A至图1G所示,是现有鳍体的制造方法各步骤中的器件剖面结构示意图。现有鳍体的制造方法包括如下步骤:
步骤一、如图1A所示,提供半导体衬底1,定义出鳍体1a的形成区域。
通常,所述半导体衬底1为硅衬底。
所述鳍体1a用于形成鳍式晶体管。所述鳍式晶体管的工艺节点为22nm以下。对于较小的工艺节点,通常采用自对准两次成型技术来实现所述鳍体1a的形成区域的定义,包括如下分步骤:
步骤11、如图1A所示,在所述半导体衬底1表面依次形成垫氧化层2,硬质掩膜层3,缓冲层4、核心(Core)层5、抗反射层6和光刻胶7。
所述硬质掩膜层3的材料包括氧化层或氮化层。
所述缓冲层4的材料包括氧化层或氮化层。
所述核心层5为碳基或多晶硅基核心层5。
所述抗反射层6包括介质抗反射层(DARC)和底部抗反射层(BARC)。
步骤12、如图1B所示,进行光刻形成光刻胶7图形。
步骤13、如图1C所示,以所述光刻胶7图形为掩膜依次对所述抗反射层6和所述核心层5进行刻蚀形成所述核心层5图形,所述核心层5图形由多个条形结构组成;之后去除所述光刻胶7图形和所述抗反射层6。
步骤14、如图1D所示,在所述核心层5图形的条形结构的侧面形成侧墙。通常,所述侧墙的采用为氮化层,通过淀积形成氮化层8,之后对氮化层8进行全面刻蚀工艺自对准在所述核心层5图形的条形结构的侧面形成所述侧墙。
步骤15、去除所述核心层5图形,由剩余的所述侧墙定义出鳍体1a的形成区域。
第二、如图1E所示,以所述侧墙为掩膜依次对所述缓冲层4、所述硬质掩膜层3、所述垫氧化层2和所述半导体衬底1层进行刻蚀形成多个所述鳍体1a,各所述鳍体1a之间为浅沟槽9。
步骤三、如图1F所示,对所述浅沟槽9的表面进行清洗,以去除所述鳍体1a的干法刻蚀中所产生的聚合物。通常,在所述鳍体1a刻蚀完成之后,在所述浅沟槽9的表面会残留一层氧化层如二氧化硅,而二氧化硅为亲水性材料。由图1F可以看出,在清洗过程中,清洗液如去离子水10的表面和所述浅沟槽9的侧面的接触面夹角小于90度,所述清洗液10的表面会下凹,如标记101所示。
如图1G所示,清洗完成后进行烘烤。由于,所述清洗液10的表面会下凹,这会对所述鳍体1a产生较大的拉应力,拉应力如标记102所示。在拉应力的作用下所述鳍体1a容易产生粘连或倒塌。
烘烤工艺完成之后,后续会在所述浅沟槽中填充氧化层形成浅沟槽隔离(STI)结构。由于现有方法会使得烘干过程中相邻fin很容易发生粘合,从而对后续的浅沟槽的填充(filling)过程造成比较大的挑战。这种情况在CD小的结构中更加明显,譬如,由于在工艺过程中如果对核心区域尺寸或沉积的侧墙厚度尺寸控制不好,很容易出现步进行走(pitchwalking)现象,这种情况下会造成相邻fin CD不同,且相邻浅沟槽深浅不同,因此更容易出现fin结构的粘连或倒塌。
发明内容
本发明所要解决的技术问题是提供一种鳍体的制造方法,能避免鳍体出现互相粘连或倒塌。
为解决上述技术问题,本发明提供的鳍体的制造方法包括如下步骤:
步骤一、提供半导体衬底,定义出鳍体的形成区域。
第二、对所述半导体衬底进行干法刻蚀形成多个所述鳍体,各所述鳍体之间为浅沟槽。
步骤三、进行疏水处理使所述浅沟槽内侧表面具有合适的亲水疏水状态,所述合适的亲水疏水状态保证将在后续湿法清洗完成之后进行烘干过程对所述鳍体产生的表面张力减少到能防止所述鳍体产生粘连或倒塌的大小。
步骤四、对所述浅沟槽的表面进行清洗,以去除所述鳍体的干法刻蚀中所产生的聚合物;清洗完成后进行烘烤。
进一步的改进是,步骤一中,所述半导体衬底为硅衬底。
进一步的改进是,步骤三中所述疏水处理为等离子体疏水处理。
进一步的改进是,所述等离子体疏水处理的工艺气体包括:N2,He,H2,CO2,Ar。
进一步的改进是,所述合适的亲水疏水状态为使所述浅沟槽的表面和步骤四中的清洗液的接触角为90°±10°。
进一步的改进是,所述鳍体用于形成鳍式晶体管。
进一步的改进是,所述鳍式晶体管的工艺节点为22nm以下。
进一步的改进是,步骤一包括如下分步骤:
步骤11、在所述半导体衬底表面依次形成垫氧化层,硬质掩膜层,缓冲层、核心层、抗反射层和光刻胶。
步骤12、进行光刻形成光刻胶图形。
步骤13、以所述光刻胶图形为掩膜依次对所述抗反射层和所述核心层进行刻蚀形成所述核心层图形,所述核心层图形由多个条形结构组成;之后去除所述光刻胶图形和所述抗反射层。
步骤14、在所述核心层图形的条形结构的侧面形成侧墙。
步骤15、去除所述核心层图形,由剩余的所述侧墙定义出鳍体的形成区域。
在之后的步骤二中,以所述侧墙为掩膜依次对所述缓冲层、所述硬质掩膜层、所述垫氧化层和所述半导体衬底层进行刻蚀形成所述鳍体。
进一步的改进是,步骤14中所述侧墙的采用为氮化层,通过淀积加全面刻蚀工艺自对准在所述核心层图形的条形结构的侧面形成所述侧墙。
进一步的改进是,所述硬质掩膜层的材料包括氧化层或氮化层。
进一步的改进是,所述缓冲层的材料包括氧化层或氮化层。
进一步的改进是,所述核心层为碳基或多晶硅基核心层。
进一步的改进是,所述抗反射层包括介质抗反射层和底部抗反射层。
进一步的改进是,步骤四之后,还包括步骤:
在所述浅沟槽中填充场氧。
所述场氧进行回刻使所述场氧的顶部表面低于所述鳍体的顶部表面,使所述鳍体突出在所述场氧的上方。
进一步的改进是,还包括步骤:
在突出于所述场氧上方的所述鳍体上形成栅极结构,在所述栅极结构两侧的所述鳍体中形成源区和漏区。
本发明通过在鳍体干法刻蚀完成之后以及进行浅沟槽的清洗之前,进行疏水处理使所述浅沟槽内侧表面具有合适的亲水疏水状态,这样在浅沟槽清洗完成之后,进行烘干的过程中,能减少对鳍体产生的表面张力,从而能防止鳍体产生粘连或倒塌。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明:
图1A-图1G是现有鳍体的制造方法各步骤中的器件剖面结构示意图;
图2是本发明实施例鳍体的制造方法的流程图;
图3A-图3H是本发明实施例鳍体的制造方法各步骤中的器件剖面结构示意图。
具体实施方式
如图2所示,是本发明实施例鳍体的制造方法的流程图;如图3A至图3H所示,是本发明实施例鳍体的制造方法各步骤中的器件剖面结构示意图。本发明实施例鳍体的制造方法包括如下步骤:
步骤一、如图3A所示,提供半导体衬底1,定义出鳍体1a的形成区域。
所述半导体衬底1为硅衬底。
本发明实施例中,所述鳍体1a用于形成鳍式晶体管。所述鳍式晶体管的工艺节点为22nm以下。对于较小的工艺节点,通常采用自对准两次成型技术来实现所述鳍体1a的形成区域的定义,包括如下分步骤:
步骤11、如图3A所示,在所述半导体衬底1表面依次形成垫氧化层2,硬质掩膜层3,缓冲层4、核心层5、抗反射层6和光刻胶7。
所述硬质掩膜层3的材料包括氧化层或氮化层。
所述缓冲层4的材料包括氧化层或氮化层。
所述核心层5为碳基或多晶硅基核心层5。
所述抗反射层6包括介质抗反射层和底部抗反射层。
步骤12、如图3B所示,进行光刻形成光刻胶7图形。
步骤13、如图3C所示,以所述光刻胶7图形为掩膜依次对所述抗反射层6和所述核心层5进行刻蚀形成所述核心层5图形,所述核心层5图形由多个条形结构组成;之后去除所述光刻胶7图形和所述抗反射层6。
步骤14、如图3D所示,在所述核心层5图形的条形结构的侧面形成侧墙。通常,所述侧墙的采用为氮化层,通过淀积形成氮化层8,之后对氮化层8进行全面刻蚀工艺自对准在所述核心层5图形的条形结构的侧面形成所述侧墙。
步骤15、去除所述核心层5图形,由剩余的所述侧墙定义出鳍体1a的形成区域。
第二、如图3E所示,对所述半导体衬底1进行干法刻蚀形成多个所述鳍体1a,各所述鳍体1a之间为浅沟槽9。本发明实施例中是以所述侧墙为掩膜依次对所述缓冲层4、所述硬质掩膜层3、所述垫氧化层2和所述半导体衬底1层进行刻蚀形成所述鳍体1a。
步骤三、如图3F所示,进行疏水处理使所述浅沟槽9内侧表面具有合适的亲水疏水状态,所述合适的亲水疏水状态保证将在后续湿法清洗完成之后进行烘干过程对所述鳍体1a产生的表面张力减少到能防止所述鳍体1a产生粘连或倒塌的大小。
更优选择为,如后续清洗步骤中对应的图3G所示,所述合适的亲水疏水状态为使所述浅沟槽9的表面和步骤四中的清洗液10的接触角为90°±10°。标记202对应于清洗液10的表面,可以看出,清洗液10和所述浅沟槽9的侧面的接触角接近90度,故清洗液10对所述鳍体1a产生张力会大大降低,并能防止所述鳍体1a产生粘连或倒塌。
所述疏水处理为等离子体疏水处理,等离子体如标记201对应的椭圆形所示。
所述等离子体疏水处理的工艺气体包括:N2,He,H2,CO2,Ar。
步骤四、如图3G所示,对所述浅沟槽9的表面进行清洗,以去除所述鳍体1a的干法刻蚀中所产生的聚合物。可以看出,在清洗过程中,清洗液如去离子水10的表面和所述浅沟槽9的侧面的接触面为垂直结构,如标记202所示。
如图3H所示,清洗完成后进行烘烤。由于,本发明实施例对所述浅沟槽9的表面的亲水疏水状态进行了特别的设置,设置后形成的所述合适的亲水疏水状态能使所述浅沟槽9的表面和所述清洗液10的接触角为90°±10°,故所述浅沟槽9的表面和所述清洗液10之间的接触角能防止出现对所述鳍体1a产生拉应力,也就能防止所述鳍体1a在粘连或倒塌。
步骤四之后,还包括步骤:
在所述浅沟槽9中填充场氧。
所述场氧进行回刻使所述场氧的顶部表面低于所述鳍体1a的顶部表面,使所述鳍体1a突出在所述场氧的上方。
在突出于所述场氧上方的所述鳍体1a上形成栅极结构,在所述栅极结构两侧的所述鳍体1a中形成源区和漏区。
本发明实施例通过在鳍体1a干法刻蚀完成之后以及进行浅沟槽9的清洗之前,进行疏水处理使所述浅沟槽9内侧表面具有合适的亲水疏水状态,这样在浅沟槽9清洗完成之后,进行烘干的过程中,能减少对鳍体1a产生的表面张力,从而能防止鳍体1a产生粘连或倒塌。
以上通过具体实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。
Claims (15)
1.一种鳍体的制造方法,其特征在于,包括如下步骤:
步骤一、提供半导体衬底,定义出鳍体的形成区域;
第二、对所述半导体衬底进行干法刻蚀形成多个所述鳍体,各所述鳍体之间为浅沟槽;
步骤三、进行疏水处理使所述浅沟槽内侧表面具有合适的亲水疏水状态,所述合适的亲水疏水状态保证将在后续湿法清洗完成之后进行烘干过程对所述鳍体产生的表面张力减少到能防止所述鳍体产生粘连或倒塌的大小;
步骤四、对所述浅沟槽的表面进行清洗,以去除所述鳍体的干法刻蚀中所产生的聚合物;清洗完成后进行烘烤。
2.如权利要求1所述的鳍体的制造方法,其特征在于:步骤一中,所述半导体衬底为硅衬底。
3.如权利要求2所述的鳍体的制造方法,其特征在于:步骤三中所述疏水处理为等离子体疏水处理。
4.如权利要求3所述的鳍体的制造方法,其特征在于:所述等离子体疏水处理的工艺气体包括:N2,He,H2,CO2,Ar。
5.如权利要求3所述的鳍体的制造方法,其特征在于:所述合适的亲水疏水状态为使所述浅沟槽的表面和步骤四中的清洗液的接触角为90°±10°。
6.如权利要求1所述的鳍体的制造方法,其特征在于:所述鳍体用于形成鳍式晶体管。
7.如权利要求6所述的鳍体的制造方法,其特征在于:所述鳍式晶体管的工艺节点为22nm以下。
8.如权利要求7所述的鳍体的制造方法,其特征在于:步骤一包括如下分步骤:
步骤11、在所述半导体衬底表面依次形成垫氧化层,硬质掩膜层,缓冲层、核心层、抗反射层和光刻胶;
步骤12、进行光刻形成光刻胶图形;
步骤13、以所述光刻胶图形为掩膜依次对所述抗反射层和所述核心层进行刻蚀形成所述核心层图形,所述核心层图形由多个条形结构组成;之后去除所述光刻胶图形和所述抗反射层;
步骤14、在所述核心层图形的条形结构的侧面形成侧墙;
步骤15、去除所述核心层图形,由剩余的所述侧墙定义出鳍体的形成区域;
在之后的步骤二中,以所述侧墙为掩膜依次对所述缓冲层、所述硬质掩膜层、所述垫氧化层和所述半导体衬底层进行刻蚀形成所述鳍体。
9.如权利要求8所述的鳍体的制造方法,其特征在于:步骤14中所述侧墙的采用为氮化层,通过淀积加全面刻蚀工艺自对准在所述核心层图形的条形结构的侧面形成所述侧墙。
10.如权利要求8所述的鳍体的制造方法,其特征在于:所述硬质掩膜层的材料包括氧化层或氮化层。
11.如权利要求8所述的鳍体的制造方法,其特征在于:所述缓冲层的材料包括氧化层或氮化层。
12.如权利要求8所述的鳍体的制造方法,其特征在于:所述核心层为碳基或多晶硅基核心层。
13.如权利要求8所述的鳍体的制造方法,其特征在于:所述抗反射层包括介质抗反射层和底部抗反射层。
14.如权利要求6所述的鳍体的制造方法,其特征在于:步骤四之后,还包括步骤:
在所述浅沟槽中填充场氧;
所述场氧进行回刻使所述场氧的顶部表面低于所述鳍体的顶部表面,使所述鳍体突出在所述场氧的上方。
15.如权利要求14所述的鳍体的制造方法,其特征在于:还包括步骤:
在突出于所述场氧上方的所述鳍体上形成栅极结构,在所述栅极结构两侧的所述鳍体中形成源区和漏区。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201911133315.2A CN110838449A (zh) | 2019-11-19 | 2019-11-19 | 鳍体的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201911133315.2A CN110838449A (zh) | 2019-11-19 | 2019-11-19 | 鳍体的制造方法 |
Publications (1)
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---|---|
CN110838449A true CN110838449A (zh) | 2020-02-25 |
Family
ID=69576650
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201911133315.2A Pending CN110838449A (zh) | 2019-11-19 | 2019-11-19 | 鳍体的制造方法 |
Country Status (1)
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