KR20150101398A - 기판 내 반도체 장치의 핀 구조체 제조방법 - Google Patents

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사팍 사얀
민수 김
도니 파넬
로엘 그로나이드
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Abstract

a method for producing fin structures, using dsa lithographic patterning, in an area of a semiconductor substrate, comprising: - providing a semiconductor substrate covered with a shallow trench isolation (sti) layer stack on a side thereof; - defining a fin area on that side of the substrate, wherein said fin structures will be produced, by performing a lithographic patterning step other than dsa; and - thereafter, producing said fin structures in the semiconductor substrate within said fin area according to a predetermined fin pattern using dsa lithographic patterning; and associated semiconductor structures.

Description

기판 내 반도체 장치의 핀 구조체 제조방법{A METHOD FOR PRODUCING FIN STRUCTURES OF A SEMICONDUCTOR DEVICE IN A SUBSTRATE}
본 발명은 반도체 가공 분야에 관한 것이다. 구체적으로, 본 발명은 기판 내에 반도체 장치의 핀 구조체를 제조하는 방법에 관한 것이다.
종래 기술에서, 상이한 기술은, 예를 들면, 핀펫 형태의 반도체 장치로서 반도체 장치의 핀 구조체를 정의하기 위해 사용된다.
핀펫 장치의 핀 구조체(소위 채널)의 치수 및 피치는 ITRS 로드맵을 따르며 점점 작아진다. 종래에, 10 nm의 핀 피치(technology Node 10)는 반도체 가공 선진 기술에 의해 달성될 수 있다.
이러한 기술 중 하나는 자체 배열 이중 패터닝(SADP) 기술로서 공지된다. 이러한 기술은 더미 코어 구조체의 형성을 포함하고, 이러한 더미 코어 구조체의 측벽에는 스페이서 재료에 의해, 더미 코어 구조체를 둘러싸는 좁은 스페이스 구조체가 형성되는 것으로 예상된다. 그 다음에, 더미 코어 구조체가 제거된 후, 그 단부를 제거함으로써 스페이서 구조체가 분리되고, 리소그래피 단계(소위 "절단 리소그래피 단계")에 의해 패터닝된다. 이어서, 핀펫 장치용 기판 내에 좁은 트랜치에 의해 분리되는 핀 구조체를 정의하기 위해, 잔류하는 고정밀 패터닝 스페이서 구조체가 하층 기판을 에칭하기 위한 마스크로서 사용된다.
당업자는, 10 nm 보다 작은, 예를 7 nm(technology Node 7, N7)의 핀 피치에 결합하는 더 정밀한 피치에 대해, 핀 구조체를 정의하기 위해 EUV 리소그래피가 사용되지 않는 경우 SDAP 기술에는 제약이 있다.
EUV 리소그래피 기술은 유력한 해결책인 것으로 고려되지만, 대용량 제조를 위한 EUV 리소그래피 기술은, 종래의 전원 장치 전력 및 EUV 마스크 하부구조의 제약으로 인해 EUV 리소그래피 기술의 도입 시기가 불확실하다. 따라서, N10보다 작은 기술 노드에 SADP를 사용하는 것은 바람직하지 않다.
또한, 유도 자체 조립 (Directed Self Assembly, DSA)과 같은 새로운 기술은 종래의 리소그래피 기술에 의해서 가능한 핀 구조체보다 작은 핀 구조체를 형성하기 위해 사용될 수 있다.
DSA는 10 nm 노드를 초과한 CMOS 집적 회로 패터닝을 위한 잠재적인 방법인 것으로 나타난다. 당업자는, CMOS 내에 이러한 기술이 적용되는 경우에 다양한 단점이 있는 것을 알 수 있고, 이들은 하기에 기재될 것이다.
따라서, 반도체 장치의 핀 구조체, 특히 10 nm 미만의 핀 피치를 갖는 장치를 제조하기 위한 또 다른 기술이 요구된다(기술 노드 10, N10).
본 개시 내용의 목적은, 최신 기술에 존재하는 문제를 해결하는 반도체 기판의 영역 내에서 DSA 리소그래피 패터닝을 사용하여 핀 구조체를 제조하는 방법을 제공하는 것이다.
또 다른 목적은 상기 방법에 관련된 반도체 구조체를 제공하는 것이다.
이러한 목적은 본 개시 내용에 따라 독립항의 기술적인 특징을 나타내는 방법 및 반도체 구조체를 이용해서 달성된다.
본 개시 내용의 제1형태에서, 반도체 기판 영역에서 DSA 리소그래피 패터닝을 사용하여 핀 구조체를 제조하는 방법이 개시되어 있고, 이 방법은,
- 얕은 트렌치 분리층 스택으로 커버된 반도체 기판을, 예를 들면, 주요 표면 상에서 기판의 일측 상에 제공하는 단계;
- DSA 이외의 리소그래피 패터닝 단계를 실시해서 핀 구조체를 생산하도록, 기판의 일측 상의 핀 영역을 정의하는 단계; 및
- DSA 리소그래피 패터닝을 사용하여 소정의 핀 패턴에 따라 핀 영역 내에 반도체 기판 내에서 핀 구조체를 제조하는 단계;
를 포함한다.
반도체 기판은, 예를 들면, 실리콘 기판, SOI 및 III/V 족 및 임의의 IV족 기판 (예를 들면, 게르마늄 기판)일 수 있다.
유도 자체 조립 리소그래피 패터닝은 최신 리소그래피 기술이고, 마스크층은 유도 자체 조립 공정에 의해 제조된다. DSA 리소그래피 패터닝은 DSA층 스택을 사용해서 수행될 수 있다. DSA층 스택은 프리마스크 패턴(예를 들면, 단면 폴리스티렌 (X-PS) 패턴, 예를 들면, 박리 구조체), 평탄화 중성 브러시 층(NUL) 및 자체 조직 블록 공중합체(BCP)층(예를 들면, PS-b-PMMA의 디-블록 코폴리머)를 포함하거나 이들로 구성된다. 표면 상에 프리마스크층(예를 들면, x-PS층)이 증착되고, 포토레지스트 및 결합 리소그래피 단계를 사용해서 패터닝된다. 이어서, 포토레지스트층이 패터닝된다. 그 다음에, 패터닝된 포토레지스트층의 구조체가 조정된다. 그 다음에, 조정된 포토레지스트 구조체를 사용해서 프리마스크층을 패터닝하고, 프리마스크 패턴을 형성한다. 중성층의 스핀 코팅은 프리마스크 패턴 사이의 공간을 채우고, 평면을 형성하고, 그 다음에 베이킹 및 세정 단계를 수행한다. 그 다음에, BCP층은 스핀 코팅되고 어닐링되어 프리마스크 패턴에 따라 폴리머 성분의 자체 조직을 형성함으로써, 예를 들면, BCP의 PS 성분이 x-PS 프리마스크 패턴에 따라 배열한다. 예를 들면, PMMA 성분을 선택적 에칭함으로써 폴리머 성분 중 하나를 제거한 후, 패턴이 하층으로 이동될 준비가 된다.
얕은 트렌치 분리층 스택이 당업자에게 공지된다. 이러한 스택은, 예를 들면, 실리콘 질화물, 실리콘 질화물 및 패드 옥사이드, SiO2를 포함할 수 있다.
DSA 이외의 리소그래피 패터닝 단계는, 예를 들면, 193nm 또는 193nm 액침, EUV 단일 패터닝, SADP (자체 배열 3중 패터닝), SAQP (자체 배열 4중 패터닝), SATP (자체 배열 3중 패터닝) 등을 포함한다.
핀 영역을 정의하는 단계는 직접적 또는 간접적일 수 있는 것을 알 수 있다. 직접적인 정의 단계는 제1형태의 실시형태에 상응하고, 실제로 핀 구조체를 에칭하기 전 단계에서 반도체 기판 내의 에칭을 포함한다. 제2형태의 실시형태에 의해 구현되는 핀 영역의 간접적인 정의 단계는 반도체 기판에 배치되는 하드 마스크층 내에 핀 영역을 정의하는 단계를 포함한다.
제1형태의 실시형태에 따르면, 핀 영역을 정의하는 단계는,
- 얕은 트렌치 분리층 스택 상에 패터닝된 포토레지스트층을 제공하는 단계;
- 패터닝된 포토레지스트층 아래에 위치되는, 반도체 기판으로부터 돌출하는 횡측 측벽에 의해 반도체 기판 내의 핀 영역을 물리적으로 정의하기 위해, STI층 스택 및 기판 내에 플라즈마 에칭하는 단계;
를 포함한다.
바람직한 실시형태에 따르면, 패터닝된 포토레지스트층을 제공하는 단계는,
- 얕은 트렌치 분리층 스택 상에 포토레지스트층을 제공하는 단계;
- 포토레지스트층을 패터닝하는 단계;
를 포함한다.
바람직한 실시형태에 따르면, 방법은,
- STI층 스택으로부터 패터닝된 포토레지스트층을 선택적으로 제거하는 단계;
- 적어도 횡측 측벽에 임베딩된 충진층을 제공하는 단계;
- 충진층의 과잉의 물질을 제거해서 STI층 스택을 노출하고 평탄화된 표면에 도달하도록, 충진층 상에 표면 평탄화 단계를 수행하는 단계;
- 평탄화된 표면 상에 하드 마스크층을 제공하는 단계;
- 하드 마스크층 상에 DSA층 스택을 제공하는 단계;
- DSA층 스택을 스트라이프 패턴으로 패터닝하는 단계;
- 트렌치에 의해 분리되는 핀 구조체를 정의하기 위해, 스트라이프 패턴의 스트라이프 사이의 하드 마스크층, STI층 스택 및 기판을 에칭하는 단계;
- 트렌치를 제2충진층으로 충진하는 단계;
- 제2충진층의 과잉의 물질을 제거해서 STI층 스택을 노출하고 평탄화된 표면에 도달하도록, 제2충진층 상에 표면 평탄화 단계를 수행하는 단계;
를 포함한다.
바람직한 실시형태에 따르면, 포토레지스트층을 패터닝하는 단계는, 배열 형상에 상응하는 포토레지스트층을 패터닝하는 단계를 더 포함하고, 기판 내에 플라즈마 에칭 단계는 기판 내에서 배열 형상을 제조하는 단계를 포함한다.
제2유형의 바람직한 실시형태에 따르면, 이 방법은,
- 평면 충진층 상에 DSA층 스택을 제공하고, 스트라이프 패턴으로 패터닝하는 단계;
- 평면 충진층 및 하드 마스크층을 DSA 리소그래피 패터닝을 사용하여 스트라이프 패턴으로 패터닝하는 단계;
- 트렌치에 의해 분리되는 핀 구조체를 정의하기 위해, 패터닝된 하드 마스크층의 스트라이프 패턴의 스트라이프 사이의 STI)층 스택 및 기판을 에칭하는 단계;
- 트렌치를 제2충진층으로 충진하는 단계;
- 제2충진층의 과잉의 물질을 제거해서 STI층 스택을 노출하고 평탄화 표면에 도달하도록, 제2충진층 상에 표면 평탄화 단계를 수행하는 단계;
를 포함한다.
바람직한 실시형태에 따르면, 패터닝된 하드 마스크층을 제공하는 단계는 배열 형상에 상응하는 패턴에 따라 하드 마스크층을 패터닝하는 단계를 더 포함한다.
바람직한 실시형태에 따르면, 하드 마스크층은 상이한 서브층을 포함하고, 상이한 서브층을 패터닝하는 단계는 서브층의 최하층을 제거하지 않고 하나 이상의 서브층만을 제거하는 단계를 포함한다.
바람직한 실시형태에 따르면, 하드 마스크층은 SiO2 서브층, 그 위의 실리콘 질화물(예를 들면, Si3N4) 서브층, 그 위의 APF(Advanced Patterning film) 서브층, 및 그 위의 SiOC 서브층의 층 스택을 포함하고, 하드 마스크층을 패터닝하는 단계는 핀 영역 내에 SiOC 서브층 및 APF 서브층만을 제거하는 단계를 포함하고, 핀 영역 외측에 실리콘 질화물층을 제거한다. 그 다음에, 핀 영역 내에는, 실리콘 질화물 서브층 및 SiO2 서브층이 존재하고, 핀 영역의 외측에는 SiO2 서브층만 존재한다.
바람직한 실시형태에 따르면, 하드 마스크층은 SiO2 서브층, 그 위의 실리콘 질화물 서브층, 그 위의 APF 서브층, 및 그 위의 SiOC 서브층의 층 스택을 포함하고, 하드 마스크층을 패터닝하는 단계는,
- 상기 핀 영역 외측의 상기 SiOC 서브층 및 상기 APF서브층을 제거하는 단계;
- 상기 핀 영역 내의 상기 SiOC 서브층을 제거하고 상기 핀 영역 외측의 상기 실리콘 질화물 서브층을 제거하는 단계; 및
- 상기 핀 영역 내의 상기 APF 서브층을 제거하는 단계;
를 포함한다.
제1유형 및 제2유형의 실시형태에 따르는 방법은 10 nm 미만의 피치를 갖는 일련의 핀 구조체를 제조하기 위해 바람직하게 수행되고/수행될 수 있다.
본 발명의 제2형태에서,
- 얕은 트렌치 분리층 스택을 일측 상에 포함하는 반도체 기판;
- 얕은 트렌치 분리층 스택의 일부를 포함하고 횡측 측벽을 포함하는, 반도체 기판으로부터 돌출하는 반도체 기판 내의 핀 영역;
- 충진 영역 및 핀 영역이 상기 일반적인 평면 표면, 예를 들면, 전면 상에서 접촉하도록, 적어도 핀 영역의 횡측 측벽을 임베딩하는 충진층; 및
- 적어도 핀 영역 내에서 확장되고 스트라이프 패턴을 포함하는, 일반적인 평면 표면 상의 패터닝된 하드 마스크층;
을 포함하는 반도체 구조체가 개시된다.
바람직한 실시형태에 따르면, 반도체 구조체는, 반도체 기판 내의 핀 구조체를 정의하기 위해서, 핀 영역 내에 스트라이프 패턴에 상응하는 트렌치를 더 포함한다.
본 개시 내용의 제3형태에서,
- 얕은 트렌치 분리층 스택을 일측 상에 포함하는 반도체 기판;
- 핀 영역에 상응하는, 얕은 트렌치 분리층 스택으로부터 돌출하는 스택 상의 패터닝된 하드 마스크층;
- 충진층이 핀 영역 내에서 스트라이프 패턴에 따라 더 패터닝되도록, 평면 전면에 인접하고 패터닝된 마스크층을 임베딩하는 충진층;
을 포함하는 반도체 구조체가 개시된다.
바람직한 실시형태에 따르면, 패터닝된 하드 마스크층은 핀 영역 내에 SiO2 서브층 및 그 위의 실리콘 질화물 서브층의 층 스택을 포함하고, 핀 영역 외측에 SiO2 서브층만 포함한다.
당업자에 의해, 본 발명의 상기 형태 중 하나에서 개시된 특징 및 이점이 변경된 그 외의 형태도 개시되는 것이 인지될 것이다.
개시 내용은 다음의 설명 및 수반한 도면에 의해 기재될 것이다.
도 1a 내지 1j는 본 발명의 제1형태의 방법에 따르는 제1유형의 공정 흐름을 도시한다.
도 2a 내지 2m은 본 발명의 제1형태의 방법에 따르는 제2유형의 공정 흐름을 도시한다.
도3a 내지 3s는 본 발명의 제1형태의 방법에 따르는 제2유형의 추가의 공정 흐름을 도시한다.
유사한 피처는 유사한 참조부호로 표시된다. 층에 사용되는 참조부호 N은, 도시된 공정 흐름 중에 층(N)의 상이한 상태에 따라 "N". "N'" 및 "N'' " 등으로 표시될 수 있다. 예를 들면, 패터닝된 층(N)은 N'로 표시될 수 있고, 패터닝된 층 N'는 N''로 표시될 수 있다.
10 nm 미만의 핀 피치에 대해, DSA가 핀 구조체의 형성에 사용될 수 있는 경우, 절단 리소그래피 단계에는 상이한 문제점들이 있다. DSA 패터닝 단계 후 절단-리소그래피 단계를 실시하면, DSA 형성 후 제로 마크로서의 배열이 곤란하기 때문에 문제가 될 수 있다. 배열은 특히 N10보다 작은 기술적 노드에 대해 매우 중요하다. 게다가, DSA 형성 후 절단 리소그래피가 수행되면, 패터닝된 핀의 라인 에지 러프니스(LER)/라인폭 러프니스(LWR)가 증가될 수 있고, DSA 기술에 의해 제공되는 낮은 LWR/LER 값을 갖는 이점을 얻는 것이 곤란하다.
도 1a 및 1b에 도시된, 제1유형의 바람직한 실시형태에 따르면, 핀 영역을 정의하는 단계는,
- 얕은 트렌치 분리층 스택(2) 상에 패터닝된 포토레지스트층(1)을 제공하는 단계;
- 패터닝된 포토레지스트층 아래에 위치되는 핀 영역, 즉 반도체 기판으로부터 돌출한 횡측 측벽에 의해 반도체 기판 내의 핀 영역을 물리적으로 정의하기 위해, STI층 스택(2) 및 기판(7)의 플라즈마 에칭 단계;
를 포함한다.
포토레지스트층(1)은 X-PS 안내 스트라이프 패터닝을 위한 예를 들면, NTD(negative tone development) 레지스트(M19)일 수 있고, 예를 들면, 절단된 구조체를 유지하기 위해 PTD(positive tone devolpment) 레지스트(5484) 및 85 nm BARC(bottom anti-reflective coating)에 의해 제공될 수 있다
바람직한 실시형태에 따르면, 패터닝된 포토레지스트층을 제공하는 단계는,
- 얕은 트렌치 분리층 스택 상에 포토레지스트층을 제공하는 단계;
- 포토레지스트층을 패터닝하는 단계;
를 포함한다.
바람직한 실시형태에 따르면, 방법은,
- STI층 스택(2)으로부터 패터닝된 포토레지스트층(1)을 선택적으로 제거하는 단계 (도 1c);
- 적어도 횡측 측벽을 임베딩하는 충진층을 제공하는 단계 (도 1c);
- 충진층의 과잉 물질을 제거해서 STI층 스택(2)을 노출하고 평탄화 표면에 도달하도록, 충진 상에서 표면 평탄화 단계, 예를 들면, CMP(화학 기계 연마)를 수행하는 단계 (도 1d);
를 포함한다.
방법은, 예를 들면
- 평탄화 표면 상에 하드 마스크층(5)을 제공하는 단계(도 1e);
- 하드 마스크층 상에 DSA층 스택(4)을 제공하는 단계 (도 1e);
- DSA층 스택을 스트라이프 패턴으로 패터닝하는 단계 (예를 들면, 도 3f 내지 j에 대해 상세하게 설명됨);
- (t1, t2, t3, t4, t5)에 의해 분리되는 핀 구조체(f1, f2, f3, f4)를 정의하기 위해(도 1h), 스트라이프 패턴의 스트라이프 사이에서, 예를 들면, 상이한 에칭 약품을 기초로 하는 하나 이상의 에칭 단계로 하드 마스크층(5) (도 1g), STI층 스택(2) 및 기판(7)을 에칭하는 단계(도 1g);
- 하드 마스크의 잔류 부분, 예를 들면, 하드 마스크의 잔류하는 스트라이프 패턴을 제거한 후, 트렌치를 제2충진층(6)을 충진하는 단계(도 1i);
- 제2충진층의 과잉 물질을 제거해서 STI층 스택을 노출하고 평탄화 표면에 도달하도록, 제2충진층(6) 상에서, 예를 들면, CMP에 의해 표면 평탄화 단계를 수행하는 단계 (도 1j);
를 더 포함할 수 있다.
평탄화 표면 상에 하드 마스크층을 제공하는 단계는, 바람직하게 하드 마스크층 스택을 제공하는 단계를 포함한다. 하드 마스크층은 서브층을 포함할 수 있다. 하드 마스크층 스택은, 바람직하게 실리콘 질화물/a-si/SiOC/APF의 층상 구조체를 포함하는 스택일 수 있다. 또한, 스택은 SoC/SoG, AlN/SiON, SiON/APF, SiO2/APF 또는 SiOC/APF으로서 층상 구조체일 수 있다.
하드 마스크층을 에칭하는 단계는 예를 들면, 상이한 에칭 약품에 기초하는 하나 이상의 에칭 단계를 포함할 수 있다.
케모-에피택시 DSA 공정의 경우, DSA층 스택은, 예를 들면, 블록 코폴리머(예를 들면, PS-b-PMMA) 물질 및 중성 브러시층(예를 들면, 하이드록실 말단 폴리(스티렌-랜덤-메틸 메타크릴레이트), P(S-r-MMA)-OH) 및 X-PS(가교 폴리스티렌)로 안내된 스트라이프를 포함할 수 있다.
스트라이프 패턴은 복수의 스트라이프, 예를 들면, 3, 4, 5 또는 6개의 스트라이프를 포함하는 패턴이다. BCP 자체 조립 증폭은, 스트라이프 패턴을 형성하기 위해 사용될 수 있다. 바람직하게, BCP (폴리스티렌) 성분은 치수를 갖고 소정의 핀 치수에 상응하는 피치를 갖는 스트라이프를 형성한다. 바람직하게, 스트라이프는 실질적으로 평행하거나 평행하다. 바람직하게, BCP 자체 조립 라멜라(lamellae)는 라인/공간 적용에 바람직하다.
충진층 및 제2충진층은 둘 다 또는 각각 유전체 물질을 포함하거나 이들로 구성된다. 바람직하게, 충진층은 열 산화물 또는 CVD 또는 PECVD 산화물, 저온 산화물 또는 스핀-온 유리로서 SiO2를 포함한다.
바람직한 실시형태에 따르면, 포토레지스트층을 패터닝하는 단계는 배열 형상에 상응하는 포토레지스트층을 패터닝하는 단계를 더 포함하고, 기판 내의 플라즈마 에칭은 기판 내에 배열 형상을 형성하는 단계를 포함한다.
배열 형상은 당업자에게 공지되어 있다. 상이한 리소그래피 단계에 대한 패턴은 서로에 대해 배열되어야 한다. 일반적으로, 배열 형상은 기판으로 이동되는 제1패턴 내에 포함된다. 이러한 배열 형상은 다음의 패턴이 제1패턴에 위치하는 것을 돕기 위한 기준으로서 사용된다. 배열 형상의 형상은, 예를 들면, 상부에서 본 경우에 단면 형상을 포함할 수 있고, 다음의 반도체 가공 단계를 서로 배열하는 기능을 한다.
제2유형의 바람직한 실시형태는 예를 들면, 도 2a 내지 2m 및 도 3a 내지 3s에 의해 도시된다.
예를 들면, 도 2a에 도시된, 제2유형의 바람직한 실시형태에 따르면, 핀 영역을 정의하는 단계는,
- 패터닝된 하드 마스크층의 패턴이 핀 영역에 상응하도록, 얕은 트랜치 분리층 스택 상에 패터닝된 하드 마스크층(5)을 제공하는 단계;
- 평면 충진층(6) 내에 하드 마스크층을 임베딩하는 단계(도 2b);
를 포함한다.
하드 마스크층(5)은, 예를 들면, (예를 들면, 층상 구조체 형태) SiO2/APF(고도 패턴 필름, 예를 들면, 비정질 탄소층), SiOC/APF, SiON(CVD)/APF, SiON (PVD)/AlN, SoG/SoC 등을 포함한다. 바람직하게, 하드 마스크층은 바람직하게 층상 구조체 내에서 실리콘 질화물/a-Si/APF를 포함한다.
하드 마스크층의 패터닝 단계는 포토레지스트/BARC(1)를 사용하는 단계를 포함할 수 있다.
본 개시 내용의 바람직한 실시형태에 따르면, 하드 마스크층을 패터닝하는 단계는 하드 마스크를 충분히 또는 부분적으로 제거하는 단계를 포함할 수 있다. 예를 들면, 하드 마스크층의 두께는 하층 STI 스택이 제1영역 내에 노출되도록 하드 마스크의 제1영역 내에서 0까지 감소될 수 있다. 하드의 두께는, 하드 마스크층 내의 수직 측벽에 핀 영역이 정의되도록 하드 마스크의 (가능한 추가의)영역 내에서 감소될 수 있다. 하드 마스크가 상이한 서브층을 포함하는 경우, 이는 서브층의 최하층을 제거하지 않으면서, 하나 이상의 서브층만을 제거함으로써 달성될 수 있다.
평면 충진층(6)은, 예를 들면, SoG 및/또는 SoC (스핀-온-유리 및/또는 스핀-온-카본) 또는 포토레지스트/BARC (하부 반사방지 코팅)일 수 있다.
바람직하게, 패터닝된 하드 마스크층을 임베딩하는 단계는 평면 충진층에 의해 하드 마스크층을 충분히 커버하는 단계를 포함한다.
바람직한 실시형태에 따르면, 방법은,
- 평면 충진층 상에 DSA층 스택(4)을 제공하고, 스트라이프 패턴으로 패터닝하는 단계(도 2f; 예를 들면, 도 3f 내지 3j에 대해 더 상세하게 설명됨);
- 평면 충진층(6)(도 2g) 및 하드 마스크층(5)(도 2h)을, DSA 리소그래피 패터닝을 사용하여 스트라이프 패턴으로 패터닝하는 단계(예를 들면, 평면 충진층을 통해 선택적으로 에칭하고 하드 마스크 상에서 정지한 후, 하드 마스크를 통해 선택적으로 에칭하고(도 2i), STI층 스택(2) 상에 정지하는 단계; 하드 마스크를 통해 에칭하는 단계는 각각의 서브층에 적합한 상이한 다음의 선택적 에칭 단계를 포함할 수 있다);
- 트렌치에 의해 분리되는 핀 구조체를 정의하기 위해, 패터닝된 하드 마스크층(5)의 스트라이프 패턴의 스트라이프 사이의 STI층 스택(2)을 에칭하고(도 2j) 및 기판(7)을 에칭하는 단계(도 2k);
- 바람직하게 하드 마스크의 잔류부, 예를 들면, 하드 마스크의 잔류하는 스트라이프 패턴을 제거한 후, 트렌치를 제2충진층(3)으로 충진하는 단계(도 2l);
- 제2충진층의 과잉 물질을 제거해서 STI층 스택을 노출하고 평탄화 표면에 도달하도록, 제2충진층 상에 표면 평탄화 단계(예를 들면, CMP 단계)를 수행하는 단계(도 2m);
를 포함한다.
DSA층 스택을 제공하고 패터닝하는 단계는 제1유형의 실시형태에 기재된 것과 유사하다.
제2충진층은, 예를 들면, SiO2일 수 있다.
바람직한 실시형태에 따르면, 패터닝된 하드 마스크층을 제공하는 단계는 배열 형상에 상응하는 패턴에 따라 하드 마스크층을 패터닝하는 단계를 더 포함한다.
예를 들면, 도 3a에 도시된 제2유형의 바람직한 추가의 실시형태에 따르면, 핀 영역을 정의하는 단계는, 패터닝된 하드 마스크층의 패턴이 핀 영역에 상응하도록 얕은 트렌치 분리층 스택 상에 패터닝된 하드 마스크층(5)을 제공하는 단계를 포함하고; 하드 마스크는 상이한 서브층을 포함한다.
하드 마스크층(5)는 층 스택을 포함하고, SiO2 서브층(54)(15 nm), 그 위의 실리콘 질화물(Si3N4)(15 nm) 서브층(53), 그 위의 APF 서브층(52)(50 nm), 그 위의 SiOC 서브층(51)(15 nm)의 층 스택이다.
하드 마스크층은 상이한 단계에서 패터닝된다. 먼저, 예를 들면, 조합된 BARC 및 포토레지스트층(1)은 하드 마스크(5)의 상부층(51)의 상에 제공된다. 포토레지스트층은 핀 영역에 상응하는 영역을 정의하기 위해 패터닝된다(도 3a). BARC층이 핀 영역의 외측 영역 내에서 선택적으로 제거된다. 그 다음에, SiOC층이 핀 영역의 외측 영역 내에서 선택적으로 제거된다(도 3b). 다음에, APF층(52)이 핀 영역의 외측 영역 내에서 선택적으로 제거된다. 조합된 포토레지스트 및 BARC층(1)은 핀 영역 내에서 제거된다(도 3b). 다음에, SiOC층(51')이 핀 영역 내에서 제거되고, 실리콘 질화물층(53)이 핀 영역의 외측에서 제거된다(도 3c).
그 다음에, 실리콘 질화물 층이 핀 영역의 외측 영역 내에서 선택적으로 제거된다. 다음에, APF층(52')이 핀 영역 내에서 선택적으로 제거된다. 그 결과, SiO2 서브층(54) 상의 실리콘 질화물 메사 구조체(53')로서, 패터닝된 하드 마스크층(5)을 형성한다(도 3d).
예를 들면, 상기 공정 단계에 사용될 수 있는 에칭 공정 변수(압력, 플라즈마 전력, 바이어스 전압, 청크 온도, 기체 유속, 에칭 시간)는 표 1에 제공된다.
Figure pat00001
SiOC 에칭은 정기적인 CF4 계 공정에 기초한다.
APF 에칭 단계는 직선 APF 프로파일을 최적화하기 위한 HBr/O2/N2 기반 공정이었고, N2는 에칭 중 측벽 패시베이션을 개선하는 것이다.
제1실리콘 질화물 에칭 ME1은 APF 필름(52') 하부에 실리콘 질화물보다 빠르게 APF층(52') 상에 잔류하는 SiOC 층(51')을 에칭하는 데에 기초한 C4F8이다. 따라서, SiOC 층(51')은, 실리콘 질화물(53) 내에 작은 리세스만을 가지면서 제거된다.
제2실리콘 질화물 에칭 ME2는 잔류하는 실리콘 질화물 에칭 시 CF4를 기초로 하지만, 실리콘 질화물 하부에 SiO2에 대한 선택적 에칭이 우수한 것은 아니다.
따라서, 제3실리콘 질화물 에칭 단계, 실리콘 질화물 OE는 CH3F/O2 를 기초로 하고 SiO2에 대한 높은 선택성을 갖는 것으로 수행되고, 모든 실리콘 질화물층이 에칭되는 것을 보장할 것이다.
평면 충진층(6)은 실리콘 질화물층(53) 및 SiO2층(54) 상에 적용되는 것으로, 하드 마스크층을 충분히 커버하는 SoC (스핀-온-탄소) 층(62)(40 nm 두께) 및 SoG (스핀-온-유리) 층(61)(15 nm 두께)를 포함한다(도 3e). 가교 폴리스티렌(x-PS)층(41)은 평면 충진층(6)(x-PS 두께: 약 7 nm) 상에 제공된다. 이어서, 가교 폴리스티렌(x-PS)층(41)은 안내 스트라이프 패턴(41')으로 패터닝된다. 조합된 포토레지스트/BARC(하부 반사방지 코팅)층(1)은 x-PS 층(41) 상에 적용되고 패터닝되어 포토레지스트/BARC 구조체(1)를 형성한다(도 3f). 포토레지스트/BARC 구조(1)가 조정(크기 감소)되고 x-PS 층(41)으로 이동된다(도 3g). 후자의 공정은 단일 단계로 발생할 수 있지만, 2개의 독립적인 단계로 적용될 수 있다. 2개의 독립적인 단계를 수행하는 것은, 최소 전장으로 거의 수직 프로파일을 제조하기 때문에 x-PS에 대한 손상이 없고, PR이 쉽게 박리될 수 있으며, 기체의 취급이 용이하고, x-PS 임계 치수(CD)가 감소되므로, 바람직한 것을 알 수 있다. 2개의 에칭 단계는, 예를 들면, 표 2에 도시된 변수로 수행될 수 있다.
Figure pat00002
제1에칭은 등방성 에칭으로 수행될 수 있는 PR을 조정하기 위해 사용된다. 제1에칭은 고압 및 대량의 O2/N2로 수행된다.
제2에칭은 저압 및 느린 기체 흐름을 이용한 X-PS 층 내의 에칭이다. 비등방성 에칭은 x-PS 층(41)을 패터닝한 후 x-PS 구조체(41')를 기초로 존재할 수 있는 x-PS 풋팅을 절단하기 위해 수행된다.
중성층(NUL)(42)은 x-PS 안내 스트라이프(41')를 임베딩하도록 적용된다. 예를 들면, 안내 스트라이프(41')를 임베딩하는 브러시층이 적용될 수 있다. 브러시층의 하부가 그래프팅되고 과잉의 비-그래프팅된 부분은, 예를 들면, 세정해서 제거된다. NUL층(42) 및 그래프팅 공정은, 그래프팅된 부분의 높이가 실질적으로 안내 구조체(41')의 높이와 실질적으로 동일하도록 미리 결정될 수 있다(도 3h).
BCP (블록 코폴리머; PS-PMMA: 폴리스티렌 - 폴리메틸 메타크릴레이트) 층은 X-PS(41')/NUL(42)층(안내층) 상에 제공된다. 적합한 어닐링 단계는, DSA(유도 자체 조립)에 기초해서, 제1성분(43) 및 제2성분(44)의 라인 구조체를 교대시킴으로써 형성된 주기적인 라인 패턴 내에 BCP 층을 상 분리하기 위해 적용된다. 따라서, PMMA(44) 및 PS(43)의 교대의 스트라이프 패턴이 형성된다(도 3i). PMMA 부품(44)은 PS 부품(43)에 대해 선택적으로 제거된다(도 3j).
PS 패턴(43)은 하층 NUL층(42)으로 이동되고(X-PS(41') 안내 구조체와 함께 안내층을 형성), NUL 층 구조체(42')를 형성한다. X-PS 구조체(41')의 가능한 풋팅은 에칭/제거될 수 있다.
PS-패턴(43)은 SoG층(61)으로 이동되고(도 3k), 패터닝된 SoG 층(61')을 형성한다.
x-PS 41'/NUL 42' 층뿐 아니라 잔류하는 PS 패턴(43)이 제거된다. 잔류하는 SOG 패턴(61')은 SOC 층(62)으로 이동되고, 핀 영역 내의 실리콘 질화물층(53') 및 핀 영역 외측의 SiO2 층(54)에서 정지한다(도 3l).
각 공정 단계에 사용될 수 있는 공정 변수의 고찰은 표 3에 제공된다.
Figure pat00003
PMMA 에칭은 O2를 기초로 하고, PMMA는 PS에 대해 선택적으로 에칭된다. 일반적으로 (7)의 선택성에 도달한다.
NUL 에칭은 중성층으로 에칭하는 것이고, XPS 풋팅의 일부는 BCP 어셈블리 전에 XPS 패터닝 중에 형성된다.
실리콘 질화물 에칭은 CF4/CHF3를 기초로 하고, 에칭 약품은 PS에 대해 선택적이다.
SoG 에칭은 CF4/CHF3를 기초로 한다.
SoC 에칭은 H2/H3를 기초로 한다.
SoG 패턴(61')은 선택적으로 제거된다. 그 다음에, SoC 패턴(62')은 실리콘 질화물 층(53)으로 이동된 후(도 3m), 선택적으로 제거된다(도 3n). 실리콘 질화물 패턴(53')은 핀 영역 내에서만 존재하도록 형성된다.
실리콘 질화물 패턴(53')은 SiO2 층(54)으로 이동된다(도 3o). 실리콘 질화물층(53')은 선택적으로 제거되고, SiO2 패턴(54')을 남기고, STI층 스택(2)(예를 들면, 30 nm 실리콘 질화물 / 3 nm 패드 SiO2)로 이동된다(도 3p). 하부의 하드 마스크층(54'), SiO2층이 선택적으로 제거된다. 패터닝된 STI층 스택(2')은 하층 실리콘 기판(7)으로 이동된다(도 3q). 핀 구조체(f1, f2, f3, f4)가 형성되고, 기판(t1, t2, t3) 내에서 트렌치에 의해 분리된다.
트렌치는 제2충진층(3)으로 충진된다(도 3r). 표면 평탄화 단계는, 제2충진층의 과잉을 물질을 제거해서 STI층 스택을 노출하고 평탄화 표면에 도달하도록, 제2충진층(3)(예를 들면, SiO2) 상에서 수행된다(예를 들면, CMP 단계).
도 3a 내지 3s에 대해 도시된 공정에서는, 하드 마스크 에칭된 프로파일 SiOC/APF가, 예를 들면, 덜 테이퍼진 패턴이 달성되도록, 잘 제어될 수 있는 이점이 있다.
본 개시 내용에 따른 실시형태에 따라 10 nm 미만의 피치를 갖는 일련의 피치 구조체의 제조방법을 수행하는 것은 종래의 방법에 비해 매우 유리한 것을 알 수 있다.

Claims (16)

  1. 반도체 기판 영역 내에서 DSA 리소그래피 패터닝을 사용하여 핀 구조체를 제조하는 방법으로,
    - 얕은 트렌치 분리(STI, 2)층 스택으로 커버된 반도체 기판(7)을 상기 기판의 일측 상에 제공하는 단계;
    - DSA 이외의 리소그래피 패터닝 단계를 실시해서 상기 핀 구조체(f1, f2, f3, f4)를 생산하도록, 상기 기판의 일측 상의 핀 영역을 정의하는 단계; 및
    - DSA 리소그래피 패터닝을 사용하여 소정의 핀 패턴에 따라 상기 핀 영역 내의 반도체 기판(7) 내에서 상기 핀 구조체(f1, f2, f3, f4)를 제조하는 단계;
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 핀 영역을 정의하는 단계는,
    - 패터닝된 하드 마스크층(5)의 패턴이 상기 핀 영역에 상응하도록, 상기 얕은 트랜치 분리층 스택(2) 상에 패터닝된 하드 마스크층(5)을 제공하는 단계;
    - 평면 충진층(6) 내에 상기 하드 마스크층(5)을 임베딩하는 단계;
    를 포함하는, 방법.
  3. 제2항에 있어서,
    - 상기 평면 충진층(6) 상에 DSA층 스택(4)을 제공하고, 상기 스택을 스트라이프 패턴으로 패터닝하는 단계;
    - 상기 평면 충진층(6) 및 상기 하드 마스크층(5)를, DSA 리소그래피 패터닝을 사용하여 스트라이프 패턴으로 패터닝하는 단계;
    - 트렌치(t1, t2, t3)에 의해 분리되는 상기 핀 구조체(f1, f2, f3, f4)를 정의하기 위해, 상기 패터닝된 하드 마스크층(5)의 스트라이프 패턴의 상기 스트라이프 사이에 상기 STI층 스택(2) 및 기판(7)을 에칭하는 단계;
    - 상기 트렌치를 제2충진층(3)으로 충진하는 단계;
    - 상기 제2충진층(3)의 과잉 물질을 제거해서 상기 STI층 스택(2)을 노출하고 평탄화 표면에 도달하도록, 상기 제2충진층(3) 상에 표면 평탄화 단계를 수행하는 단계;
    를 포함하는, 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 패터닝된 하드 마스크층(5)을 제공하는 단계는 배열 형상에 상응하는 패턴에 따라 상기 하드 마스크층(5)을 패터닝하는 단계를 더 포함하는, 방법.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 하드 마스크층은 상이한 서브층을 포함하고, 상기 서브층을 패터닝하는 단계는 상기 서브층의 최하층을 제거하지 않고, 하나 이상의 서브층만을 제거하는 단계를 포함하는, 방법.
  6. 제5항에 있어서,
    상기 하드 마스크층은 SiO2 서브층(54), 그 위의 실리콘 질화물 서브층(53), 그 위의 APF 서브층(52), 및 그 위의 SiOC 서브층(51)의 층 스택을 포함하고, 상기 하드 마스크층을 패터닝하는 단계는 상기 핀 영역 외측의 상기 실리콘 질화물층(53), 상기 SiOC 서브층(51) 및 상기 APF 서브층(52)을 제거하면서, 상기 핀 영역 내의 상기 SiOC 서브층(51) 및 상기 APF 서브층(52)만을 제거하는 단계를 포함하는, 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 하드 마스크층은 SiO2 서브층(54), 그 위의 실리콘 질화물 서브층(53), 그 위의 APF 서브층(52), 및 그 위의 SiOC 서브층(51)의 층 스택을 포함하고, 상기 하드 마스크층(5)을 패터닝하는 단계는,
    - 상기 핀 영역 외측의 상기 SiOC 서브층(51) 및 상기 APF서브층(52)을 제거하는 단계;
    - 상기 핀 영역 내의 상기 SiOC 서브층(51)을 제거하고 상기 핀 영역 외측의 상기 실리콘 질화물 서브층(53)을 제거하는 단계; 및
    - 상기 핀 영역 내의 상기 APF 서브층(52)을 제거하는 단계;
    를 포함하는, 방법.
  8. 제1항에 있어서,
    핀 영역을 정의하는 단계는,
    - 상기 얕은 트렌치 분리층 스택 상에 패터닝된 포토레지스트층(1)을 제공하는 단계;
    - 상기 패터닝된 포토레지스트층(1) 아래에 위치되는 핀 영역, 즉 반도체 기판(7)으로부터 돌출하는 횡측 측벽에 의해 반도체 기판(7) 내의 상기 핀 영역을 물리적으로 정의하기 위해, 상기 STI층 스택(2) 및 상기 기판(7) 내에 플라즈마 에칭하는 단계;
    를 포함하는, 방법.
  9. 제8항에 있어서,
    패터닝된 포토레지스트층(1)을 제공하는 단계는,
    - 상기 얕은 트렌치 분리층 스택(2) 상에 포토레지스트층(1)을 제공하는 단계;
    - 상기 포토레지스트층(1)을 패터닝하는 단계;
    를 포함하는, 방법.
  10. 제8항 또는 제9항에 있어서,
    - 상기 STI층 스택으로부터 상기 패터닝된 포토레지스트층(1)을 선택적으로 제거하는 단계;
    - 적어도 상기 횡측 측벽을 임베딩하는 충진층(3)을 제공하는 단계;
    - 상기 충진층(3)의 과잉의 물질을 제거해서 상기 STI층스택(2)을 노출하고 평탄화된 표면에 도달하도록, 상기 충진층(3) 상에 표면 평탄화 단계를 수행하는 단계;
    - 상기 평탄화된 표면 상에 하드 마스크층(5)을 제공하는 단계;
    - 상기 하드 마스크층(5) 상에 DSA층 스택(4)을 제공하는 단계;
    - 상기 DSA층 스택(4)을 스트라이프 패턴으로 패터닝하는 단계;
    - 트렌치(t1,t2,t3,t4,t5)에 의해 분리되는 핀 구조체를 정의하기 위해, 상기 스트라이프 패턴의 스트라이프 사이의 상기 하드 마스크층(5), STI층 스택(2) 및 기판(7)을 에칭하는 단계;
    - 상기 트렌치(t1,t2,t3,t4,t5)를 제2충진층(6)으로 충진하는 단계;
    - 상기 제2충진층(6)의 과잉의 물질을 제거해서 상기 STI층 스택(2)을 노출하고 평탄화된 표면에 도달하도록, 상기 제2충진층(6) 상에 표면 평탄화 단계를 수행하는 단계;
    를 포함하는, 방법.
  11. 제9항 또는 제10항에 있어서,
    상기 포토레지스트층(1)을 패터닝하는 단계는 배열 형상에 상응하는 상기 포토레지스트층(1)을 패터닝하는 단계를 더 포함하고, 상기 기판(7) 내에 플라즈마 에칭 단계는 상기 기판(7) 내에서 배열 형상을 제조하는 단계를 포함하는, 방법.
  12. 상기 어느 한 항에 있어서,
    10 nm 미만의 피치를 갖는 일련의 핀 구조체를 제조하기 위해 수행되는, 방법.
  13. - 얕은 트렌치 분리(STI,2)층 스택을 일측 상에 포함하는 반도체 기판(7);
    - 상기 얕은 트렌치 분리(STI,2)층 스택의 일부를 포함하고 횡측 측벽을 포함하는, 상기 반도체 기판(7)으로부터 돌출하는 반도체 기판(7) 내의 핀 영역;
    - 충진 영역 및 상기 핀 영역이 일반적인 평면 표면(전면) 상에서 접촉하도록, 적어도 상기 핀 영역의 상기 횡측 측벽을 임베딩하는 충진층(3); 및
    - 적어도 상기 핀 영역 내에서 확장되고 스트라이프 패턴을 포함하는, 상기 일반적인 평면 표면 상의 패터닝된 하드 마스크층(5);
    을 포함하는, 반도체 구조체.
  14. 제13항에 있어서,
    상기 반도체 기판 내의 핀 구조체를 정의하기 위해서, 핀 영역 내에 상기 스트라이프 패턴에 상응하는 트렌치를 더 포함하는, 반도체 구조체.
  15. - 얕은 트렌치 분리(STI,2)층 스택을 일측 상에 포함하는 반도체 기판(7);
    - 핀 영역에 상응하는, 상기 얕은 트렌치 분리(STI,2)층 스택으로부터 돌출해서 상기 스택 상의 패터닝된 하드 마스크층(5);
    - 상기 핀 영역 내에서 스트라이프 패턴에 따라 더 패터닝되도록, 평면 전면에 인접하고 상기 패터닝된 마스크층을 임베딩하는 충진층(6);
    을 포함하는, 반도체 구조체.
  16. 제15항에 있어서,
    상기 패터닝된 하드 마스크층은 상기 핀 영역 내에 SiO2 서브층 및 그 위의 실리콘 질화물 서브층의 층 스택을 포함하고, 상기 핀 영역 외측에 SiO2 서브층만을 포함하는, 반도체 구조체.
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