CN112349588B - 半导体结构的形成方法、晶体管 - Google Patents
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Abstract
一种半导体结构形成方法、晶体管，形成方法包括：提供基底，基底包括第一区域和第二区域，基底上形成有底部核心材料层和位于底部核心材料层上的一层或多层顶部核心材料层；对所述核心材料层进行自对准图形化处理，包括：刻蚀顶部核心材料层，形成多个分立的顶部核心层；在顶部核心层的侧壁上形成第一侧墙层；在第二区域中，且在第一侧墙层和顶部核心层露出的基底上形成遮挡层，遮挡层和第一侧墙层作为核心掩膜层；以核心掩膜层为掩膜刻蚀底部核心材料层，形成底部核心层；在底部核心层的侧壁上形成第二侧墙层；去除底部核心层；以第二侧墙层为掩膜刻蚀基底，形成剩余基底和位于剩余基底上的目标图形，目标图形在剩余基底上呈不等间距排列。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法、晶体管。
背景技术
光刻(photolithography)技术是常用的一种图形化方法，是半导体制造工艺中最为关键的生产技术。随着半导体工艺节点的不断减小，自对准双重图形化(self-aligneddouble patterning，SADP)方法成为近年来受到青睐的一种图形化方法，该方法能够增加形成于衬底上的图形的密度，进一步缩小相邻两个图形的间距(pitch)，从而使光刻工艺克服光刻分辨率的极限。
随着图形特征尺寸(critical dimension，CD)的不断缩小，自对准四重图形化(self-aligned quadruple patterning，SAQP)方法应运而生。自对准双重图形化方法在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的两倍，即可以获得1/2最小间距(1/2pitch)，而自对准四重图形化方法在不改变目前光刻技术的前提下(即光刻窗口大小不变)，在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的四倍，即可以获得1/4最小间距(1/4pitch)，从而可以极大地提高半导体集成电路的密度，缩小图形的特征尺寸，进而有利于器件性能的提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构的形成方法、晶体管，提升器件的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，用于形成目标图形，所述基底包括第一区域和第二区域，所述基底上形成有底部核心材料层和位于所述底部核心材料层上的一层或多层顶部核心材料层；对每一层所述顶部核心材料层进行自对准图形化处理，形成核心掩膜层，所述核心掩膜层用于作为下一层所述顶部核心材料层的刻蚀掩膜或者作为所述底部核心材料层的刻蚀掩膜；其中，所述自对准图形化处理的步骤包括：刻蚀所述顶部核心材料层，形成多个分立的顶部核心层；在所述顶部核心层的侧壁上形成第一侧墙层；在所述第二区域中，且在所述第一侧墙层和顶部核心层露出的所述基底上形成遮挡层，所述遮挡层和第一侧墙层作为所述核心掩膜层；形成所述核心掩膜层后，去除所述顶部核心层；或者，所述自对准图形化处理的步骤包括：刻蚀所述顶部核心材料层，形成多个分立的顶部核心层；在所述顶部核心层的侧壁上形成第一侧墙层；去除所述第二区域中的所述顶部核心层，在所述第一侧墙层之间形成第一开口；在所述第一开口中形成遮挡层，所述遮挡层和第一侧墙层作为所述核心掩膜层；形成所述核心掩膜层后，去除剩余的所述顶部核心层；对最靠近所述底部核心材料层的所述顶部核心材料层进行所述自对准图形化处理后，以所述核心掩膜层为掩膜刻蚀所述底部核心材料层，形成底部核心层；在所述底部核心层的侧壁上形成第二侧墙层；去除所述底部核心层；去除所述底部核心层后，以所述第二侧墙层为掩膜刻蚀所述基底，形成剩余基底和位于所述剩余基底上的目标图形。
相应的，本发明实施例还提供一种晶体管，包括采用前述形成方法形成的半导体结构。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例中，在部分隔离中的第一侧墙层和顶部核心层露出的基底上形成遮挡层，或者将所述第二区域中的顶部核心层替换成遮挡层，所述遮挡层和第一侧墙层作为核心掩膜层，后续以所述核心掩膜层为掩膜刻蚀底部核心材料层，形成底部核心层，并在所述底部核心层的侧壁上形成第二侧墙层，随后以所述第二侧墙层为掩膜刻蚀所述基底形成目标图形。以垂直于所述顶部核心层的延伸方向为横向，与在顶部核心层和基底上保形覆盖侧墙材料层，使得相邻的两个顶部核心层侧壁上的侧墙材料层相接触作为核心掩膜层的情况相比，本发明实施例中，所述遮挡层的形成不需要通过使顶部核心层侧壁上的第一侧墙层相接触的方式形成，因此所述遮挡层的形成不易受到顶部核心层的横向宽度以及所述顶部核心层之间间距的影响，这相应能够避免所述顶部核心层宽度和所述顶部核心层之间的间距受到所述遮挡层的限制，也就是说，可以根据工艺需要更方便的调整所述顶部核心层的横向宽度以及所述顶部核心层之间的间距，降低了形成不均匀间距(Non-uniformpitch)目标图形的工艺难度，从而有利于提高半导体结构的电学性能。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
图6至图18是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图；
图19和图20是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图5，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，提供基底1，所述基底1包括第一区域I和第二区域II，所述第一区域I的所述基底1用于形成目标图形，在垂直于所述目标图形的延伸方向上，所述第二区域II的尺寸大于所述第一区域I中目标图形间的间距，所述基底1上形成有底部核心材料层2和位于所述底部核心材料层2上的顶部核心层3；在所述顶部核心层3以及所述顶部核心层3露出的所述底部核心材料层2上保形覆盖第一侧墙材料层4。
所述保形覆盖所述第一侧墙材料层4是指，位于所述顶部核心层3的侧壁、所述顶部核心层3的顶部以及所述底部核心材料层2上的第一侧墙材料层4的厚度相同；当所述第一侧墙材料层4足够厚时，所述顶部核心层3侧壁上的第一侧墙材料层4在第二区域II中相接触，最终融合(merge)在一起。
如图2所示，去除所述顶部核心层3顶部以及所述第一区域I中所述基底1上的所述第一侧墙材料层4，位于所述顶部核心层3侧壁上的剩余所述第一侧墙材料层4作为第一侧墙层5；形成所述第一侧墙层5后，去除所述顶部核心层3(如图1所示)。
如图3所示，以所述第一侧墙层5为掩膜刻蚀所述底部核心材料层2，形成底部核心层6；在所述底部核心层6以及所述底部核心层6露出的所述基底1上保形覆盖第二侧墙材料层(图中未示出)，去除所述底部核心层6顶部表面以及所述基底1上的所述第二侧墙材料层，位于所述底部核心层6侧壁上的剩余所述第二侧墙材料层作为第二侧墙层7。
如图4所示，去除所述底部核心层6。
如图5所示，以所述第二侧墙层7(如图4所示)为掩膜刻蚀所述基底1，形成衬底8和位于所述衬底8上的鳍部9。
为了提高集成电路的集成度，同时提升器件的工作速度和降低功耗，将不均匀间距(Non-uniform pitch)的鳍部9运用到半导体结构中，且随着半导体结构的尺寸越来越小，以垂直于所述顶部核心层3的延伸方向为横向，所述顶部核心层3和所述第一侧墙层5的横向尺寸越来越小，通过保形覆盖足够厚的所述第一侧墙材料层4将第二区域II中的所述第一侧墙材料层4融合在一起的方式，以形成不均匀间距的鳍部9变得越来越困难；且在满足第二区域II中的所述第一侧墙材料层4融合的情况下，调节最终形成的鳍部9之间的凹槽关键尺寸的工艺窗口越来越小。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区域和第二区域，所述第一区域的所述基底用于形成目标图形，在垂直于所述目标图形的延伸方向上，所述第二区域的尺寸大于所述第一区域中目标图形间的间距；所述基底上形成有底部核心材料层和位于所述底部核心材料层上的一层或多层顶部核心材料层；对每一层所述顶部核心材料层进行自对准图形化处理，形成核心掩膜层，所述核心掩膜层用于作为下一层所述顶部核心材料层的刻蚀掩膜或者作为所述底部核心材料层的刻蚀掩膜；其中，所述自对准图形化处理的步骤包括：刻蚀所述顶部核心材料层，形成多个分立的顶部核心层；在所述顶部核心层的侧壁上形成第一侧墙层；在所述第二区域中，且在所述第一侧墙层和顶部核心层露出的所述基底上形成遮挡层，所述遮挡层和第一侧墙层作为所述核心掩膜层；形成所述核心掩膜层后，去除所述顶部核心层；或者，在形成所述第一侧墙层后，将所述第二区域中的顶部核心层替换成遮挡层，所述遮挡层和第一侧墙层作为所述核心掩膜层；形成所述核心掩膜层后，去除剩余的所述顶部核心层；对最底端的所述顶部核心材料层进行所述自对准图形化处理后，以所述核心掩膜层为掩膜刻蚀所述底部核心材料层，形成底部核心层；在所述底部核心层的侧壁上形成第二侧墙层；以所述第二侧墙层为掩膜刻蚀所述基底，形成剩余基底和位于所述剩余基底上的目标图形。
本发明实施例中，在部分隔离中的第一侧墙层和顶部核心层露出的基底上形成遮挡层，或者将所述第二区域中的顶部核心层替换成遮挡层，所述遮挡层和第一侧墙层作为核心掩膜层，后续以所述核心掩膜层为掩膜刻蚀底部核心材料层，形成底部核心层，并在所述底部核心层的侧壁上形成第二侧墙层，随后以所述第二侧墙层为掩膜刻蚀所述基底形成目标图形。以垂直于所述顶部核心层的延伸方向为横向，与在顶部核心层和基底上保形覆盖侧墙材料层，使得相邻的两个顶部核心层侧壁上的侧墙材料层相接触作为核心掩膜层的情况相比，本发明实施例中，所述遮挡层的形成不需要通过使顶部核心层侧壁上的第一侧墙层相接触的方式形成，因此所述遮挡层的形成不易受到顶部核心层的横向宽度以及所述顶部核心层之间间距的影响，这相应能够避免所述顶部核心层宽度和所述顶部核心层之间的间距受到所述遮挡层的限制，也就是说可以根据工艺需要更方便的调整所述顶部核心层的横向宽度以及所述顶部核心层之间的间距，降低了形成不均匀间距目标图形的工艺难度，从而有利于提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图18是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图6，提供基底100，所述基底100包括第一区域I和第二区域II，所述第一区域I的所述基底100用于形成目标图形，在垂直于所述目标图形的延伸方向上，所述第二区域II的尺寸大于所述第一区域I中目标图形间的间距；所述基底100上形成有底部核心材料层101和位于所述底部核心材料层101上的一层顶部核心材料层102。
所述第一区域I中的基底100为后续形成目标图形做准备；所述第二区域II中的所述基底100在后续被刻蚀形成剩余基底，所述剩余基底用于间隔后续所述第一区域I中形成的目标图形，使得最终第一区域I和第二区域II中的目标图形呈不等间距排列。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例，所述基底100相应用于形成衬底和鳍部。
本实施例中，所述基底100的材料为硅。在其他实施例中，基底的材料还可以为锗、碳化硅、砷化镓或镓化铟，基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底。
所述底部核心材料层101为后续刻蚀形成底部核心层做准备。
具体的，所述底部核心材料层101的材料包括SiO2、SiON、SiOC、Si、SiN、非晶硅和金属氧化物中的一种或多种。本实施例中，所述底部核心材料层101的材料为Si。
所述顶部核心材料层102为后续形成顶部核心层做准备。
具体的，所述顶部核心材料层102的材料包括SiO2、SiON、SiOC、Si、SiN、非晶硅和金属氧化物中的一种或多种。本实施例中，所述顶部核心材料层102的材料为Si。
本实施例中，所述提供基底100的步骤中，所述基底100上形成有一个顶部核心材料层102。相应的，后续对所述顶部核心材料层102进行了自对准图形化处理形成所述核心掩膜层，所述核心掩膜层作为底部核心材料层的刻蚀掩膜。
所述提供基底100的步骤中，在所述顶部核心材料层102与所述底部核心材料层101之间形成有顶部硬掩膜材料层103。
在后续刻蚀所述顶部核心材料层102，形成顶部核心层的过程中，所述顶部硬掩膜材料层103作为刻蚀停止层；所述顶部核心材料层102的被刻蚀速率大于所述顶部硬掩膜材料层103的被刻蚀速率。
具体的，所述顶部硬掩膜材料层120的材料包括SiO2、SiON、SiOC和金属氧化物中的一种或多种。本实施例中，所述顶部硬掩膜材料层120的材料包括SiON，SiON是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成顶部硬掩膜材料层120的工艺难度和工艺成本。
所述提供基底100的步骤中，在所述基底100和所述底部核心材料层101之间还形成有底部硬掩膜材料层120。
在后续刻蚀所述底部核心材料层101，形成底部核心层的过程中，所述底部硬掩膜材料层120作为刻蚀停止层；所述底部核心材料层101的被刻蚀速率小于所述底部硬掩膜材料层120的被刻蚀速率。
具体的，所述底部硬掩膜材料层120的材料包括SiO2、SiON、SiOC和金属氧化物中的一种或多种。本实施例中，所述底部硬掩膜材料层120的材料包括SiON，SiON是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成底部硬掩膜材料层120的工艺难度和工艺成本。
在其他实施例中，所述基底上形成有底部核心材料层和位于所述底部核心材料层上多层顶部核心材料层，在所述半导体结构的形成过程中，对所述顶部核心材料层进行自对准图形化处理，其中，对一层所述顶部核心材料层进行自对准图形化后，形成的核心掩膜层作为下一层的所述顶部核心材料层的刻蚀掩膜；对最底端的所述顶部核心材料层进行自对准图形化后，形成核心掩膜层，所述核心掩膜层作为底部核心材料层的刻蚀掩膜。
相应的，相邻所述顶部核心材料层之间、以及最靠近所述底部核心材料层的所述顶部核心材料层与所述底部核心材料层之间形成有顶部硬掩膜材料层。
参考图7至图14，对所述顶部核心材料层102进行自对准图形化处理，形成核心掩膜层108(如图14所示)，所述核心掩膜层108用于作为所述底部核心材料层101的刻蚀掩膜。
本实施例中，所述底部核心材料层101上形成有一层顶部核心材料层102，所述自对准图形化处理的步骤包括：
如图7所示，刻蚀所述顶部核心材料层102(如图6所示)，形成多个分立的顶部核心层105。
所述顶部核心层105为后续形成第一侧墙层做准备。
本实施例中，形成顶部核心层105的步骤包括：在所述顶部核心材料层102上形成图形硬掩膜层(图中未示出)；以所述图形硬掩膜层为掩膜刻蚀所述顶部核心材料层102，形成所述顶部核心层105。
本实施例中，以所述图形硬掩膜层为掩膜采用干法刻蚀工艺刻蚀所述顶部核心材料层102，形成顶部核心层105。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述顶部核心层105的侧壁面粗糙度较小。
需要说明的是，采用干法刻蚀工艺形成所述顶部核心层105的步骤中，以所述顶部硬掩膜材料层103作为刻蚀停止层，有利于降低对底部核心材料层101的损伤。
如图8和图9所示，在所述顶部核心层105的侧壁上形成第一侧墙层106(如图9所示)。
所述第一侧墙层106和后续形成的遮挡层用于作为刻蚀所述底部核心材料层101的刻蚀掩膜。
所述第一侧墙层106的形成步骤包括：在所述顶部核心层105以及所述顶部核心层105露出的所述基底100上保形覆盖侧墙材料层111(如图8所示)；去除所述顶部核心层105顶部以及所述基底100上的侧墙材料层111，位于所述顶部核心层105侧壁上的剩余所述侧墙材料层111作为所述第一侧墙层106。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述侧墙材料层111。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的侧墙材料层111。通过选用原子层沉积工艺，有利于提高侧墙材料层111的厚度均一性，使侧墙材料层111的厚度能够得到精确控制；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，降低了侧墙材料层111中出现空洞的概率，相应提高了所述第一侧墙层106的保形覆盖能力。在其他实施例中，还可以采用其他沉积工艺形成所述侧墙材料层111，例如：化学气相沉积工艺(Chemical Vapor Deposition，CVD)等。
后续去除所述顶部核心层105的过程中，所述第一侧墙层106的被刻蚀速率小于所述顶部核心层105的被刻蚀速率。
具体的，所述第一侧墙层106的材料为氧化硅、氮化硅、硅和钛氧化合物中的一种或多种。本实施例中，所述第一侧墙层106的材料为氮化硅。氮化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一侧墙层106的工艺难度和工艺成本。
本实施例中，在形成所述顶部核心层105后，在所述顶部核心层105的侧壁上形成第一侧墙层106之前，去除所述图形硬掩膜层(图未示)。
去除所述图形硬掩膜层，使得所述侧墙材料层直接保形覆盖在所述顶部核心层105上，与在顶部核心层和图形硬掩膜层上保形覆盖侧墙材料层的情况相比，本发明实施例所述顶部核心层105之间空间的深宽比小于所述顶部核心层105和图形硬掩膜层之间空间的深宽比，降低了所述侧墙材料层的形成难度，减少所述侧墙材料层中出现空洞的概率，有利于提高第一侧墙层106的形成质量。
如图10至图12所示，所述自对准图形化处理的步骤还包括：形成所述第一侧墙层106后，在形成所述遮挡层前，在所述第一侧墙层106和所述顶部核心层105露出的所述基底100上形成牺牲层109，所述牺牲层109覆盖所述第一侧墙层106的侧壁；去除第二区域II中的所述牺牲层109，在所述第一侧墙层106之间形成牺牲开口110(如图12所示)。
本实施例中，所述牺牲层109露出形成遮挡层的空间位置。
具体的，所述牺牲层109的形成步骤包括：形成覆盖所述第一侧墙层106、顶部核心层105以及所述基底100的牺牲材料层(图中未示出)；去除高于所述第一侧墙层106顶部的所述牺牲材料层，保留覆盖所述第一侧墙层106侧壁的剩余所述牺牲材料层作为所述牺牲层109。
本实施例中，采用化学气相沉积工艺、原子层沉积工艺或者物理气相沉积工艺形成所述牺牲材料层。
后续去除所述牺牲层109的步骤中，所述牺牲层109的被刻蚀速率大于所述第一侧墙层106的被刻蚀速率。
具体的，所述牺牲层109的材料包括SiO2、SiON、SiOC、Si、SiN、非晶硅和金属氧化物中的一种或多种。本实施例中，所述牺牲层109的材料包括SiO2。
本实施例中，采用化学机械研磨工艺(chemical mechanical planarization，CMP)去除所述高于所述第一侧墙层106顶部的所述牺牲材料层。化学机械研磨工艺是一种全局表面平坦化技术，可精确并均匀地研磨去除露出高于所述第一侧墙层106的遮挡材料层。
形成所述牺牲开口110的步骤包括：如图11所示，在所述牺牲层109、顶部核心层105以及第一侧墙层106上形成有机材料层112、位于所述有机材料层112上的底部抗反射涂层113以及位于所述底部抗反射涂层113上的光刻胶层114，所述光刻胶层114露出所述第二区域II的底部抗反射涂层113；以所述光刻胶层114为掩膜刻蚀去除第二区域II中的所述牺牲层109，形成所述牺牲开口110。
本实施例中，以所述光刻胶层114为掩膜，采用干法刻蚀工艺去除所述第二区域II中的所述牺牲层109，形成所述牺牲开口110。干法刻蚀工艺为各向异性刻蚀工艺，有利于降低被所述光刻胶层114覆盖的各层结构的损伤。
所述半导体结构的形成方法还包括：在形成所述牺牲开口110后，去除剩余的所述底部抗反射涂层113以及剩余的所述有机材料层112。
如图13所示，在所述第二区域II中，且在所述第一侧墙层106和顶部核心层105露出的所述基底上形成遮挡层107(如图13所示)，所述遮挡层107和第一侧墙层106作为所述核心掩膜层108。
在第二区域II中的第一侧墙层106和顶部核心层105露出的基底100上形成遮挡层107，所述遮挡层107和第一侧墙层106作为核心掩膜层108，后续以所述核心掩膜层108为掩膜刻蚀底部核心材料层101，形成底部核心层，并在所述底部核心层的侧壁上形成第二侧墙层，随后以所述第二侧墙层为掩膜刻蚀所述基底100形成目标图形。以垂直于所述顶部核心层105的延伸方向为横向，与在顶部核心层和基底上保形覆盖侧墙材料层，使得相邻的两个顶部核心层侧壁上的侧墙材料层相接触作为核心掩膜层的情况相比，本发明实施例中，所述遮挡层107的形成不需要通过使顶部核心层105侧壁上的第一侧墙层106相接触的方式形成，因此所述遮挡层107的形成不易受到顶部核心层105的横向宽度以及所述顶部核心层105之间间距的影响，这相应能够避免所述顶部核心层105宽度和所述顶部核心层105之间的间距受到所述遮挡层107的限制，也就是说可以根据工艺需要更方便的调整所述顶部核心层105的横向宽度以及所述顶部核心层105之间的间距，降低了形成不均匀间距(Non-uniform pitch)目标图形的工艺难度，从而有利于提高半导体结构的电学性能。
本实施例中，所述核心掩膜层108作为刻蚀所述底部核心材料层101的刻蚀掩膜。
形成所述遮挡层107的步骤包括：形成填充所述牺牲开口110(如图12所示)的遮挡材料层(图中未示出)，所述遮挡材料层还覆盖所述第一侧墙层106、顶部核心层105和牺牲层109的顶部；对所述遮挡材料层进行平坦化处理，去除露出所述牺牲开口110的遮挡材料层，位于所述牺牲开口110中的剩余所述遮挡材料层作为所述遮挡层107。
本实施例中，采用原子层沉积工艺形成所述遮挡材料层。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的遮挡材料层。通过选用原子层沉积工艺，有利于提高遮挡材料层的厚度均一性，使遮挡材料层的厚度能够得到精确控制；此外，原子层沉积工艺的间隙填充性能和阶梯覆性盖好，降低了遮挡材料层中出现空洞的概率，相应提高了所述遮挡层107的形成质量。在其他实施例中，还可以采用其他沉积工艺形成所述遮挡材料层，例如：化学气相沉积工艺等。
本实施例中，采用化学机械研磨工艺(chemical mechanical planarization，CMP)对所述遮挡材料层进行平坦化处理，形成所述遮挡层。化学机械研磨工艺是一种全局表面平坦化技术，可精确并均匀地研磨去除露出所述牺牲开口110的遮挡材料层。
所述自对准图形化处理的步骤还包括：在形成所述遮挡层107后，去除所述牺牲层109。
去除所述顶部核心层105的步骤中，所述遮挡层107的被刻蚀速率小于所述顶部核心层105的被刻蚀速率；去除所述牺牲层109的步骤中，所述遮挡层107的被刻蚀速率小于所述牺牲层109的被刻蚀速率。
具体的，所述遮挡层107的材料包括SiO2、SiON、SiOC、Si、SiN、非晶硅和金属氧化物中的一种或多种。本实施例中，所述遮挡层107的材料包括SiN。
如图14所示，形成所述核心掩膜层108后，去除所述顶部核心层105(如图13所示)。
去除所述顶部核心层105为后续以所述核心掩膜层108为掩膜刻蚀所述底部核心材料层101，形成底部核心层做准备。
本实施例中，采用湿法刻蚀工艺去除所述顶部核心层105。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
具体，所述顶部核心层105的材料为Si，相应的去除所述Si的溶液为四甲基氢氧化铵(TMAH)溶液。
需要说明的是，本实施例中，形成所述核心掩膜层108后，还去除所述牺牲层109。
本实施例中，采用干法刻蚀工艺去除所述牺牲层109。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，采用干法刻蚀工艺形成所述牺牲层109的步骤中，有利于降低对所述核心掩膜层108的损伤。
具体的，干法刻蚀气体为HF气体。
参考图15，以所述核心掩膜层108为掩膜刻蚀所述底部核心材料层101，形成底部核心层115。
所述底部核心层115为后续形成第二侧墙层做准备。
本实施例中，以所述核心掩膜层108为掩膜采用干法刻蚀工艺刻蚀所述底部核心材料层101，形成底部核心层115。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述底部核心层115的侧壁面粗糙度较小。
需要说明的是，采用干法刻蚀工艺形成所述底部核心层115的步骤中，以所述底部硬掩膜材料层120作为刻蚀停止层，有利于降低对基底100的损伤。
需要说明的是，在所述自对准图形化处理之后，在形成所述底部核心层115之前，还包括：以所述核心掩膜层108为掩膜，刻蚀所述顶部硬掩膜材料层103，形成顶部硬掩膜层104。
需要说明的是，在其他实施例中，所述顶部核心材料层的数量为多层，相应的，会对每一层顶部核心材料层进行自对准图形化处理。具体地，对非底层的所述顶部核心材料层进行自对准图形化处理后，形成的核心掩膜层作为下一层的所述顶部核心材料层的刻蚀掩膜；对最底层的所述顶部核心材料层进行自对准图形化处理后，所形成的核心掩膜层作为所述底部核心材料层的刻蚀掩膜。
相应的，在前一次所述自对准图形化处理之后，下一次所述自对准图形化处理之前，以及，在最后一次所述自对准图形化处理之后，在形成所述底部核心层之前，所述形成方法还包括：以所述核心掩膜层为掩膜刻蚀露出的所述顶部硬掩膜材料层，形成顶部硬掩膜层。
参考图16，在所述底部核心层115的侧壁上形成第二侧墙层116。
所述第二侧墙层116作为刻蚀所述底部核心材料层101的刻蚀掩膜。
所述第二侧墙层116的形成步骤包括：在所述底部核心层115以及所述底部核心层115露出的所述基底100上保形覆盖侧墙材料层(图中未示出)；去除所述底部核心层115顶部以及所述基底100上的侧墙材料层，位于所述底部核心层115侧壁上的剩余所述侧墙材料层作为所述第二侧墙层116。
本实施例中，采用原子层沉积工艺或者化学气相沉积工艺形成所述侧墙材料层。具有优点在此不再赘述。
后续去除所述底部核心层115的过程中，所述第二侧墙层116的被刻蚀速率小于所述底部核心层115的被刻蚀速率。
具体的，所述第二侧墙层116的材料为氧化硅、氮化硅、硅和钛氧化合物中的一种或多种。本实施例中，所述第二侧墙层116的材料为氮化硅。氮化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第二侧墙层116的工艺难度和工艺成本。
所述半导体结构的形成方法还包括：形成所述底部核心层115之后，形成所述第二侧墙层116之前，还包括：去除所述顶部硬掩膜层104(如图15所示)。
去除所述顶部硬掩膜层104，使得所述侧墙材料层直接保形覆盖在所述底部核心层115上，与在底部核心层和顶部硬掩膜层上保形覆盖侧墙材料层的情况相比，本实施例所述底部核心层115之间空间的深宽比小于所述底部核心层115和顶部硬掩膜层104之间空间的深宽比，降低了所述侧墙材料层的形成难度，减少所述侧墙材料层中出现空洞的概率，有利于提高第二侧墙层116的形成质量。
需要说明的是，在刻蚀所述基底100上的所述侧墙材料层过程中，所述底部硬掩膜材料层120用于保护所述基底100。
参考图17，所述半导体结构的形成方法还包括：形成所述第二侧墙层116后，去除所述底部核心层115。
去除所述底部核心层115，为后续以所述第二侧墙层116为掩膜刻蚀所述基底100做准备。
本实施例中，采用湿法刻蚀工艺去除所述底部核心层115。湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
具体，所述底部核心层115的材料为Si，相应的去除所述Si的材料为四甲基氢氧化铵(TMAH)溶液。四甲基氢氧化铵溶液对Si具有较大的刻蚀速率。
需要说明的是，在去除所述底部核心层115的过程中，所述底部硬掩膜材料层120用于保护所述基底100。
参考图18，以所述第二侧墙层116为掩膜刻蚀所述基底100，形成剩余基底117和位于所述剩余基底117上的目标图形118。
本实施例中，以所述第二侧墙层116为掩膜，采用干法刻蚀工艺刻蚀所述基底100形成所述目标图形118。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述图标图形118的形貌满足工艺需求，且还有利于精确控制所述基底100的去除厚度。
具体的，以所述第二侧墙层116为掩膜刻蚀所述基底100的步骤中，所述剩余基底117作为衬底，所述目标图形118作为鳍部。
由前述分析可知，通过所述遮挡层107(如图17所示)的形成，降低了形成不均匀间距的鳍部的工艺难度，且有利于提高半导体结构的电学性能。
需要说明的是，所述形成方法还包括：以所述第二侧墙层116为掩膜刻蚀所述基底100之前，以所述第二侧墙层116为掩膜刻蚀所述底部硬掩膜材料层120，形成底部硬掩膜层119。
所述底部硬掩膜层119在刻蚀所述基底100的步骤中，作为所述第二侧墙层116一起作为刻蚀掩膜。
图19和图20，是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图。
本发明实施例与第一实施例的相同之处在此不再赘述，与第一实施例的不同之处在于：所述自对准图形化处理的步骤中，所述遮挡层的形成位置不同。
所述自对准图形化处理的步骤包括：如图19所示，刻蚀所述顶部核心材料层(图中未示出)，形成多个分立的顶部核心层205；在所述顶部核心层205的侧壁上形成第一侧墙层206；在形成所述第一侧墙层206后，将所述第二区域II中的所述顶部核心层205替换成遮挡层207(如图20所示)，所述遮挡层207和第一侧墙层206作为所述核心掩膜层208；形成所述核心掩膜层208后，去除剩余的所述顶部核心层205。
去除第二区域II中的顶部核心层205，在第一侧墙层206之间形成第一开口210；如图20所示，在所述第一开口210中形成遮挡层207。
本发明实施例，将所述第二区域II中的所述顶部核心层205替换成遮挡层207，所述遮挡层207和第一侧墙层206作为核心掩膜层208，后续以所述核心掩膜层208为掩膜刻蚀底部核心材料层201，形成底部核心层，并在所述底部核心层的侧壁上形成第二侧墙层，随后以所述第二侧墙层为掩膜刻蚀所述基底200形成目标图形。以垂直于所述顶部核心层205的延伸方向为横向，与在顶部核心层和基底上保形覆盖侧墙材料层，使得相邻的两个顶部核心层侧壁上的侧墙材料层相接触作为核心掩膜层的情况相比，本发明实施例中，所述遮挡层207的形成不需要通过使顶部核心层205侧壁上的第一侧墙层206相接触的方式形成，因此所述遮挡层207的形成不易受到顶部核心层205的横向宽度以及所述顶部核心层205之间间距的影响，这相应能够避免所述顶部核心层205宽度和所述顶部核心层205之间间距受到所述遮挡层207的限制，也就是说可以根据工艺需要更方便的调整所述顶部核心层205的横向宽度以及所述顶部核心层205之间的间距，降低了形成不均匀间距(Non-uniformpitch)目标图形的工艺难度，从而有利于提高半导体结构的电学性能。
如图19所示，将所述第二区域II中的所述顶部核心层205替换成遮挡层207的步骤包括：形成所述第一侧墙层206后，在所述第一侧墙层206和所述顶部核心层205露出的所述基底200上形成牺牲层209，所述牺牲层209覆盖所述第一侧墙层206的侧壁；去除第二区域II中的顶部核心层205，在所述第一侧墙层206之间形成第一开口210；在所述第一开口210中形成遮挡层207。
相应的，形成所述遮挡层207的步骤包括：形成填充所述第一开口210的遮挡材料层，所述遮挡材料层还覆盖所述第一侧墙层206、顶部核心层205和牺牲层209的顶部；对所述遮挡材料层进行平坦化处理，去除露出所述第一开口210的遮挡材料层，位于所述第一开口210中的剩余所述遮挡材料层作为所述遮挡层207。
所述自对准图形化处理的步骤还包括：在形成所述遮挡层207后，去除所述牺牲层209。
继续参考图18，本发明实施例还提供一种采用前述形成方法所形成的半导体结构。
所述半导体结构包括：剩余基底117，所述剩余基底117包括第一区域I和第二区域II；目标图形118，位于所述第一区域I中的所述剩余基底117上。
本发明实施例中，以垂直于所述目标图形118的延伸方向为横向，所述第二区域II的横向宽度可以根据需要任意调整，能够形成不均匀间距(Non-uniform pitch)的目标图形118，有利于提高半导体结构的电学性能。
具体的，所述剩余基底117作为衬底，所述目标图形118作为鳍部。
所述半导体结构具有不均匀间距的鳍部，以满足不同的工艺需求，且有利于提高半导体结构的电学性能。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区域和第二区域，所述第一区域的所述基底用于形成目标图形，在垂直于所述目标图形的延伸方向上，所述第二区域的尺寸大于所述第一区域中目标图形间的间距，所述第二区域中的所述基底在后续被刻蚀形成剩余基底，所述剩余基底用于间隔后续所述第一区域中形成的目标图形；所述基底上形成有底部核心材料层和位于所述底部核心材料层上的一层或多层顶部核心材料层；
对每一层所述顶部核心材料层进行自对准图形化处理，形成核心掩膜层，所述核心掩膜层用于作为下一层所述顶部核心材料层的刻蚀掩膜或者作为所述底部核心材料层的刻蚀掩膜；
其中，所述自对准图形化处理的步骤包括：刻蚀所述顶部核心材料层，形成多个分立的顶部核心层；在所述顶部核心层的侧壁上形成第一侧墙层；形成所述第一侧墙层后，在所述第一侧墙层和所述顶部核心层露出的所述基底上形成牺牲层，所述牺牲层覆盖所述第一侧墙层的侧壁，所述牺牲层不高于所述第一侧墙层，且牺牲层位于所述第一区域和第二区域中；
去除所述第二区域中的所述牺牲层，在所述第一侧墙层之间形成牺牲开口；在所述第二区域中，且在所述第一侧墙层和顶部核心层露出的所述基底上形成遮挡层，所述遮挡层和第一侧墙层作为所述核心掩膜层；形成所述核心掩膜层后，去除所述顶部核心层；或者，在形成所述第一侧墙层后，去除所述第二区域中的所述顶部核心层，在所述第一侧墙层之间形成第一开口，将所述第二区域中的顶部核心层替换成遮挡层，所述遮挡层和第一侧墙层作为所述核心掩膜层；形成所述核心掩膜层后，去除剩余的所述顶部核心层；所述自对准图形化处理的步骤还包括：形成所述遮挡层后，去除所述牺牲层；对最底层的所述顶部核心材料层进行所述自对准图形化处理后，以所述核心掩膜层为掩膜刻蚀所述底部核心材料层，形成底部核心层；
在所述底部核心层的侧壁上形成第二侧墙层；
以所述第二侧墙层为掩膜刻蚀所述基底，形成剩余基底和位于所述剩余基底上的目标图形，所述目标图形，位于所述第一区域中的所述剩余基底上。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述自对准图形化处理的步骤中，在所述第二区域中，且在所述第一侧墙层和顶部核心层露出的所述基底上形成所述遮挡层；
形成所述遮挡层的步骤包括：形成填充所述牺牲开口的遮挡材料层，所述遮挡材料层还覆盖所述第一侧墙层、顶部核心层和牺牲层的顶部；对所述遮挡材料层进行平坦化处理，去除露出所述牺牲开口的遮挡材料层，位于所述牺牲开口中的剩余所述遮挡材料层作为所述遮挡层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述自对准图形化处理的步骤中，将所述第二区域中的顶部核心层替换成遮挡层；
将顶部核心层替换成遮挡层的步骤包括：形成填充所述第一开口的遮挡材料层，所述遮挡材料层还覆盖所述第一侧墙层、顶部核心层和牺牲层的顶部；对所述遮挡材料层进行平坦化处理，去除露出所述第一开口的遮挡材料层，位于所述第一开口中的剩余所述遮挡材料层作为所述遮挡层。
4.如权利要求2或3所述的半导体结构的形成方法，其特征在于，采用化学气相沉积工艺或者原子层沉积工艺，填充所述遮挡材料层。
5.如权利要求2或3所述的半导体结构的形成方法，其特征在于，采用化学机械研磨工艺对所述遮挡材料层进行平坦化处理。
6.如权利要求2或3所述的半导体结构的形成方法，其特征在于，所述牺牲层的形成步骤包括：形成覆盖所述第一侧墙层、顶部核心层以及所述基底的牺牲材料层；去除高于所述第一侧墙层顶部的所述牺牲材料层，保留覆盖所述第一侧墙层侧壁的剩余所述牺牲材料层作为所述牺牲层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，采用化学气相沉积工艺、原子层沉积工艺或者物理气相沉积工艺形成所述牺牲材料层。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，采用化学机械研磨工艺去除所述高于所述第一侧墙层顶部的所述牺牲材料层。
9.如权利要求2或3所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料包括SiO2、SiON、SiOC、Si、SiN、非晶硅和金属氧化物中的一种或多种。
10.如权利要求2或3所述的半导体结构的形成方法，其特征在于，所述遮挡层的材料包括SiO2、SiON、SiOC、Si、SiN、非晶硅和金属氧化物中的一种或多种。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一侧墙层的形成步骤包括：在所述顶部核心层以及所述顶部核心层露出的所述基底上保形覆盖侧墙材料层；去除所述顶部核心层顶部以及所述基底上的侧墙材料层，位于所述顶部核心层侧壁上的剩余所述侧墙材料层作为所述第一侧墙层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或者化学气相沉积工艺形成所述侧墙材料层。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述底部核心材料层上形成有一层所述顶部核心材料层，所述顶部核心材料层与所述底部核心材料层之间形成有顶部硬掩膜材料层；
在所述自对准图形化处理之后，在形成所述底部核心层之前，还包括：以所述核心掩膜层为掩膜刻蚀露出的所述顶部硬掩膜材料层，形成顶部硬掩膜层；
形成所述底部核心层之后，形成所述第二侧墙层之前，还包括:去除所述顶部硬掩膜层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述底部核心材料层上形成有多层所述顶部核心材料层，相邻所述顶部核心材料层之间、以及最靠近所述底部核心材料层的所述顶部核心材料层与所述底部核心材料层之间形成有顶部硬掩膜材料层；
在前一次所述自对准图形化处理之后，在下一次所述自对准图形化处理之前，以及，在最后一次所述自对准图形化处理之后，在形成所述底部核心层之前，所述形成方法还包括：以所述核心掩膜层为掩膜刻蚀露出的所述顶部硬掩膜材料层，形成顶部硬掩膜层；
形成所述顶部核心层之后，在所述顶部核心层的侧壁上形成第一侧墙层之前，以及，形成所述底部核心层之后，形成所述第二侧墙层之前，所述形成方法还包括：去除所述顶部硬掩膜层。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，以所述第二侧墙层为掩膜刻蚀所述基底的步骤中，所述剩余基底作为衬底，所述目标图形作为鳍部。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述第二侧墙层后，以所述第二侧墙层为掩膜刻蚀所述基底前，去除所述底部核心层。
17.一种晶体管，包括采用如权利要求1至16任一项所述方法形成的半导体结构。
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