CN112309838B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN112309838B
CN112309838B CN201910702059.8A CN201910702059A CN112309838B CN 112309838 B CN112309838 B CN 112309838B CN 201910702059 A CN201910702059 A CN 201910702059A CN 112309838 B CN112309838 B CN 112309838B
Authority
CN
China
Prior art keywords
layer
side wall
forming
bottom core
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910702059.8A
Other languages
English (en)
Other versions
CN112309838A (zh
Inventor
赵君红
赵海
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910702059.8A priority Critical patent/CN112309838B/zh
Priority to US16/818,051 priority patent/US11309182B2/en
Publication of CN112309838A publication Critical patent/CN112309838A/zh
Application granted granted Critical
Publication of CN112309838B publication Critical patent/CN112309838B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底上形成有底部核心材料层，底部核心材料层上形成有多个分立的顶部核心层，相邻顶部核心层之间的区域为凹槽，且凹槽包括连接槽；形成保形覆盖顶部核心层和底部核心材料层的第一侧墙膜；在第一侧墙膜露出的剩余连接槽中形成阻挡结构；以阻挡结构为掩膜，去除顶部核心层顶部和底部核心材料层上的第一侧墙膜，形成第一掩膜侧墙；去除顶部核心层；以所述第一掩膜侧墙和阻挡结构为掩膜，图形化底部核心材料层形成底部核心层；在底部核心层的侧壁上形成第二掩膜侧墙；去除底部核心层。通过阻挡结构，使连接槽所对应位置处的底部核心层宽度较大，从而直接形成不同间隔的目标图形。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
光刻(photolithography)技术是常用的一种图形化方法，是半导体制造工艺中最为关键的生产技术。随着半导体工艺节点的不断减小，自对准双重图形化(self-aligneddouble patterning，SADP)方法成为近年来受到青睐的一种图形化方法，该方法能够增加形成于衬底上的图形的密度，进一步缩小相邻两个图形的间距(pitch)，从而使光刻工艺克服光刻分辨率的极限。
随着图形特征尺寸(critical dimension，CD)的不断缩小，自对准四重图形化(self-aligned quadruple patterning，SAQP)方法应运而生。自对准双重图形化方法在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的两倍，即可以获得1/2最小间距(1/2pitch)，而自对准四重图形化方法在不改变目前光刻技术的前提下(即光刻窗口大小不变)，在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的四倍，即可以获得1/4最小间距(1/4pitch)，从而可以极大地提高半导体集成电路的密度，缩小图形的特征尺寸，进而有利于器件性能的提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，以满足目标图形的不同间隔需求。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有底部核心材料层，所述底部核心材料层上形成有多个分立的顶部核心层，相邻所述顶部核心层之间的区域作为凹槽，且所述凹槽包括适于形成阻挡结构的连接槽；形成保形覆盖所述顶部核心层和底部核心材料层的第一侧墙膜；在所述第一侧墙膜露出的剩余所述连接槽中形成阻挡结构；以所述阻挡结构为掩膜，去除所述顶部核心层顶部以及所述底部核心材料层上的第一侧墙膜，保留位于所述顶部核心层侧壁上以及位于所述阻挡结构底部的剩余所述第一侧墙膜作为第一掩膜侧墙；去除所述顶部核心层；去除所述顶部核心层后，以所述第一掩膜侧墙和阻挡结构为掩膜，图形化所述底部核心材料层，形成底部核心层；在所述底部核心层的侧壁上形成第二掩膜侧墙；形成所述第二掩膜侧墙后，去除所述底部核心层。
相应的，本发明实施例还提供一种半导体结构，包括：基底；底部核心材料层，位于所述基底上；多个分立的顶部核心层，位于所述底部核心材料层上，相邻所述顶部核心层之间的区域作为凹槽，且所述凹槽包括连接槽；侧墙膜，保形覆盖所述顶部核心层和底部核心材料层；阻挡结构，填充于所述侧墙膜露出的剩余所述连接槽中。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在底部核心材料层上形成有多个分立的顶部核心层，相邻所述顶部核心层之间的区域作为凹槽，且所述凹槽包括适于形成阻挡结构的连接槽，随后，在形成保形覆盖所述顶部核心层和底部核心材料层的第一侧墙膜后，在所述第一侧墙膜露出的剩余所述连接槽中形成阻挡结构，且以所述顶部核心层侧壁上以及所述阻挡结构底部的第一侧墙膜作为第一掩膜侧墙，接着，以所述第一掩膜侧墙和阻挡结构为掩膜，图形化所述底部核心材料层，形成底部核心层；后续在所述底部核心层的侧壁上形成第二掩膜侧墙，且通过第二掩膜侧墙将图形传递给基底以形成目标图形，因此，相邻目标图形的间隔(spacer)由所述底部核心层的宽度决定；本发明实施例通过形成所述阻挡结构，使所述连接槽所对应位置处的底部核心层宽度较大，从而能够根据设计需求，直接形成不同间隔的目标图形，与形成等间隔的目标图形后，采用刻蚀工艺去除部分目标图形以增大剩余目标图形间隔的方案相比，本发明实施例所形成的目标图形无需再经历刻蚀工艺，在满足目标图形的不同间隔需求的同时，使得目标图形的质量得到保障。
附图说明
图1至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图14是本发明半导体结构一实施例的结构示意图。
具体实施方式
随着图形特征尺寸的不断缩小，通常选用自对准四重图形化方法形成目标图形，从而在不改变目前光刻技术的前提下，使目标图形获得1/4间距。自对准四重图形化方法虽然能够减小目标图形的间距，但目标图形的间距均相等，因此，目标图形的间隔均相等，从而无法满足目标图形的不同间隔需求。
为了解决所述技术问题，本发明实施例在基底上形成底部核心材料层，在底部核心材料层上形成有多个分立的顶部核心层，相邻所述顶部核心层之间的区域作为凹槽，且所述凹槽包括适于形成阻挡结构的连接槽，随后，在形成保形覆盖所述顶部核心层和底部核心材料层的第一侧墙膜后，在所述第一侧墙膜露出的剩余所述连接槽中形成阻挡结构，且以所述顶部核心层侧壁上以及所述阻挡结构底部的第一侧墙膜作为第一掩膜侧墙，接着，以所述第一掩膜侧墙和阻挡结构为掩膜，图形化所述底部核心材料层，形成底部核心层；后续在所述底部核心层的侧壁上形成第二掩膜侧墙，且通过第二掩膜侧墙将图形传递给基底以形成目标图形，因此，相邻目标图形的间隔由所述底部核心层的宽度决定；本发明实施例通过形成所述阻挡结构，使所述连接槽所对应位置处的底部核心层宽度较大，从而能够根据设计需求，直接形成不同间隔的目标图形，与形成等间隔的目标图形后，采用刻蚀工艺去除部分目标图形以增大剩余目标图形间隔的方案相比，本发明实施例所形成的目标图形无需再经历刻蚀工艺，在满足目标图形的不同间隔需求的同时，使得目标图形的质量得到保障。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图1和图2，提供基底100，所述基底100上形成有底部核心材料层115，所述底部核心材料层115上形成有多个分立的顶部核心层330(如图2所示)，相邻所述顶部核心层330之间的区域作为凹槽331(如图2所示)，且所述凹槽331包括适于形成阻挡结构的连接槽332(如图2所示)。
所述基底100用于为后续形成目标图形做准备。本实施例中，所述基底100用于形成衬底以及位于衬底上的鳍部，即所形成的目标图形为鳍部。
本实施例中，所述基底100的材料为硅。在另一些实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
在又一些实施例中，所述基底还可以包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，所述第一半导体层用于为后续形成衬底提供工艺基础，所述第二半导体层用于为后续形成鳍部提供工艺基础。
在其他实施例中，所述基底还可以包含其他待刻蚀功能层，例如栅极材料层，所形成的目标图形相应还可以为栅极结构。
所述底部核心材料层115用于为后续形成底部核心层提供工艺基础。其中，后续形成于底部核心层侧壁上的第二掩膜侧墙用于作为图形化所述基底100的掩膜。
后续形成第二掩膜侧墙后，还会去除所述底部核心层，因此所述底部核心材料层115为易于被去除的材料，且去除所述底部核心材料层115的工艺对其他膜层的损伤较小。
本实施例中，所述底部核心材料层115的材料为无定形硅。无定形硅是SAQP工艺中常用的核心层材料。在其他实施例中，所述底部核心材料层的材料还可以为无定型碳。
需要说明的是，在形成所述底部核心材料层115之前，还包括：在所述基底100上形成第一缓冲层215；在所述第一缓冲层215上形成研磨停止层225。
在后续形成隔离结构的研磨工艺中，所述研磨停止层225顶部用于定义该研磨工艺的停止位置。本实施例中，所述研磨停止层225的材料为氮化硅。
所述第一缓冲层215用于在形成研磨停止层225时提供缓冲作用，避免直接在基底100上形成研磨停止层225时产生位错的问题。本实施例中，所述第一缓冲层215材料为氧化硅。
还需要说明的是，形成所述底部核心材料层115之前，还包括：在所述研磨停止层225上形成底部刻蚀停止层235。
后续通过刻蚀所述底部核心材料层115以形成底部核心层，所述底部刻蚀停止层235顶面用于定义该刻蚀工艺的停止位置，以免引起过刻蚀的问题，从而降低其下方待刻蚀膜层出现顶面高度不一致问题的概率，使后续所形成目标图形的高度和形貌能满足工艺需求。
此外，后续形成于底部核心层侧壁上的第二掩膜侧墙通过沉积和刻蚀相结合的工艺所形成，在形成所述第二掩膜侧墙的过程中，所述底部刻蚀停止层235顶面也能定义刻蚀工艺的停止位置。其中，在SAQP工艺中，掩膜侧墙选用的材料通常为氮化硅。
因此，本实施例中，所述底部刻蚀停止层235的材料为氧化硅。
氧化硅不仅成本较低、工艺兼容性较高。而且，无定形硅与氧化硅的刻蚀选择比较高，氮化硅与氧化硅的刻蚀选择比也较高，从而减小形成底部核心层和第二掩膜侧墙时所采用刻蚀工艺对所述底部刻蚀停止层235的损伤。此外，所述研磨停止层225的材料为氮化硅，所述底部刻蚀停止层235用于对所述研磨停止层225起到保护作用，以免形成第二掩膜侧墙的工艺对所述研磨停止层225造成损伤。
在其他实施例中，根据底部核心材料层和第二掩膜侧墙的材料，所述底部刻蚀停止层的材料还可以为氮化硅或氮氧化硅。
所述顶部核心层330用于为后续形成第一掩膜侧墙提供工艺基础。具体地，后续在所述顶部核心层330的侧壁上形成第一掩膜侧墙，所述第一掩膜侧墙用于定义相邻目标图形的间隔。
本实施例中，定义目标图形的宽度为预设宽度，定义相邻目标图形的间隔为预设间隔，所述顶部核心层330的宽度W1(如图2所示)相应等于两倍的预设宽度与预设间隔之和。其中，所述顶部核心层330的宽度W1指的是：在与所述顶部核心层330延伸方向相垂直的方向上，所述顶部核心层330的尺寸。
具体地，形成所述顶部核心层330的步骤包括：如图1所示，在所述底部核心材料层115上形成顶部核心材料层335；在所述顶部核心材料层335上形成光刻胶层130；如图2所示，以所述光刻胶层130为掩膜，刻蚀所述顶部核心材料层335，形成所述顶部核心层330。
本实施例中，形成所述顶部核心层330后，采用灰化或湿法去胶的方式，去除所述光刻胶层130。
后续形成第一掩膜侧墙后，还会去除所述顶部核心层330，因此，所述顶部核心层330为易于被去除的材料，且去除所述顶部核心层330的工艺对其他膜层的损伤较小。
本实施例中，所述顶部核心层330的材料为氧化硅。通过选用氧化硅材料，易于使后续第一掩膜侧墙和阻挡结构选用合适的材料，从而在后续刻蚀工艺中，使各膜层之间满足较高的刻蚀选择比。
相邻所述顶部核心层330之间的区域作为凹槽331，相应的，所述凹槽331用于为后续形成第一掩膜侧墙提供空间位置。
本实施例中，所述形成方法用于形成具有不同间隔的目标图形，从而满足目标图形的不同间隔需求，因此，所述凹槽331的数量为多个，且所述多个凹槽331具有不同宽度(未标示)。
所述连接槽331适于填充阻挡结构，即所述连接槽331用于为后续形成阻挡结构提供空间位置。其中，所述连接槽332用于定义部分目标图形的间隔。
本实施例中，所述连接槽331的宽度小于其余所述凹槽331的宽度，从而降低后续在所述连接槽331中形成阻挡结构的工艺难度。
继续参考图1，本实施例中，在形成所述顶部核心材料层335之前，还包括：在所述底部核心材料层115上形成顶部刻蚀停止层325。
在刻蚀所述顶部核心材料层335以形成顶部核心层330的过程中，所述顶部刻蚀停止层325顶面用于定义该刻蚀工艺的停止位置，以免引起过刻蚀的问题，从而降低其下方待刻蚀膜层出现顶面高度不一致问题的概率，使后续所形成目标图形的高度和形貌能满足工艺需求。
而且，后续形成于所述顶部核心层330侧壁上的第一掩膜侧墙通过沉积和刻蚀相结合的工艺所形成，在形成所述第一掩膜侧墙的过程中，所述顶部刻蚀停止层325顶面也能定义刻蚀工艺的停止位置。其中，在后续工艺中，第一掩膜侧墙选用的材料为无定型硅。
因此，本实施例中，所述顶部刻蚀停止层325的材料为氮化硅。
氮化硅与无定形硅的刻蚀选择比较高，氮化硅与氧化硅的刻蚀选择比也较高，从而减小形成顶部核心层330和第一掩膜侧墙时所采用刻蚀工艺对所述顶部刻蚀停止层325的损伤。
在其他实施例中，所述顶部刻蚀停止层的材料还可以为氮氧化硅或氧化硅。
继续参考图1，本实施例中，在形成所述顶部刻蚀停止层325之前，还包括：在所述底部核心材料层115上形成第二缓冲层315。
所述第二缓冲层315用于在形成顶部刻蚀停止层325时提供缓冲作用，避免直接在底部核心材料层115上形成顶部刻蚀停止层325时产生位错的问题。本实施例中，所述第二缓冲层315材料为氧化硅。
参考图3，形成保形覆盖所述顶部核心层330和底部核心材料层115的第一侧墙膜345。
所述第一侧墙膜345用于为后续形成覆盖所述顶部核心层330侧壁的第一掩膜侧墙提供工艺基础。
本实施例中，所述第一侧墙膜345的材料为无定型硅。
后续形成第一掩膜侧墙后，还包括去除所述顶部核心层330的步骤。所述顶部核心层330的材料为氧化硅，在后续去除所述顶部核心层330的过程中，氧化硅和无定型硅的刻蚀选择比较高，即氧化硅的被刻蚀速率大于无定型硅的被刻蚀速率，从而减小去除所述顶部核心层330的工艺对所述第一掩膜侧墙的损伤，进而有利于提高所述第一掩膜侧墙的完整性。
在其他实施例中，所述第一侧墙膜的材料还可以为无定型碳。
本实施例中，所述第一掩膜侧墙用于定义部分相邻目标图形的间隔，因此，沿垂直于所述顶部核心层330侧壁的方向，所述第一掩膜侧墙的厚度决定部分相邻目标图形的间隔，相应的，所述第一侧墙膜345的厚度T1等于部分相邻目标图形的间隔。
本实施例中，采用原子层沉积工艺，形成所述第一侧墙膜345。原子层沉积工艺是以单原子层形式逐层沉积形成薄膜，通常用于进行原子尺度可控的薄膜生长，该工艺具有较强的填隙能力和台阶覆盖能力。随着半导体工艺节点的不断减小，相邻顶部核心层330的间隔越来越小，通过选用原子层沉积工艺，有利于提高第一侧墙膜345的形成质量和厚度均一性，且降低对第一侧墙膜345厚度T1的控制难度，此外，还有利于提高第一侧墙膜345的保形覆盖效果。
在其他实施例中，还可以采用化学气相沉积工艺形成所述第一侧墙膜。
结合参考图4和图5，在所述第一侧墙膜345露出的剩余所述连接槽332(如图2所示)中形成阻挡结构350。
所述阻挡结构350用于作为后续图形化所述底部核心材料层115的掩膜。
后续形成覆盖所述顶部核心层330侧壁的第一掩膜侧墙后，以所述第一掩膜侧墙和阻挡结构350为掩膜，图形化所述底部核心材料层115，形成底部核心层，且后续步骤还包括在所述底部核心层的侧壁上形成第二掩膜侧墙，通过第二掩膜侧墙将图形传递给基底100以形成目标图形，相应的，相邻目标图形的间隔由所述底部核心层的宽度决定。因此，本实施例中，通过形成所述阻挡结构350，使所述连接槽332所对应位置处的底部核心层宽度较大，从而能够根据设计需求，直接形成不同间隔的目标图形，与形成等间隔的目标图形后，采用刻蚀工艺去除部分目标图形以增大剩余目标图形间隔的方案相比，本实施例所形成的目标图形无需再经历刻蚀工艺，在满足目标图形的不同间隔需求的同时，使得目标图形的质量得到保障。
本实施例中，所述阻挡结构350的材料为氮化硅。
后续形成第一掩膜侧墙后，还包括去除所述顶部核心层330的步骤，所述顶部核心层330的材料为氧化硅，在后续去除所述顶部核心层330的过程中，氧化硅和氮化硅的刻蚀选择比较高(刻蚀选择比通常大于30:1)，即氧化硅的被刻蚀速率大于氮化硅的被刻蚀速率，从而能够减小去除所述顶部核心层330的工艺对所述阻挡结构350的损耗，进而使所述阻挡结构350能够在后续图形化所述底部核心材料层115的过程中起到掩膜的作用。
而且，所述第一侧墙膜345的材料为无定型硅，且形成所述阻挡结构350的制程通常包括刻蚀工艺，在所述刻蚀工艺过程中，氮化硅和无定型硅的刻蚀选择比较高，即氮化硅的被刻蚀速率大于无定型硅的被刻蚀速率，因此，在形成所述阻挡结构350的过程中，所述第一侧墙膜345受到损耗的概率较低，从而使得第一掩膜侧墙的质量得到保障。
此外，后续还包括刻蚀第一侧墙膜345以形成第一掩膜侧墙的步骤，在所述刻蚀工艺过程中，无定型硅和氮化硅的刻蚀选择比较高，即无定型硅的被刻蚀速率大于氮化硅的被刻蚀速率，因此，在形第一掩膜侧墙的过程中，所述阻挡结构350受到损耗的概率较低，从而使得所述阻挡结构350的质量得到保障、提高了阻挡结构350的顶面平坦度。
综上，本实施例利用氮化硅、无定型硅以及氧化硅材料间的刻蚀选择比，提高了第一掩膜侧墙和阻挡结构350的完整性，从而提高后续图形传递的精度。
具体地，形成所述阻挡结构350的步骤包括：
参考图4，形成保形覆盖所述第一侧墙膜345的阻挡膜355，所述阻挡膜355填充于所述第一侧墙膜345露出的剩余所述连接槽332(如图2所示)中。
所述阻挡膜355用于为后续形成阻挡结构提供工艺基础。
本实施例中，采用原子层沉积工艺形成所述阻挡膜355。
所述连接槽332的宽度小于剩余所述凹槽331的宽度，在形成所述阻挡膜355的过程中，随着沉积材料厚度的不断增加，最终使位于所述连接槽332侧壁上的阻挡膜355相接触，从而将所述连接槽332填满。
通过选用原子层沉积工艺，提高了所述阻挡膜355的保形覆盖效果和厚度均一性，因此，后续易于将所述第一侧墙膜345上的阻挡膜355去除，同时，使得所述连接槽332中的阻挡膜335被保留。而且，通过选用原子层沉积工艺，能够满足半导体工艺节点的不断减小的发展趋势。
相应的，本实施例中，所述连接槽宽度332与两倍的所述第一侧墙膜345厚度T1(如图3所示)的差值小于或等于两倍的所述阻挡膜355厚度，从而使所述阻挡膜355能够填充至所述连接槽332中。
参考图5，去除所述第一侧墙膜345上的阻挡膜355，保留所述连接槽332(如图2所示)中的剩余所述阻挡膜355作为所述阻挡结构350。
与所述阻挡膜355的厚度相比，位于连接槽332中的阻挡膜355高度更高，因此，所述连接槽332中的阻挡膜335难以被去除，从而能够在去除所述连接槽332以外的阻挡膜355的同时，使得所述连接槽332中的阻挡膜335被保留。
因此，本实施例中，采用各向同性的无掩膜刻蚀(blanket etch)工艺，去除所述第一侧墙膜345上的阻挡膜355。通过采用各向同性的无掩膜刻蚀工艺，不仅能够去除所述第一侧墙膜345顶部和所述底部核心材料层115上方的阻挡膜355，还能够去除所述定义侧墙膜345侧壁上的阻挡膜355。
本实施例中，所述各向同性的无掩膜刻蚀工艺为各向同性的干法刻蚀工艺。通过选用各向同性的干法刻蚀工艺，有利于提高刻蚀工艺的可控性；而且，在刻蚀过程中，能够以位于所述顶部核心层330顶部的第一侧墙膜345表面作为刻蚀停止位置，从而降低对所述连接槽332中的阻挡膜335造成过刻蚀的概率。
本实施例中，在形成所述阻挡结构350的过程中，所述第一侧墙膜345能够对所述顶部核心层330以及所述第一侧墙膜345下方的膜层(例如：顶部刻蚀停止层325)起到保护作用，从而减小所述顶部核心层330以及所述第一侧墙膜345下方的膜层受到损耗的概率，进而提高图形传递的精度。
需要说明的是，在其他实施例中，根据实际情况，也可以采用化学气相沉积工艺形成所述阻挡膜，所述阻挡膜填充于所述第一侧墙膜露出的所述凹槽中，且还覆盖所述第一侧墙膜。相应的，通过掩膜(mask)在所述第一侧墙膜上形成遮挡层，所述遮挡层覆盖所述连接槽中的所述第一侧墙膜，以所述遮挡层为掩膜，刻蚀所述第一侧墙膜，以形成所述阻挡结构。
参考图6，以所述阻挡结构350为掩膜，去除所述顶部核心层330顶部以及所述底部核心材料层115上的第一侧墙膜345(如图5所示)，保留位于所述顶部核心层330侧壁上以及位于所述阻挡结构350底部的剩余所述第一侧墙膜345作为第一掩膜侧墙340。
所述第一掩膜侧墙340也用于作为后续图形化所述底部核心材料层115的掩膜。因此，沿垂直于所述顶部核心层330侧壁的方向，所述第一掩膜侧墙340的厚度W2决定部分相邻目标图形的间隔。
本实施例中，采用各向异性的无掩膜刻蚀工艺进行刻蚀，形成所述第一掩膜侧墙340。通过选用各向异性的无掩膜刻蚀工艺，选择性地沿基底100表面法线方向对第一侧墙膜345进行刻蚀，从而能够去除所述顶部核心层330顶部以及所述底部核心材料层115上的第一侧墙膜345，并使得所述顶部核心层330侧壁上的第一侧墙膜345被保留。具体地，所述各向异性的无掩膜刻蚀工艺为各向异性的干法刻蚀工艺。
参考图7，形成所述第一掩膜侧墙340后，去除所述顶部核心层330(如图6所示)。
去除所述顶部核心层330，从而为后续图形化所述底部核心材料层115做准备。
本实施例中，采用湿法刻蚀工艺刻蚀去除所述顶部核心层330，易于将所述顶部核心层330去除干净。
本实施例中，所述顶部核心层330的材料为氧化硅，所述湿法刻蚀工艺采用的刻蚀溶液相应为氢氟酸溶液。
去除顶部核心层330后，第一掩膜侧墙340分立设置于底部核心材料层115上，且所述阻挡结构350的侧壁上形成有第一掩膜侧墙340，所述阻挡结构350底部和底部核心材料层115之间形成有第一掩膜侧墙340，所述第一侧墙膜345和阻挡结构350能够共同作为后续图形化底部核心材料层115的掩膜。
参考图8，去除所述顶部核心层330(如图6所示)后，以所述第一掩膜侧墙340(如图7所示)和阻挡结构350(如图7所示)为掩膜，图形化所述底部核心材料层115(如图7所示)，形成多个分立的底部核心层110。
所述底部核心层110用于为后续形成第二掩膜侧墙提供工艺基础，从而通过SAQP工艺实现图形转移。
本实施例中，沿所述基底100指向底部核心材料层115的方向上，所述底部核心材料层115上依次形成有第二缓冲层315和顶部刻蚀停止层325，因此，以所述第一掩膜侧墙340和阻挡结构350为掩膜，采用干法刻蚀工艺，依次刻蚀所述顶部刻蚀停止层325、第二缓冲层315和底部核心材料层115。
干法刻蚀工艺具有各向异性的刻蚀特性，有利于提高所述底部核心层110的形貌质量，而且，在所述干法刻蚀工艺过程中，通过调整刻蚀参数，能够在同一设备中依次刻蚀所述顶部刻蚀停止层325、第二缓冲层315和底部核心材料层115，工艺简单，且无需转换机台。
需要说明的是，所述第一掩膜侧墙340还位于所述阻挡结构350底部和底部核心材料层115之间，因此，在图形传递的过程中，即使所述阻挡结构350发生损耗，所述阻挡结构350底部的第一掩膜侧墙340仍能继续起到刻蚀掩膜的作用，工艺风险低。
还需要说明的是，在图形传递的过程中，所述第一掩膜侧墙340和阻挡结构350也会发生损耗。本实施例中，在形成所述底部核心层110后，所述第一掩膜侧墙340和阻挡结构350均已被去除。
所述第一掩膜侧墙340和阻挡结构350共同作为图形化所述底部核心材料层115的掩膜，因此，与所述连接槽332(如图2所示)相对应的位置处，所述底部核心层110的宽度等于所述连接槽332的宽度。
结合参考图9，形成所述底部核心层110后，还包括：去除所述底部核心层110顶部剩余的所述顶部刻蚀停止层325和第二缓冲层315。
具体地，去除剩余的所述顶部刻蚀停止层325和第二缓冲层315的步骤包括：在所述底部刻蚀停止层235上形成保护层(图未示)，所述保护层露出所述顶部刻蚀停止层325和第二缓冲层315；形成所述保护层后，依次刻蚀所述顶部刻蚀停止层325和第二缓冲层315；去除所述保护层。
所述底部刻蚀停止层235的材料和第二缓冲层315的材料相同，所述保护层用于对所述底部刻蚀停止层235起到保护作用，以免所述底部刻蚀停止层235受到刻蚀损伤。
所述保护层为易于去除的材料，且去除所述保护层的工艺对所述底部刻蚀停止层235的损伤较小。本实施例中，所述保护层的材料为BARC(bottom anti-reflectivecoating，底部抗反射涂层)材料。在其他实施例中，所述保护层的材料还可以为ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、SOC(spin on carbon，旋涂碳)或DUO(DeepUV Light Absorbing Oxide，深紫外光吸收氧化层)材料。
本实施例中，采用湿法刻蚀工艺，去除剩余的所述顶部刻蚀停止层325、第二缓冲层315，从而提高去除效果和去除效率。
本实施例中，所述顶部刻蚀停止层325的材料为氮化硅，相应采用磷酸溶液，去除剩余的所述顶部刻蚀停止层325。
本实施例中，所述第二缓冲层315的材料为氧化硅，相应采用氢氟酸溶液，去除剩余的所述第二缓冲层315。
本实施例中，去除剩余的所述顶部刻蚀停止层325、第二缓冲层315后，采用灰化工艺，去除所述保护层。
结合参考图10和图11，在所述底部核心层110的侧壁上形成第二掩膜侧墙140。
所述第二掩膜侧墙140用于作为后续图形化所述基底100的掩膜，从而形成目标图形。因此，沿垂直于所述底部核心层110侧壁的方向，所述第二掩膜侧墙140的厚度W3等于目标图形的宽度。
具体地，形成所述第二掩膜侧墙140的步骤包括：形成保形覆盖所述底部核心层110和基底100的第二侧墙膜145(如图11所示)；去除所述底部核心层110顶部以及所述基底100上的第二侧墙膜145，保留所述底部核心层110侧壁上的剩余第二侧墙膜145作为所述第二掩膜侧墙140。
本实施例中，采用各向异性的无掩膜刻蚀工艺进行刻蚀，形成所述第二掩膜侧墙140，从而能够去除所述底部核心层110顶部以及所述基底100上的第二侧墙膜145，并使得所述底部核心层110侧壁上的第二侧墙膜145被保留。
具体地，所述各向异性的无掩膜刻蚀工艺为干法刻蚀工艺。
本实施例中，所述第二掩膜侧墙140的材料为氮化硅。
氮化硅是常用于作为刻蚀掩膜的材料。而且，所述底部刻蚀停止层235的材料为氧化硅，氧化硅和氮化硅的刻蚀选择比较高，从而能够较好地将所述第二掩膜侧墙140的图形传递至所述底部刻蚀停止层235中。
参考图12，形成所述第二掩膜侧墙140后，去除所述底部核心层110(如图11所示)。
通过去除所述底部核心层110，从而为后续图形成所述基底100提供工艺基础。
本实施例中，采用湿法刻蚀工艺刻蚀去除所述底部核心层110，易于将所述底部核心层110去除干净。
本实施例中，所述底部核心层110的材料为无定形硅，相应采用Cl2和HBr的混合溶液或TMAH溶液，去除所述底部核心层110。
参考图13，所述形成方法还包括：去除所述底部核心层110(如图11所示)后，以所述第二掩膜侧墙140为掩膜，图形化所述基底100(如图12所示)，形成凸出于剩余所述基底100的目标图形102。
本实施例中，所述底部核心层110用于定义相邻目标图形102的间隔，且所述第一掩膜侧墙340(如图8所示)和阻挡结构350(如图8所示)共同作为图形化所述底部核心材料层115以形成底部核心层110的掩膜，因此，在所述阻挡结构350的作用下，图形化所述基底100后，能够直接形成不同间隔的目标图形102，以满足不同间隔需求。
具体地，以所述第二掩膜侧墙140为掩膜，依次刻蚀底部刻蚀停止层235、研磨停止层225、第一缓冲层215和基底100，形成凸出于剩余基底100的目标图形102。
本实施例中，采用干法刻蚀工艺，依次刻蚀底部刻蚀停止层235、研磨停止层225、第一缓冲层215和基底100。
干法刻蚀工艺具有各向异性的刻蚀特性，有利于提高所述目标图形102的形貌质量，而且，在所述干法刻蚀工艺过程中，通过调整刻蚀参数，能够在同一设备中依次刻蚀底部刻蚀停止层235、研磨停止层225、第一缓冲层215和基底100，工艺简单，且无需转换机台。
本实施例中，图形化基底100后，剩余基底100用于作为衬底101，所述目标图形102为鳍部，且所述鳍部与衬底101为一体结构。
在其他实施例中，当所述基底包括第一半导体层以及外延生长于第一半导体层上的第二半导体层时，刻蚀所述基底的步骤中，仅刻蚀所述第二半导体层，所述第一半导体层用于作为衬底，凸出于第一半导体层上的剩余第二半导体层用于作为鳍部。相应的，鳍部的材料也可以与衬底的材料不同。
相应的，本发明还提供一种半导体结构。参考图14，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底400；底部核心材料层415，位于所述基底400上；多个分立的顶部核心层630，位于所述底部核心材料层415上，相邻所述顶部核心层630之间的区域作为凹槽631，且所述凹槽631包括连接槽(未标示)；侧墙膜645，保形覆盖所述顶部核心层630和底部核心材料层415；阻挡结构650，填充于所述侧墙膜645露出的剩余所述连接槽中。
所述基底400用于为形成目标图形做准备。
本实施例中，所述基底400用于形成衬底以及位于衬底上的鳍部，即所形成的目标图形为鳍部。
本实施例中，所述基底400的材料为硅。在另一些实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
在又一些实施例中，所述基底还可以包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，所述第一半导体层用于为后续形成衬底提供工艺基础，所述第二半导体层用于为后续形成鳍部提供工艺基础。
在其他实施例中，所述基底还可以包含其他待刻蚀功能层，例如栅极材料层，所形成的目标图形相应还可以为栅极结构。
所述底部核心材料层415用于为后续形成底部核心层提供工艺基础。其中，所述底部核心层用于为形成第二掩膜侧墙提供工艺基础，形成于底部核心层侧壁上的第二掩膜侧墙用于作为图形化所述基底400的掩膜。
在后续形成第二掩膜侧墙后，还会去除所述底部核心层，因此所述底部核心材料层415为易于被去除的材料，且去除所述底部核心材料层415的工艺对其他膜层的损伤较小。
本实施例中，所述底部核心材料层415的材料为无定形硅。无定形硅是SAQP工艺中常用的核心层材料。在其他实施例中，所述底部核心材料层的材料还可以为无定型碳。
需要说明的是，所述半导体结构还包括：第一缓冲层515，位于所述基底400和底部核心材料层415之间；研磨停止层525，位于所述第一缓冲层515和底部核心材料层415之间。
在后续形成隔离结构的研磨工艺中，所述研磨停止层525顶部用于定义该研磨工艺的停止位置。本实施例中，所述研磨停止层525的材料为氮化硅。
所述第一缓冲层515用于在形成研磨停止层525时提供缓冲作用，避免直接在基底400上形成研磨停止层525时产生位错的问题。本实施例中，所述第一缓冲层515材料为氧化硅。
还需要说明的是，所述半导体结构还包括：底部刻蚀停止层535，位于所述研磨停止层525和底部核心材料层415之间。
后续通过刻蚀所述底部核心材料层415以形成底部核心层，所述底部刻蚀停止层535顶面用于定义该刻蚀工艺的停止位置，以免引起过刻蚀的问题，从而降低其下方待刻蚀膜层出现顶面高度不一致问题的概率，使后续所形成目标图形的高度和形貌能满足工艺需求。此外，后续形成于底部核心层侧壁上的第二掩膜侧墙通过沉积和刻蚀相结合的工艺所形成，在形成所述第二掩膜侧墙的过程中，所述底部刻蚀停止层535顶面也能定义刻蚀工艺的停止位置。其中，在SAQP工艺中，掩膜侧墙选用的材料通常为氮化硅。
因此，本实施例中，所述底部刻蚀停止层535的材料为氧化硅。
氧化硅不仅成本较低、工艺兼容性较高。而且，无定形硅与氧化硅的刻蚀选择比较高，氮化硅与氧化硅的刻蚀选择比也较高，从而减小形成底部核心层和第二掩膜侧墙时所采用刻蚀工艺对所述底部刻蚀停止层535的损伤。此外，所述研磨停止层525的材料为氮化硅，所述底部刻蚀停止层535用于对所述研磨停止层525起到保护作用，以免形成第二掩膜侧墙的工艺对所述研磨停止层525造成损伤。
在其他实施例中，根据底部核心材料层和第二掩膜侧墙的材料，所述底部刻蚀停止层的材料还可以为氮化硅或氮氧化硅。
所述顶部核心层630用于为形成第一掩膜侧墙提供工艺基础。
具体地，后续在所述顶部核心层630的侧壁上形成第一掩膜侧墙，所述第一掩膜侧墙用于定义相邻目标图形的间隔。
本实施例中，定义目标图形的宽度为预设宽度，定义相邻目标图形的间隔为预设间隔，所述顶部核心层630的宽度(未标示)相应等于两倍的预设宽度与预设间隔之和。其中，所述顶部核心层630的宽度指的是：在与所述顶部核心层630延伸方向相垂直的方向上，所述顶部核心层630的尺寸。
后续形成第一掩膜侧墙后，还会去除所述顶部核心层630，因此，所述顶部核心层630为易于被去除的材料，且去除所述顶部核心层630的工艺对其他膜层的损伤较小。本实施例中，所述顶部核心层630的材料为氧化硅。通过选用氧化硅材料，易于使后续第一掩膜侧墙和阻挡结构650选用合适的材料，从而在后续刻蚀工艺中，使各膜层之间满足较高的刻蚀选择比。
本实施例中，所述半导体结构还包括：顶部刻蚀停止层625，位于所述底部核心材料层上415上。相应的，所述顶部核心层630位于所述顶部刻蚀停止层625上。
所述顶部核心层630通过刻蚀顶部核心材料层所形成，所述顶部刻蚀停止层625顶面用于定义该刻蚀工艺的停止位置，以免引起过刻蚀的问题，从而降低其下方待刻蚀膜层出现顶面高度不一致问题的概率，使后续所形成目标图形的高度和形貌能满足工艺需求。
此外，后续通过刻蚀所述侧墙膜645，以形成位于所述顶部核心层630侧壁上的第一掩膜侧墙，所述顶部刻蚀停止层625顶面也能定义该刻蚀工艺的停止位置。其中，所述侧墙膜645的材料为无定型硅。
因此，本实施例中，所述顶部刻蚀停止层625的材料为氮化硅。
氮化硅与无定形硅的刻蚀选择比较高，氮化硅与氧化硅的刻蚀选择比也较高，从而减小形成顶部核心层630和第一掩膜侧墙时所采用刻蚀工艺对所述顶部刻蚀停止层625的损伤。
在其他实施例中，根据各膜层之间刻蚀选择比的要求，所述顶部刻蚀停止层的材料还可以为氮氧化硅或氧化硅。
本实施例中，所述半导体结构还包括：第二缓冲层615，位于所述底部核心材料层415和顶部刻蚀停止层625之间。
所述第二缓冲层615用于在形成顶部刻蚀停止层625时提供缓冲作用，避免直接在底部核心材料层415上形成顶部刻蚀停止层625时产生位错的问题。本实施例中，所述第二缓冲层615材料为氧化硅。
相邻所述顶部核心层630之间的区域作为凹槽631，相应的，所述凹槽631用于为所述侧墙膜645的形成提供空间位置。
本实施例中，所述凹槽631的数量为多个，且所述多个凹槽631具有不同宽度(未标示)，从而形成具有不同间隔的目标图形，进而满足目标图形的不同间隔需求。
所述连接槽适于填充阻挡结构650。其中，所述连接槽用于定义部分目标图形的间隔。
本实施例中，所述连接槽的宽度小于其余所述凹槽631的宽度，从而降低后续在所述连接槽631中形成阻挡结构650的工艺难度。
所述侧墙膜645用于为后续形成覆盖所述顶部核心层630侧壁的第一掩膜侧墙提供工艺基础。
本实施例中，所述侧墙膜645的材料为无定型硅。
后续形成第一掩膜侧墙后，还包括去除所述顶部核心层630的步骤，所述顶部核心层630的材料为氧化硅，在后续去除所述顶部核心层630的过程中，氧化硅和无定型硅的刻蚀选择比较高，即氧化硅的被刻蚀速率大于无定型硅的被刻蚀速率，从而减小去除所述顶部核心层630的工艺对所述第一掩膜侧墙的损伤，进而有利于提高所述第一掩膜侧墙的完整性。
在其他实施例中，所述侧墙膜的材料还可以为无定型碳。
本实施例中，所述第一掩膜侧墙用于定义相邻目标图形的间隔，因此，沿垂直于所述顶部核心层630侧壁的方向，所述第一掩膜侧墙的宽度决定部分相邻目标图形的间隔，相应的，所述侧墙膜645的厚度(未标示)等于部分相邻目标图形的间隔。
所述阻挡结构650用于作为后续图形化所述底部核心材料层115的掩膜。
后续形成覆盖所述顶部核心层630侧壁的第一掩膜侧墙后，以所述第一掩膜侧墙和阻挡结构650为掩膜，图形化所述底部核心材料层415，形成底部核心层，且后续步骤还包括在所述底部核心层的侧壁上形成第二掩膜侧墙，通过第二掩膜侧墙将图形传递给基底400以形成目标图形，相应的，相邻目标图形的间隔由所述底部核心层的宽度决定。因此，本实施例中，通过所述阻挡结构650，使所述连接槽所对应位置处的底部核心层宽度较大，从而能够根据设计需求，直接形成不同间隔的目标图形，与形成等间隔的目标图形后，采用刻蚀工艺去除部分目标图形以增大剩余目标图形间隔的方案相比，本实施例所述目标图形无需再经历刻蚀工艺，在满足目标图形的不同间隔需求的同时，使得目标图形的质量得到保障。
本实施例中，所述阻挡结构650的材料为氮化硅。
后续形成第一掩膜侧墙后，还包括去除所述顶部核心层630的步骤，所述顶部核心层630的材料为氧化硅，在后续去除所述顶部核心层630的过程中，氧化硅和氮化硅的刻蚀选择比较高，即氧化硅的被刻蚀速率大于氮化硅的被刻蚀速率，从而减小去除所述顶部核心层630的工艺对所述阻挡结构650的损耗，进而使所述阻挡结构650能够在后续图形化所述底部核心材料层415的过程中起到掩膜的作用。
而且，所述侧墙膜645的材料为无定型硅，且形成所述阻挡结构650的制程通常包括刻蚀工艺，在所述刻蚀工艺过程中，氮化硅和无定型硅的刻蚀选择比较高，即氮化硅的被刻蚀速率大于无定型硅的被刻蚀速率，因此，在形成所述阻挡结构650的过程中，所述侧墙膜645受到损耗的概率较低，从而使得第一掩膜侧墙的质量得到保障。
此外，后续还包括刻蚀所述侧墙膜645以形成第一掩膜侧墙的步骤，在所述刻蚀工艺过程中，无定型硅和氮化硅的刻蚀选择比较高，即无定型硅的被刻蚀速率大于氮化硅的被刻蚀速率，因此，在形成所述第一掩膜侧墙的过程中，所述阻挡结构650受到损耗的概率较低，从而使得所述阻挡结构650的质量得到保障。
综上，本实施例利用氮化硅、无定型硅以及氧化硅材料间的刻蚀选择比，提高了第一掩膜侧墙和阻挡结构650的完整性，从而提高后续图形传递的精度。
所述半导体结构可以采用前述实施例的形成方法形成，也可以采用其他形成方法形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有底部核心材料层，所述底部核心材料层上形成有多个分立的顶部核心层，相邻所述顶部核心层之间的区域作为凹槽，且所述凹槽包括适于形成阻挡结构的连接槽；
形成保形覆盖所述顶部核心层和底部核心材料层的第一侧墙膜；
在所述第一侧墙膜露出的剩余所述连接槽中形成阻挡结构，所述阻挡结构覆盖所述连接槽侧壁上的第一侧墙膜、以及所述连接槽底部的第一侧墙膜；
形成所述阻挡结构之后，以所述阻挡结构为掩膜，去除所述顶部核心层顶部以及所述底部核心材料层上的第一侧墙膜，保留位于所述顶部核心层侧壁上以及位于所述阻挡结构底部的剩余所述第一侧墙膜作为第一掩膜侧墙；
去除所述顶部核心层；
去除所述顶部核心层后，以所述第一掩膜侧墙和阻挡结构为掩膜，图形化所述底部核心材料层，形成底部核心层；
在所述底部核心层的侧壁上形成第二掩膜侧墙；
形成所述第二掩膜侧墙后，去除所述底部核心层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成方法还包括：去除所述底部核心层后，以所述第二掩膜侧墙为掩膜，图形化所述基底，形成凸出于剩余所述基底的目标图形。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述顶部核心层的材料为氧化硅，所述第一侧墙膜的材料为无定型硅或无定型碳，所述阻挡结构的材料为氮化硅。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述底部核心材料层的材料为无定型硅或无定型碳。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述凹槽的数量为多个，且所述多个凹槽具有不同宽度，所述连接槽的宽度小于剩余所述凹槽的宽度；
在所述第一侧墙膜露出的剩余所述连接槽中形成阻挡结构的步骤包括：形成保形覆盖所述第一侧墙膜的阻挡膜，所述阻挡膜填充于所述第一侧墙膜露出的剩余所述连接槽中；去除所述第一侧墙膜上的阻挡膜，保留所述连接槽中的剩余所述阻挡膜作为所述阻挡结构。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，采用各向同性的干法刻蚀工艺，去除所述第一侧墙膜上的阻挡膜。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，采用各向异性的干法刻蚀工艺，去除所述顶部核心层顶部以及所述底部核心材料层上的第一侧墙膜。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺，形成所述第一侧墙膜。
9.如权利要求5所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺，形成所述阻挡膜。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述底部核心层的侧壁上形成第二掩膜侧墙的步骤包括：形成保形覆盖所述底部核心层和基底的第二侧墙膜；
去除所述底部核心层顶部以及所述基底上的第二侧墙膜，保留所述底部核心层侧壁上的剩余第二侧墙膜作为所述第二掩膜侧墙。
11.如权利要求1或4所述的半导体结构的形成方法，其特征在于，在所述底部核心材料层上形成所述顶部核心层之前，还包括：在所述底部核心材料层上形成顶部刻蚀停止层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述顶部刻蚀停止层的材料为氮化硅。
13.如权利要求5所述的半导体结构的形成方法，其特征在于，所述连接槽宽度与两倍的所述第一侧墙膜厚度的差值小于或等于两倍的所述阻挡膜厚度。
14.如权利要求2所述的半导体结构的形成方法，其特征在于，图形化所述基底后，剩余的所述基底用于作为衬底，所述目标图形为鳍部。
15.一种半导体结构，其特征在于，包括：
基底；
底部核心材料层，位于所述基底上；
多个分立的顶部核心层，位于所述底部核心材料层上，相邻所述顶部核心层之间的区域作为凹槽，且所述凹槽包括连接槽；
侧墙膜，保形覆盖所述顶部核心层和底部核心材料层；
阻挡结构，填充于所述侧墙膜露出的剩余所述连接槽中，所述阻挡结构覆盖所述连接槽侧壁上的侧墙膜、以及所述连接槽底部的侧墙膜。
16.如权利要求15所述的半导体结构，其特征在于，所述顶部核心层的材料为氧化硅，所述侧墙膜的材料为无定型硅或无定型碳，所述阻挡结构的材料为氮化硅。
17.如权利要求15所述的半导体结构，其特征在于，所述底部核心材料层的材料为无定型硅或无定型碳。
18.如权利要求15或17所述的半导体结构，其特征在于，所述半导体结构还包括：顶部刻蚀停止层，位于所述底部核心材料层上；
所述顶部核心层位于所述顶部刻蚀停止层上。
19.如权利要求18所述的半导体结构，其特征在于，所述顶部刻蚀停止层的材料为氮化硅。
CN201910702059.8A 2019-07-31 2019-07-31 半导体结构及其形成方法 Active CN112309838B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910702059.8A CN112309838B (zh) 2019-07-31 2019-07-31 半导体结构及其形成方法
US16/818,051 US11309182B2 (en) 2019-07-31 2020-03-13 Semiconductor structure and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910702059.8A CN112309838B (zh) 2019-07-31 2019-07-31 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN112309838A CN112309838A (zh) 2021-02-02
CN112309838B true CN112309838B (zh) 2023-07-28

Family

ID=74259417

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910702059.8A Active CN112309838B (zh) 2019-07-31 2019-07-31 半导体结构及其形成方法

Country Status (2)

Country Link
US (1) US11309182B2 (zh)
CN (1) CN112309838B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864094A (zh) * 2019-11-26 2021-05-28 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TWI761827B (zh) * 2020-05-05 2022-04-21 力晶積成電子製造股份有限公司 半導體圖案化製程
US20220285162A1 (en) * 2021-03-02 2022-09-08 Changxin Memory Technologies, Inc Method of manufacturing semiconductor structure and semiconductor structure
CN115241047A (zh) * 2021-04-23 2022-10-25 长鑫存储技术有限公司 半导体结构的制备方法
CN113517181A (zh) * 2021-04-27 2021-10-19 长江先进存储产业创新中心有限责任公司 一种硬掩膜叠层结构及半导体器件的形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103839769A (zh) * 2012-11-20 2014-06-04 华邦电子股份有限公司 形成图案的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7807575B2 (en) * 2006-11-29 2010-10-05 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices
US7846849B2 (en) * 2007-06-01 2010-12-07 Applied Materials, Inc. Frequency tripling using spacer mask having interposed regions
US9209038B2 (en) * 2014-05-02 2015-12-08 GlobalFoundries, Inc. Methods for fabricating integrated circuits using self-aligned quadruple patterning
US9997369B2 (en) * 2016-09-27 2018-06-12 International Business Machines Corporation Margin for fin cut using self-aligned triple patterning
US10249496B2 (en) * 2017-05-05 2019-04-02 Globalfoundries Inc. Narrowed feature formation during a double patterning process
US10304744B1 (en) * 2018-05-15 2019-05-28 International Business Machines Corporation Inverse tone direct print EUV lithography enabled by selective material deposition

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103839769A (zh) * 2012-11-20 2014-06-04 华邦电子股份有限公司 形成图案的方法

Also Published As

Publication number Publication date
US20210035803A1 (en) 2021-02-04
CN112309838A (zh) 2021-02-02
US11309182B2 (en) 2022-04-19

Similar Documents

Publication Publication Date Title
CN112309838B (zh) 半导体结构及其形成方法
CN111370299B (zh) 半导体结构及其形成方法
KR101477337B1 (ko) 자가-정렬 트렌치 형성
CN111640656B (zh) 半导体器件及其形成方法
CN112151608B (zh) 半导体结构及其形成方法
TW202218161A (zh) 半導體結構及其形成方法
CN111199880B (zh) 一种半导体器件的制造方法和半导体器件
US10957550B2 (en) Semiconductor structure and formation method thereof
US20210119023A1 (en) FinFET Transistor Cut Etching Process Method
CN114334619A (zh) 半导体结构的形成方法
CN110690117B (zh) 半导体结构及其形成方法
US11557480B2 (en) Semiconductor structure and fabrication method thereof
CN112349588B (zh) 半导体结构的形成方法、晶体管
CN112017948B (zh) 半导体结构及其形成方法
CN112018034B (zh) 半导体结构及其形成方法
CN112908836B (zh) 半导体结构及其形成方法
CN113327843B (zh) 半导体结构的形成方法
CN113851376B (zh) 半导体结构的形成方法
KR100566305B1 (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
CN117832064A (zh) 半导体结构的形成方法
CN111952170B (zh) 半导体器件及其形成方法
CN114334817A (zh) 半导体结构及其形成方法
CN111668093B (zh) 半导体器件及其形成方法
CN114496735A (zh) 半导体结构及其形成方法
CN113972170A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant