CN114334817A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括第一区域和第二区域，所述第一区域环绕于所述第二区域的侧部，所述基底包括图形材料层和分立于所述图形材料层上的第一核心层；在所述第二区域的所述第一核心层的侧壁上形成侧核心层，所述第一核心层和所述侧核心层作为第二核心层；在所述第一核心层和第二核心层的侧壁上形成侧墙层；去除所述第一核心层和第二核心层；以所述侧墙层为掩膜刻蚀所述图形材料层形成目标图形。本申请实施例在保证第一区域的目标图形的横向间隔不变的情况下，仅扩大被第一区域环绕的第二区域的目标图形的横向间隔，能够满足目标图形多样化横向间隔的要求，有利于提高半导体结构的电学性能。

Description

半导体结构及其形成方法

技术领域

本申请实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

光刻(photolithography)技术是常用的一种图形化方法，是半导体制造工艺中最为关键的生产技术。随着半导体工艺节点的不断减小，自对准双重图形化(self-aligneddouble patterning，SADP)方法成为近年来受到青睐的一种图形化方法，该方法能够增加形成于衬底上的图形的密度，进一步缩小相邻两个图形的间距(pitch)，从而使光刻工艺克服光刻分辨率的极限。

随着图形特征尺寸(critical dimension，CD)的不断缩小，自对准四重图形化(self-aligned quadruple patterning，SAQP)方法应运而生。自对准双重图形化方法在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的两倍，即可以获得1/2最小间距(1/2pitch)，而自对准四重图形化方法在不改变目前光刻技术的前提下(即光刻窗口大小不变)，在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的四倍，即可以获得1/4最小间距(1/4pitch)，从而可以极大地提高半导体集成电路的密度，缩小图形的特征尺寸，进而有利于器件性能的提高。

发明内容

本申请实施例解决的问题是提供一种半导体结构及其形成方法，提升器件的电学性能。

为解决上述问题，本申请实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区域和第二区域，所述第一区域环绕于所述第二区域的侧部，所述基底包括图形材料层和分立于所述图形材料层上的第一核心层；在所述第二区域的所述第一核心层的侧壁上形成侧核心层，所述第一核心层和所述侧核心层作为第二核心层；在所述第一核心层和第二核心层的侧壁上形成侧墙层；去除所述第一核心层和第二核心层；以所述侧墙层为掩膜刻蚀所述图形材料层形成目标图形。

相应的，本申请实施例还提供一种半导体结构，包括：基底，所述基底包括第一区域和第二区域，所述第一区域环绕于所述第二区域的侧部；目标图形，分立于所述基底上，以垂直于所述第一区域的所述目标图形的延伸方向为横向，所述第二区域中目标图形之间的横向间隔大于所述第一区域中目标图形之间的横向间隔。

与现有技术相比，本申请实施例的技术方案具有以下优点：

本申请实施例所提供的半导体结构的形成方法中，所述第一区域环绕于所述第二区域的侧部，在所述第二区域的所述第一核心层的侧壁上形成侧核心层，第二区域II的所述第一核心层和所述侧核心层作为第二核心层，以平行于所述图形材料层的表面，且垂直于所述第一核心层延伸方向为横向，所述第二核心层的横向尺寸大于所述第一核心层的横向尺寸，在所述第二核心层的侧壁上形成侧墙层，相应的，所述第二区域的所述侧墙层之间的横向间隔大于所述第一区域的所述侧墙层之间的横向间隔，从而第二区域的目标图形的横向间隔大于所述第一区域的目标图形的横向间隔；综上，本申请实施例在保证第一区域的目标图形的横向间隔不变的情况下，仅扩大被第一区域环绕的第二区域的目标图形的横向间隔，能够满足目标图形多样化横向间隔的要求，有利于提高半导体结构的电学性能。

可选方案中，形成的所述目标图形包括伪栅结构，所述半导体结构的形成方法还包括：形成覆盖所述伪栅结构的侧壁且露出所述伪栅结构顶部的层间介质层；去除所述伪栅结构，在所述层间介质层中形成栅极开口；在所述栅极开口中形成栅极结构；在所述第二区域的所述栅极结构上形成栅极插塞。本申请实施例中，所述第二区域的所述目标图形的横向间隔较大，因此形成在第二区域的栅极结构上的栅极插塞之间的横向间隔较远，所述第二区域的栅极结构上的栅极插塞之间不易出现桥接的情况。本申请实施例，所述第二区域的栅极结构之间的横向间隔较大，相应的，所述第一区域的栅极结构和第二区域的栅极结构之间的间隔较小，因为所述第一区域环绕于所述第二区域的侧部，从而第一区域的栅极结构和第二区域的栅极结构之间横向间隔较小的区域较小，仅扩大需要连接栅极插塞的栅极结构之间的横向间隔，有利于降低所述第一区域的栅极结构和第二区域的栅极结构桥接的风险，优化半导体结构的电学性能。

可选方案中，形成的所述目标图形包括鳍部，所述半导体结构的形成方法还包括：形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部分顶壁和部分侧壁，所述第二区域的所述鳍部之间的所述栅极结构的横向尺寸较大，从而沿所述鳍部的延伸方向，刻蚀所述第二区域的所述鳍部之间的所述栅极结构，在第二区域中形成断开所述栅极结构的开口的过程中，不易误刻蚀所述鳍部，所述开口的形成窗口较大，有利于提高半导体结构的电学性能。

附图说明

图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图；

图8至图24是本申请半导体结构的形成方法第一实施例中各步骤对应的结构示意图；

图25是本申请半导体结构的结构示意图。

具体实施方式

目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。

参考图1至图7，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1，提供基底，所述基底包括衬底1、位于所述衬底1上的抗刻蚀层2以及位于抗刻蚀层2上的图形定义层3。

结合图1，参考图2至图5，经过多次掺杂成膜步骤，依次在所述图形定义层3中形成多个掺杂层9(如图5所示)，所述掺杂成膜步骤包括：在所述图形定义层3上形成第一掩膜层7；在所述第一掩膜层7中形成露出所述图形定义层3的开口8；在所述开口8露出的所述图形定义层3中掺杂离子，形成掺杂层9；形成所述掺杂层9后，去除所述第一掩膜层7；所述掺杂层9的耐刻蚀度大于所述图形定义层3的耐刻蚀度。

所述第一掩膜层7包括：有机材料层4、位于所述有机材料层4上的抗反射涂层5以及位于所述抗反射涂层5上的第一光刻胶层6。

参考图6，形成多个所述掺杂层9后，去除所述图形定义层3。

参考图7，以所述掺杂层9为掩膜刻蚀所述衬底1，形成目标图形10。

具体的，所述目标图形10为伪栅结构，后续将所述伪栅结构替换成栅极结构，在所述栅极结构上形成栅极插塞，形成所述栅极插塞的过程中，为了使得栅极插塞能够顺利与栅极结构的顶部接触，为了降低相邻栅极插塞桥接的概率，通常会增大相邻栅极插塞之间的间隔，为了使栅极插塞还能够形成在栅极结构上，会将相应的栅极结构的横向尺寸做大，相应的导致栅极结构之间的间隔较小，易增大栅极结构之间桥接的风险，所述半导体结构的电性性能不佳。

为了解决所述技术问题，本申请实施例提供一种半导体结构的形成方法，包括：所述第一区域环绕于所述第二区域的侧部，在所述第二区域的所述第一核心层的侧壁上形成侧核心层，第二区域II的所述第一核心层和所述侧核心层作为第二核心层，以平行于所述图形材料层的表面，且垂直于所述第一核心层延伸方向为横向，所述第二核心层的横向尺寸大于所述第一核心层的横向尺寸，在所述第二核心层的侧壁上形成侧墙层，相应的，所述第二区域的所述侧墙层之间的横向间隔大于所述第一区域的所述侧墙层之间的横向间隔，从而第二区域的目标图形的横向间隔大于所述第一区域的目标图形的横向间隔，综上，本申请实施例在保证第一区域的目标图形的横向间隔不变的情况下，仅扩大被第一区域环绕的第二区域的目标图形的横向间隔，能够满足目标图形多样化横向间隔的要求，有利于提高半导体结构的电学性能。

为使本申请实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本申请的具体实施例做详细的说明。

图8至图24是本申请半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图8至图11，图9为图8在AA处的剖面图，提供基底100(如图11所示)，所述基底100包括第一区域I和第二区域II，所述第一区域I环绕于所述第二区域II的侧部，所述基底100包括图形材料层101和分立于所述图形材料层101上的第一核心层102(如图11所示)。

所述基底100为后续形成目标图形做准备。

平行于所述图形材料层101表面，且垂直于所述第一核心层102的延伸方向为横向，所述基底100包括第一区域I和第二区域II，所述第一区域I和第二区域II均用于形成目标图形，所述第一区域I用于形成横向间隔均一性高的目标图形，第二区域II用于形成的目标图形之间的横向间隔大于第一区域I中的目标图形的横向间隔。

后续过程中，图形化所述图形材料层101，形成目标图形。

本实施例中，所述目标图形用于作为伪栅结构，为后续形成栅极结构占据空间位置。其他实施例中，目标图形还可以为鳍部。

本实施例中，所述图形材料层101的材料包括：无定形硅。无定形硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成图形材料层101的工艺难度和工艺成本。

所述第一核心层为102后续形成侧核心层提供工艺平台。

具体的，所述第一核心层102的材料包括：无定形硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述第一核心层102的材料包括硅。硅是工艺常用、成本较低的介电材料，具有较高的工艺兼容性，有利于降低形成第一核心层102的工艺难度和工艺成本。

需要说明的是，提供基底100的步骤中，所述图形材料层101和所述第一核心层102之间形成有刻蚀停止材料层103。

后续在第二区域II的所述第一核心层102的侧壁上形成侧核心层的过程中，所述刻蚀停止材料层103用于保护图形材料层101不易受到损伤；第二区域的所述第一核心层和其侧壁上的侧核心层作为第二核心层，后续以所述第二核心层为掩膜刻蚀所述图形材料层101前，会先刻蚀所述刻蚀停止材料层103，形成刻蚀停止层，所述第二核心层和刻蚀停止层共同作为刻蚀图形材料层101，形成目标图形的刻蚀掩膜层。

具体的，提供基底100步骤包括：

如图8和图9所示，图9为图8在AA处的剖面图，提供图形材料层101；在所述图形材料层101上形成第二核心材料膜104。

所述第二核心材料膜104为形成第一核心层102做准备。

本实施例中，所述第二核心材料膜104的材料包括：无定形硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述第二核心材料膜104的材料包括硅。硅是工艺常用、成本较低的介电材料，具有较高的工艺兼容性，有利于降低形成第二核心材料膜104的工艺难度和工艺成本。

如图10所示，对所述第二核心材料膜104进行掺杂，形成核心材料层105。

后续图形化所述核心材料层105，形成第一核心层102。对所述第二核心材料膜104进行掺杂，用于提高所述第二核心材料膜104的耐刻蚀度，也就是说，所述核心材料层105的耐刻蚀度大于所述第二核心材料膜104的耐刻蚀度。

具体的，对所述第二核心材料膜104进行掺杂的步骤中，掺杂离子包括B和C中的一种或两种。掺杂离子能够提高硅的活化能，具有掺杂离子的硅在刻蚀过程中不易发生化学反应，相应的不易形成反应副产物，从而所述核心材料层105的耐刻蚀度大于所述第二核心材料膜104的耐刻蚀度。本实施例中，掺杂离子包括B。

本实施例中，采用离子注入工艺对所述第二核心材料膜104进行掺杂，形成核心材料层105。离子注入具有操作简单，工艺成本低等特点。

如图11所示，图形化所述核心材料层105，剩余的所述核心材料层105作为第一核心层102。

本实施例中，采用自对准双重成像工艺(Self-aligned Double Patterning，SADP)、自对准四重成像工艺(self-aligned quadruple patterning，SAQP)或者自对准多重成像工艺(self-aligned multiple patterning，SAMP)图形化所述核心材料层105，形成所述第一核心层102。相应的，所述第一区域I的第一核心层102之间的横向间隔和第二区域II的第一核心层102之间的横向间隔相等。

其他实施例中，采用干法刻蚀工艺图形化所述核心材料层，形成所述第一核心层。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使第一核心层的形貌满足工艺需求，且还有利于提高所述核心材料层的去除效率。采用干法刻蚀工艺图形化所述核心材料层的过程中，能够以所述刻蚀停止材料层的顶部为刻蚀停止位置，降低对图形材料层的损伤。

参考图12至图20，在所述第二区域II的所述第一核心层102的侧壁上形成侧核心层106(如图19所示)，第二区域II的所述第一核心层102和所述侧核心层106作为第二核心层107。

所述第一区域I环绕于所述第二区域II的侧部，在所述第二区域II的所述第一核心层102的侧壁上形成侧核心层106，第二区域II的所述第一核心层102和所述侧核心层106作为第二核心层107，以平行于所述图形材料层101的表面，且垂直于所述第一核心层102延伸方向为横向，也就是说，所述第二核心层107的横向尺寸大于所述第一核心层102的横向尺寸，后续在所述第二核心层107的侧壁上形成侧墙层，相应的，所述第二区域II的所述侧墙层之间的横向间隔大于所述第一区域I的所述侧墙层之间的横向间隔，从而第二区域II的目标图形的横向间隔大于所述第一区域I的目标图形的横向间隔，综上，本申请实施例在保证第一区域I的目标图形的横向间隔不变的情况下，仅扩大被第一区域I环绕的第二区域II的目标图形的横向间隔，能够满足目标图形多样化横向间隔的要求，有利于提高半导体结构的电学性能。

本实施例中，所述侧核心层106的材料与所述第一核心层102的材料相同。后续以第二核心层107为掩膜刻蚀图形材料层101的步骤中，所述第二核心层107中所述侧核心层106和第一核心层102的耐刻蚀度相同，所述第二核心层107能够很好的起到刻蚀掩膜的作用，有利于提高所述目标图形的形成质量。

本实施例中，所述侧核心层106的材料包括：掺杂B的无定形硅。

需要说明的是，形成侧核心层106的步骤中，所述侧核心层106的横向尺寸D1不宜过大也不宜过小。若所述侧核心层106的横向尺寸D1过大，需要花费过多的工艺时间和工艺材料形成所述侧核心层106，且若所述侧核心层106的横向尺寸D1过大，相应的，易导致第二区域的第二核心层107和第一区域的所述第一核心层102之间的横向距离过小，后续依据所述第一核心层102和第二核心层107为掩膜刻蚀所述图形材料层101，形成目标图形的过程中，产生的反应物杂质易堆积在第一核心层102和第二核心层107之间，所述第一核心层102和第二核心层107不能分别起到掩膜的作用，导致所述第一区域I的目标图形和第二区域II的目标图形易桥接在一起。本实施例中，所述目标图形为伪栅结构，后续将伪栅结构替换成栅极结构，相应的第一区域I的栅极结构和第二区域II的栅极结构易桥接，导致半导体结构的电学性能不佳。若所述侧核心层106的横向尺寸D1过小，后续以第一核心层102和第二核心层107为掩膜刻蚀所述图形材料层101形成目标图形，所述第二区域II的目标图形与所述第一区域I的目标图形的横向尺寸相差较小。本实施例中，所述目标图形为伪栅结构，后续将伪栅结构替换成栅极结构，在第二区域II的栅极结构上形成栅极插塞，与第一区域I的栅极结构的横向尺寸相比，所述第二区域II的栅极结构的横向尺寸增大不显著，在扩大所述栅极插塞之间的间隔的同时，所述栅极插塞与第二区域II的所述栅极结构的接触面积过小，或者栅极插塞与第二区域II的栅极结构不接触，导致半导体结构的电学性能不佳。本实施例中，以垂直于所述核心层的侧壁为横向，形成侧核心层106的步骤中，所述侧核心层106的横向尺寸D1(如图19所示)大于2纳米且小于20纳米。

具体的，在所述第二区域II的所述第一核心层102的侧壁上形成侧核心层106的步骤包括：

如图12所示，在所述第一核心层102和所述第一核心层102露出的所述图形材料层101上形成第一核心材料膜108。

所述第一核心材料膜108为形成所述侧核心层106做准备。

具体的，所述第一核心材料膜108保形覆盖在所述第一核心层102上和所述第一核心层102露出的所述刻蚀停止材料层103上。

具体的，所述第一核心材料膜108的材料包括：无定形硅。本实施例中，所述第一核心材料膜108的材料包括无定形硅。无定形硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一核心材料膜108的工艺难度和工艺成本。

本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述第一核心材料膜108。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高第一核心材料膜108的厚度均一性，使第一核心材料膜108的能够保形覆盖在所述第一核心层102的侧壁、所述第一核心层102顶部以及所述刻蚀停止材料层103上；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述第一核心材料膜108的保形覆盖能力。在其他实施例中，还可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述第一核心材料膜。

如图13至图17所示，对所述第二区域II的第一核心层102侧壁上的所述第一核心材料膜108进行掺杂，形成所述侧核心层106，所述侧核心层106的耐刻蚀度大于所述第一核心材料膜108的耐刻蚀度。

第二区域II的所述侧核心层106和第一核心层102共同作为第二核心层107，从而所述第二核心层107的横向尺寸大于所述第一核心层102的横向尺寸。

具体的，如图13和图14所示，图14为图13在AA处的剖面图，对所述第二区域II的第一核心层102侧壁上的所述第一核心材料膜108进行掺杂的步骤包括：形成遮挡层109，所述遮挡层109覆盖所述第一区域I，且露出所述第二区域II的第一核心层102侧壁上的所述第一核心材料膜108。

后续对所述遮挡层109露出的所述第一核心材料膜108进行掺杂的过程中，所述遮挡层109能够保护所述第一区域I的第一核心材料膜108不易被掺杂。

所述遮挡层109为能够起到掩膜作用且易于去除的材料，使得在后续去除遮挡层109时减少对第一核心层102和第二核心层107的损伤。

本实施例中，所述遮挡层109包括有机材料层(图中未示出)、位于所述有机材料层上的抗反射涂层(图中未示出)以及位于所述抗反射涂层上的光刻胶层(图中未示出)。

本实施例中，所述有机材料层包括ODL(organic dielectric layer，有机介电层)材料、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料或者SOC(spin oncarbon)材料。

本实施例中，抗反射涂层的材料包括BARC(bottom anti-reflective coating，底部抗反射涂层)材料或者Si-ARC(Silicon anti-reflective coating，含硅抗反射涂层)材料。

如图15至图17所示，图16为图15在AA处的剖面图，图17为图15在BB处的剖面图。以所述遮挡层109为掩膜，对所述第二区域II的第一核心层102侧壁上的所述第一核心材料膜108进行掺杂，形成所述侧核心层106。

本实施例中，采用离子注入工艺对所述第二区域II的第一核心层102侧壁上的所述第一核心材料膜108进行掺杂，形成侧核心层106。离子注入具有操作简单，工艺成本低等特点。

具体的，对所述第二区域II的第一核心层102侧壁上的所述第一核心材料膜108进行掺杂的步骤中，注入离子B和C中的一种或两种。掺杂离子能够提高无定形硅的活化能，具有掺杂离子的无定形硅在刻蚀过程中不易发生化学反应，相应的不易形成反应副产物，从而所述侧核心层106的耐刻蚀度大于所述第一核心材料膜108的耐刻蚀度。本实施例中，注入离子包括B。

需要说明的是，离子的注入方向与所述图形材料层101表面法线的夹角不宜过大也不宜过小。若所述夹角过大，相应的，遮蔽效应(shadow)的副作用较明显，易导致离子过多的注入遮挡层109中，相应的，第二区域II的第一核心层102侧壁上的所述第一核心材料膜108的掺杂量较少，形成的侧核心层106的耐刻蚀度小于所述第一核心层102的耐刻蚀度，后续以所述第二核心层107为掩膜刻蚀所述图形材料层101的过程中，侧核心层106易过早的被刻蚀去除，侧核心层106不能很好的起到掩膜的作用，导致目标图形的横向尺寸小于预设横向尺寸，与第一区域I的目标图形的横向尺寸相比增大不显著。本实施例中，所述目标图形为伪栅结构，相应的，后续将伪栅结构替换成栅极结构，在第二区域II的栅极结构上形成栅极插塞，与第一区域I的栅极结构的横向尺寸相比，所述第二区域II的栅极结构的横向尺寸增大不显著，在扩大所述栅极插塞之间的间隔的同时，所述栅极插塞与第二区域II的所述栅极结构的接触面积过小，或者栅极插塞与第二区域II的栅极结构不接触，导致半导体结构的电学性能不佳。本实施例中，离子的注入方向与图形材料层101表面法线的夹角小于30°。

需要说明的是，对所述第二区域II的第一核心层102侧壁上的所述第一核心材料膜108进行掺杂的步骤中，掺杂浓度不宜过大也不宜过小。若掺杂浓度过大，需花费过多的工艺时间进行掺杂才能达到，半导体结构的形成效率不高。若掺杂浓度过小，形成的侧核心层106与第一核心材料膜108相比耐刻蚀度提升不明显，后续去除剩余的所述第一核心材料膜108的过程中，所述侧核心层106易受损伤，相应的导致后续形成在所述第二核心层侧壁上的侧墙层的形成质量较差，进而导致后续形成的目标图形的形成质量较差。本实施例中，掺杂浓度为1.0E15原子每立方厘米至1.0E20原子每立方厘米。

需要说明的是，掺杂离子的过程中，通过多次离子注入，形成侧核心层106，通过控制每次离子注入的能量，使得离子能够较为均匀的掺杂在所述侧核心层106的各个高度位置，后续以所述第一核心层102和第二核心层107为掩膜刻蚀所述图形材料层101，形成目标图形的过程中，所述侧核心层106各个高度位置的耐刻蚀度相同，有利于提高第二区域II的目标图形的形成质量。

需要说明的是，对所述第二区域II的第一核心层102侧壁上的所述第一核心材料膜108进行掺杂的过程中，所述第二区域II的所述第一核心层102顶部的所述第一核心材料膜108也被掺杂。

如图18至图20，图19为图18在AA处的剖面图，图20为图18在BB处的剖面图。所述半导体结构的形成方法还包括：形成侧核心层106后，去除剩余的所述第一核心材料膜108前，去除所述遮挡层109。

所述遮挡层109的材料包括有机材料，形成所述侧核心层106后，去除所述遮挡层109，使得有机材料不易污染机台。

本实施例中，采用灰化工艺去除所述遮挡层109。其他实施例中，还可以采用湿法刻蚀工艺去除所述遮挡层。具体的，湿法刻蚀溶液包括硫酸。

所述半导体结构的形成方法还包括：形成所述侧核心层106后，去除剩余的所述第一核心材料膜108。

后续在第一核心层102和第二核心层107的侧壁上形成侧墙层，去除剩余的第一核心材料膜108，使得第二区域II中的第二核心层107侧壁上的侧墙层之间的间隔大于第一区域I中的第一核心层102侧壁上的侧墙层之间的间隔。

本实施例中，采用湿法刻蚀工艺去除剩余的所述第一核心材料膜108。湿法刻蚀工艺具有操作简单，刻蚀速率快，工艺成本低等优点。

具体的，去除剩余的所述第一核心材料膜108的刻蚀溶液包括：四甲基氢氧化铵溶液(TMAH)和氨水。

其他实施例中，所述半导体结构的形成方法还包括：形成所述第一核心材料膜后，对所述第二区域II的第一核心层侧壁上的所述第一核心材料膜进行掺杂前，去除第一核心层上的所述第一核心材料膜。

后续在所述第一核心层和第二核心层的侧壁上形成侧墙层；去除所述第一核心层和第二核心层；以所述侧墙层为掩膜刻蚀所述图形材料层形成目标图形。去除所述第二核心层顶部的所述第一核心材料膜，易使得后续形成在第一核心层和第二核心层侧壁上的侧墙层的高度相同，也就是说后续刻蚀所述图形材料层101的掩膜的均一性较高，有利于提高目标图形的均一性，优化半导体结构的电学性能。

具体的，去除第一核心层上的所述第一核心材料膜的过程中，还去除所述刻蚀停止材料层表面的所述第一核心材料膜。

具体的，采用无掩膜干法刻蚀工艺，去除所述第一核心层顶部的所述第一核心材料膜。无掩膜干法刻蚀工艺具有各向异性刻蚀的特性，有利于保证将所述第一核心层顶端以及抗刻蚀材料层表面的第一核心材料膜去除的同时，对第一核心层侧壁的第一核心材料膜的损伤较小，有利于避免对第一核心层侧壁上的第一核心材料膜横向刻蚀，使得第一核心层侧壁上的第一核心材料膜不易减薄，从而保证第二区域的第二核心层的横向尺寸满足工艺要求。此外，无掩膜干法刻蚀工艺能够省去一张光罩(mask)，降低了形成侧核心层的工艺成本。

参考图21至图23，图22为图21在AA处的剖面图，图23为图21在BB处的剖面图。在第一核心层102和第二核心层107的侧壁上形成侧墙层110。

所述侧墙层110作为后续刻蚀所述图形材料层101的刻蚀掩膜。

具体的，所述侧墙层110的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述侧墙层110的材料包括氮化硅。氮化硅是工艺常用的材料，氮化硅硬度和致密度较高，是常用的掩膜材料。

形成所述侧墙层110的步骤包括：在所述第一核心层102和第二核心层107，以及所述第一核心层102和第二核心层107露出的所述抗刻蚀材料层103上保形覆盖侧墙材料层(图中未示出)；去除所述第一核心层102和第二核心层107顶部，以及所述抗刻蚀材料层103表面的所述侧墙材料层，剩余的位于所述第一核心层102和第二核心层107侧壁的所述侧墙材料层作为侧墙层。

本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述侧墙材料层。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高侧墙材料层的厚度均一性，使侧墙材料层能够保形覆盖在所述第一核心层102和第二核心层107的侧壁、所述第一核心层102和第二核心层107露出的所述刻蚀停止材料层103上；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述侧墙材料层的保形覆盖能力。在其他实施例中，还可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成侧墙材料层。

本实施例中，采用无掩膜干法刻蚀工艺去除所述第一核心层102和第二核心层107顶部的所述侧墙材料层，以及抗刻蚀材料层103表面的侧墙材料层。

在将所述第一核心层102和第二核心层107顶端以及抗刻蚀材料层103表面的侧墙材料层去除的同时，不易对第一核心层102和第二核心层107侧壁上的侧墙材料层横向刻蚀，使得第一核心层102和第二核心层107侧壁上的侧墙材料层不易减薄，使得后续侧墙层110能够起到较好的掩膜作用。从而能够省去一张光罩(mask)，降低了形成所述侧墙层110的工艺成本。

继续参考图21至图23，去除所述第一核心层102和第二核心层107。

去除所述第一核心层102和第二核心层107，为后续以所述侧墙层110为掩膜刻蚀所述图形材料层101做准备。

本实施例中，采用干法刻蚀工艺去除所述第一核心层102和第二核心层107。采用干法刻蚀工艺去除所述第一核心层102和第二核心层107的过程中，所述侧墙层110的损伤较小。

本实施例中，采用Cl₂和HBr中的一种或两种来去除所述第一核心层102和第二核心层107。

参考图24，以所述侧墙层110为掩膜刻蚀所述图形材料层101形成目标图形111。

本实施例中，以所述侧墙层110为掩膜刻蚀所述图形材料层101形成目标图形111。干法刻蚀工艺为各向异性刻蚀工艺，使得形成的目标图形111的形貌质量较好。

在以所述侧墙层110为掩膜刻蚀所述图形材料层101前，所述侧墙层110先刻蚀刻蚀停止材料层103，形成刻蚀停止层。相应的，在形成所述目标图形111的过程中，以侧墙层110和刻蚀停止层共同作为掩膜刻蚀图形材料层101。

需要说明的是，形成所述目标图形111的步骤中，在第一区域I和第二区域II交界处，所述第一区域I中的所述目标图形111与所述第二区域II中的所述目标图形111的横向间隔D2不宜过大也不宜过小。若所述第一区域I中的所述目标图形111与所述第二区域II中的所述目标图形111的横向间隔D2过大，相应的，前述所形成的侧核心层106的横向尺寸较小，相应的所述第二区域II的目标图形111与所述第一区域I的目标图形111的横向尺寸相差较小。本实施例中，所述目标图形111为伪栅结构，后续将伪栅结构替换成栅极结构，在第二区域II的栅极结构上形成栅极插塞，与第一区域I的栅极结构的横向尺寸相比，所述第二区域II的栅极结构的横向尺寸增大不显著，在扩大所述栅极插塞之间的间隔的同时，所述栅极插塞与第二区域II的所述栅极结构的接触面积过小，或者栅极插塞与第二区域II的栅极结构不接触，导致半导体结构的电学性能不佳。若所述第一区域I中的所述目标图形111与所述第二区域II中的所述目标图形111的横向间隔D2过小，所述第一区域I中的所述目标图形111与所述第二区域II中的所述目标图形111具有桥接的风险，本实施例中，所述目标图形为伪栅结构，后续将伪栅结构替换成栅极结构，相应的第一区域I的栅极结构和第二区域II的栅极结构易桥接，导致半导体结构的电学性能不佳。本实施例中，所述第一区域I中的所述目标图形111与所述第二区域II中的所述目标图形111的横向间隔为5纳米至13纳米。

本实施例中，以所述侧墙层110为掩膜刻蚀所述图形材料层101的步骤中，形成的所述目标图形111包括伪栅结构。

所述半导体结构的形成方法还包括：形成覆盖所述伪栅结构的侧壁且露出所述伪栅结构顶部的所述层间介质层；去除所述伪栅结构，在所述层间介质层中形成栅极开口；在所述栅极开口中形成栅极结构；在所述第二区域II的所述栅极结构上形成栅极插塞。

本申请实施例中，所述第二区域II的所述目标图形的横向间隔较大，因此形成在第二区域II的栅极结构上的栅极插塞之间的横向间隔较远，所述第二区域II的栅极结构上的栅极插塞之间不易出现桥接的情况。本申请实施例，所述第二区域II的栅极结构之间的横向间隔较大，相应的，所述第一区域I的栅极结构和第二区域II的栅极结构之间的间隔较小，因为所述第一区域I环绕于所述第二区域II的侧部，从而第一区域I的栅极结构和第二区域II的栅极结构之间横向间隔较小的区域较小，仅扩大需要连接栅极插塞的栅极结构之间的横向间隔，有利于降低所述第一区域I的栅极结构和第二区域II的栅极结构桥接的风险，优化半导体结构的电学性能。

其他实施例中，以所述侧墙层为掩膜刻蚀所述图形材料层的步骤中，形成的所述目标图形包括鳍部；

所述半导体结构的形成方法还包括：形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部分顶壁和部分侧壁；沿鳍部的延伸方向，刻蚀所述第二区域的所述鳍部之间的所述栅极结构，在第二区域中形成断开栅极结构的开口。

形成的所述目标图形包括鳍部，所述半导体结构的形成方法还包括：形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部分顶壁和部分侧壁，所述第二区域的所述鳍部之间的所述栅极结构的横向尺寸较大，沿所述鳍部的延伸方向，刻蚀所述第二区域的所述鳍部之间的所述栅极结构，在第二区域中形成断开所述栅极结构的开口的过程中，不易误刻蚀所述鳍部，所述开口的形成窗口较大，有利于提高半导体结构的电学性能。

在另一些实施例中，所述半导体结构的形成方法用于形成与非闪存(NAND Flash)器件。相应的，以所述侧墙层为掩膜刻蚀所述图形材料层的步骤中，形成的所述目标图形包括浮置栅极、位于所述浮置栅极上的栅介质层以及位于所述栅介质层上的控制栅极构成的叠层结构。

相应的，参考图25，本申请实施例还提供一种半导体结构。

所述半导体结构包括：基底，所述基底包括第一区域I和第二区域II，所述第一区域I环绕于所述第二区域II的侧部；目标图形211，分立于所述基底上，以垂直于所述第一区域I的所述目标图形211的延伸方向为横向，所述第二区域II中目标图形211之间的横向间隔，大于所述第一区域I中目标图形211之间的横向间隔。

本申请实施提供的所述半导体结构中，所述第一区域I环绕于所述第二区域II的侧部，且第二区域II的目标图形211的横向间隔大于所述第一区域I的目标图形211的横向间隔，综上，本申请实施例在保证第一区域I的目标图形211的间隔均一性较高的情况下，仅扩大第二区域II的目标图形211的横向间隔，能够满足目标图形211多样的需求，有利于提高半导体结构的电学性能。

需要说明的是，在所述第一区域I和第二区域II的交界处，所述第一区域I中的所述目标图形211与所述第二区域II中的所述目标图形211之间的横向间隔D2不宜过大，也不宜过小。若所述横向间隔D2过小，所述第一区域I中的所述目标图形211与所述第二区域II中的所述目标图形211具有桥接的风险，本实施例中，所述目标图形为伪栅结构，后续将伪栅结构替换成栅极结构，相应的第一区域I的栅极结构和第二区域II的栅极结构易桥接，导致半导体结构的电学性能不佳。若所述第一区域I中的所述目标图形211与所述第二区域II中的所述目标图形211的横向间隔D2过大，相应的所述第二区域II的目标图形211与所述第一区域I的目标图形211的横向尺寸相差较小。本实施例中，所述目标图形211为伪栅结构，后续将伪栅结构替换成栅极结构，在第二区域II的栅极结构上形成栅极插塞，与第一区域I的栅极结构的横向尺寸相比，所述第二区域II的栅极结构的横向尺寸增大不显著，在扩大所述栅极插塞之间的间隔的同时，所述栅极插塞与第二区域II的所述栅极结构的接触面积过小，或者栅极插塞与第二区域II的栅极结构不接触，导致半导体结构的电学性能不佳。若所述第一区域I中的所述目标图形211与所述第二区域II中的所述目标图形211的横向间隔D2过小。本实施例中，所述第一区域I中的所述目标图形211与所述第二区域II中的目标图形211之间的横向间隔D2为5纳米至13纳米。

本实施例中，所述目标图形211的材料无定形硅。本实施例中，所述目标图形111包括伪栅结构。

后续形成覆盖所述伪栅结构的侧壁且露出所述伪栅结构顶部的所述层间介质层；去除所述伪栅结构，在所述层间介质层中形成栅极开口；在所述栅极开口中形成栅极结构；在所述第二区域II的所述栅极结构上形成栅极插塞。

本申请实施例中，所述第二区域II的所述目标图形211的横向间隔较大，因此形成在第二区域II的栅极结构上的栅极插塞之间的横向间隔较远，所述第二区域II的栅极结构上的栅极插塞之间不易出现桥接的情况。本申请实施例，所述第二区域II的栅极结构之间的横向间隔较大，相应的，所述第一区域I的栅极结构和第二区域II的栅极结构之间的间隔较小，因为所述第一区域I环绕于所述第二区域II的侧部，从而第一区域I的栅极结构和第二区域II的栅极结构之间横向间隔较小的区域较小，仅扩大需要连接栅极插塞的栅极结构之间的横向间隔，有利于降低所述第一区域I的栅极结构和第二区域II的栅极结构桥接的风险，优化半导体结构的电学性能。

其他实施例中，所述目标图形包括鳍部。所述半导体结构还包括：横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部分顶壁和部分侧壁；所述半导体结构还包括：开口，断开所述第二区域的所述鳍部之间的所述栅极结构。

所述第二区域的所述鳍部之间的所述栅极结构的横向尺寸较大，沿所述鳍部的延伸方向，刻蚀所述第二区域的所述鳍部之间的所述栅极结构，在第二区域中形成断开所述栅极结构的开口的过程中，不易误刻蚀所述鳍部，所述开口的形成窗口较大，有利于提高半导体结构的电学性能。

在另一些实施例中，所述半导体结构为后续形成与非闪存(NAND Flash)器件做准备。相应的，所述目标图形包括浮置栅极、位于所述浮置栅极上的栅介质层以及位于所述栅介质层上的控制栅极构成的叠层结构。

本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本申请披露如上，但本申请并非限定于此。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各种更动与修改，因此本申请的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供基底，所述基底包括第一区域和第二区域，所述第一区域环绕于所述第二区域的侧部，所述基底包括图形材料层和分立于所述图形材料层上的第一核心层；

在所述第二区域的所述第一核心层的侧壁上形成侧核心层，第二区域的所述第一核心层和所述侧核心层作为第二核心层；

在所述第一核心层和第二核心层的侧壁上形成侧墙层；

去除所述第一核心层和第二核心层；

以所述侧墙层为掩膜刻蚀所述图形材料层形成目标图形。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，以平行于所述图形材料层的表面，且垂直于所述第一核心层的侧壁为横向，在所述第二区域的所述第一核心层的侧壁上形成侧核心层的步骤中，所述侧核心层的横向尺寸大于2纳米且小于20纳米。

3.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第二区域的所述第一核心层的侧壁上形成侧核心层的步骤包括：

在所述第一核心层和所述第一核心层露出的所述图形材料层上形成第一核心材料膜；

对所述第二区域的第一核心层侧壁上的所述第一核心材料膜进行掺杂，形成所述侧核心层，所述侧核心层的耐刻蚀度大于所述第一核心材料膜的耐刻蚀度；

所述半导体结构的形成方法还包括：形成所述侧核心层后，去除剩余的所述第一核心材料膜。

4.如权利要求3所述的半导体结构的形成方法，其特征在于，对所述第二区域的所述第一核心层侧壁上的所述第一核心材料膜进行掺杂的步骤包括：形成遮挡层，所述遮挡层覆盖所述第一区域且露出所述第二区域的第一核心层侧壁上的所述第一核心材料膜；

以所述遮挡层为掩膜，对所述第二区域的第一核心层侧壁上的所述第一核心材料膜进行掺杂，形成所述侧核心层；

所述半导体结构的形成方法还包括：形成侧核心层后，去除剩余的所述第一核心材料膜前，去除所述遮挡层。

5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一核心材料膜的材料包括：无定形硅。

6.如权利要求3所述的半导体结构的形成方法，其特征在于，采用化学气相沉积工艺或者原子层沉积工艺形成所述第一核心材料膜。

7.如权利要求3所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成所述第一核心材料膜后，对所述第二区域的第一核心层侧壁上的所述第一核心材料膜进行掺杂前，去除所述第一核心层顶部的所述第一核心材料膜。

8.如权利要求7所述的半导体结构的形成方法，其特征在于，采用无掩膜干法刻蚀工艺去除所述第一核心层顶部的所述第一核心材料膜。

9.如权利要求3所述的半导体结构的形成方法，其特征在于，采用离子注入工艺对所述第二区域的第一核心层侧壁上的所述第一核心材料膜进行掺杂，形成侧核心层。

10.如权利要求9所述的半导体结构的形成方法，其特征在于，对所述第二区域的第一核心层侧壁上的所述第一核心材料膜进行掺杂的步骤中，注入离子包括B和C中的一种或两种，掺杂浓度为1.0E15原子每立方厘米至1.0E20原子每立方厘米，离子的注入方向与所述图形材料层表面法线的夹角小于30°。

11.如权利要求1所述的半导体结构的形成方法，其特征在于，采用Cl₂和HBr中的一种或两种去除所述第一核心层和第二核心层。

12.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，采用自对准双重成像工艺、自对准四重成像工艺或者自对准多重成像工艺图形化所述核心材料层，形成所述第一核心层。

13.如权利要求1所述的半导体结构的形成方法，其特征在于，以垂直于所述第一区域的所述目标图形的延伸方向为横向；

形成所述目标图形的步骤中，在第一区域和第二区域交界处，所述第一区域中的所述目标图形与所述第二区域中的所述目标图形的横向间隔为5纳米至13纳米。

14.如权利要求1所述的半导体结构的形成方法，其特征在于，以所述侧墙层为掩膜刻蚀所述图形材料层的步骤中，形成的所述目标图形包括伪栅结构；

所述半导体结构的形成方法还包括：形成覆盖所述伪栅结构的侧壁且露出所述伪栅结构顶部的层间介质层；

去除所述伪栅结构，在所述层间介质层中形成栅极开口；

在所述栅极开口中形成栅极结构；

在所述第二区域的所述栅极结构上形成栅极插塞。

15.如权利要求1所述的半导体结构的形成方法，其特征在于，以所述侧墙层为掩膜刻蚀所述图形材料层的步骤中，形成的所述目标图形包括鳍部；

所述半导体结构的形成方法还包括：形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部分顶壁和部分侧壁；

沿所述鳍部的延伸方向，刻蚀所述第二区域的所述鳍部之间的所述栅极结构，在第二区域中形成断开所述栅极结构的开口。

16.如权利要求1所述的半导体结构的形成方法，其特征在于，以所述侧墙层为掩膜刻蚀所述图形材料层的步骤中，形成的所述目标图形包括浮置栅极、位于所述浮置栅极上的栅介质层以及位于所述栅介质层上的控制栅极构成的叠层结构。

17.一种半导体结构，其特征在于，包括：

基底，所述基底包括第一区域和第二区域，所述第一区域环绕于所述第二区域的侧部；

目标图形，分立于所述基底上，以垂直于所述第一区域的所述目标图形的延伸方向为横向，所述第二区域中目标图形之间的横向间隔大于所述第一区域中目标图形之间的横向间隔。

18.如权利要求17所述的半导体结构，其特征在于，在第一区域和第二区域交界处，所述第一区域中的所述目标图形与所述第二区域中的所述目标图形之间的横向间隔为5纳米至13纳米。

19.如权利要求17所述的半导体结构，其特征在于，所述目标图形包括伪栅结构。

20.如权利要求17所述的半导体结构，其特征在于，所述目标图形包括鳍部；

所述半导体结构还包括：横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部分顶壁和部分侧壁；

所述半导体结构还包括：开口，断开所述第二区域的所述鳍部之间的所述栅极结构。

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