CN114639604A - 半导体结构的形成方法 - Google Patents
半导体结构的形成方法 Download PDFInfo
- Publication number
- CN114639604A CN114639604A CN202011492600.6A CN202011492600A CN114639604A CN 114639604 A CN114639604 A CN 114639604A CN 202011492600 A CN202011492600 A CN 202011492600A CN 114639604 A CN114639604 A CN 114639604A
- Authority
- CN
- China
- Prior art keywords
- layer
- sacrificial layer
- pattern
- pattern definition
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 197
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 230000008569 process Effects 0.000 claims abstract description 151
- 238000005530 etching Methods 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000012545 processing Methods 0.000 claims abstract description 9
- 239000000463 material Substances 0.000 claims description 73
- 229910052751 metal Inorganic materials 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 27
- 150000002500 ions Chemical class 0.000 claims description 16
- 239000011368 organic material Substances 0.000 claims description 16
- -1 boron ions Chemical class 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 238000004380 ashing Methods 0.000 claims description 4
- 238000000231 atomic layer deposition Methods 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 2
- 229910052786 argon Inorganic materials 0.000 claims description 2
- 239000011521 glass Substances 0.000 claims description 2
- 229910052698 phosphorus Inorganic materials 0.000 claims description 2
- 239000011574 phosphorus Substances 0.000 claims description 2
- 230000009467 reduction Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 545
- 238000000206 photolithography Methods 0.000 description 16
- 239000006117 anti-reflective coating Substances 0.000 description 10
- 230000009286 beneficial effect Effects 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 7
- 239000003989 dielectric material Substances 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 7
- 239000004020 conductor Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 238000011282 treatment Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种半导体结构的形成方法,形成方法包括:提供基底,包括用于形成目标图形的目标层,目标层上形成有图形定义层,图形定义层中形成有沿第一方向延伸、并贯穿图形定义层的第一牺牲层,第一牺牲层和图形定义层之间具有刻蚀选择比;进行第一图形定义处理,第一图形定义处理包括:沿第二方向,在图形定义层和第一牺牲层的交界处,去除所述图形定义层和第一牺牲层,形成由图形定义层、第一牺牲层和目标层围成的开口,第二方向和第一方向相垂直;在开口的侧壁形成第一侧墙层;在第一图形定义处理后,去除第一牺牲层;去除第一牺牲层后,以第一侧墙层和图形定义层为掩膜刻蚀目标层,形成目标图形。从而有利于进一步缩小目标图形之间的节距。
Description
技术领域
本发明实施例涉及半导体制造领域,尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体集成电路(Integrated circuit,IC)产业的快速成长,半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进,使得集成电路朝着体积更小、电路精密度更高、电路复杂度更高的方向发展。
在集成电路发展过程中,通常随着功能密度(即每一芯片的内连线结构的数量)逐渐增加的同时,几何尺寸(即利用工艺步骤可以产生的最小元件尺寸)也逐渐减小,这相应增加了集成电路制造的难度和复杂度。
目前,在技术节点不断缩小的情况下,如何突破目前因为光刻机设备的制约,满足金属互连线线宽越来越小的工艺要求成为了一种挑战。
发明内容
本发明实施例解决的问题是提供一种半导体结构的形成方法,有利于进一步缩小目标图形之间的节距。
本发明实施例提供一种半导体结构的形成方法,包括:提供基底,包括用于形成目标图形的目标层,所述目标层上形成有图形定义层,所述图形定义层中形成有沿第一方向延伸、并贯穿所述图形定义层的第一牺牲层,所述第一牺牲层和图形定义层之间具有刻蚀选择比;进行第一图形定义处理,所述第一图形定义处理包括:沿第二方向,在所述图形定义层和第一牺牲层的交界处,去除部分所述图形定义层和第一牺牲层,形成由所述图形定义层、第一牺牲层和目标层围成的开口,所述第二方向和所述第一方向相垂直;在所述开口的侧壁形成第一侧墙层;在所述第一图形定义处理后,去除所述第一牺牲层;去除所述第一牺牲层后,以所述第一侧墙层和图形定义层为掩膜刻蚀所述目标层,形成目标图形。
与现有技术相比,本发明实施例的技术方案具有以下优点:
本发明实施例提供一种半导体结构的形成方法,先进行第一图形定义处理,所述第一图形定义处理包括:沿第二方向,在所述图形定义层和第一牺牲层的交界处,去除部分所述图形定义层和第一牺牲层,形成由所述图形定义层、第一牺牲层和目标层围成的开口,所述第二方向和所述第一方向相垂直;在所述开口的侧壁形成第一侧墙层,在所述第一图形定义处理后,去除所述第一牺牲层,去除所述第一牺牲层后,以所述第一侧墙层和图形定义层为掩膜,刻蚀所述目标层,形成目标图形。本发明实施例通过在形成开口的过程中,沿所述第二方向,去除所述图形定义层和第一牺牲层的交界处的部分所述图形定义层和第一牺牲层,使剩余所述第一牺牲层沿第二方向的尺寸比形成开口之前的所述第一牺牲层沿第二方向的尺寸缩小,并使得所述开口沿所述第二方向的尺寸也较小,其中,由于部分第一牺牲层会被去除,使得第一牺牲层沿第二方向的初始尺寸较大,相应增大了形成第一牺牲层时光刻工艺的工艺窗口,且通过在开口的侧壁形成第一侧墙层的方式,缩小所述开口沿第二方向的尺寸,因此,本实施例从而能够在增大光刻工艺的工艺窗口的情况下,满足目标图形的线宽不断缩小的要求,从而有利于进一步缩小目标图形之间的节距。
附图说明
图1至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前因为光刻机设备的制约,在半导体器件中形成的金属互连线线宽过大,不能满足金属互连线线宽越来越小的工艺要求。
为了解决所述技术问题,本发明实施例提供一种半导体结构的形成方法,包括:提供基底,包括用于形成目标图形的目标层,所述目标层上形成有图形定义层,所述图形定义层中形成有沿第一方向延伸、并贯穿所述图形定义层的第一牺牲层,所述第一牺牲层和图形定义层之间具有刻蚀选择比;进行第一图形定义处理,所述第一图形定义处理包括:沿第二方向,在所述图形定义层和第一牺牲层的交界处,去除部分所述图形定义层和第一牺牲层,形成由所述图形定义层、第一牺牲层和目标层围成的开口,所述第二方向和所述第一方向相垂直;在所述开口的侧壁形成第一侧墙层;在所述第一图形定义处理后,去除所述第一牺牲层;去除所述第一牺牲层后,以所述第一侧墙层和图形定义层为掩膜刻蚀所述目标层,形成目标图形。
本发明实施例所公开的方案中,先进行第一图形定义处理,所述第一图形定义处理包括:沿第二方向,在所述图形定义层和第一牺牲层的交界处,去除部分所述图形定义层和第一牺牲层,形成由所述图形定义层、第一牺牲层和目标层围成的开口,所述第二方向和所述第一方向相垂直;在所述开口的侧壁形成第一侧墙层,在所述第一图形定义处理后,去除所述第一牺牲层,去除所述第一牺牲层后,以所述第一侧墙层和图形定义层为掩膜,刻蚀所述目标层,形成目标图形。本发明实施例通过在形成开口的过程中,沿所述第二方向,去除所述图形定义层和第一牺牲层的交界处的部分所述图形定义层和第一牺牲层,使剩余所述第一牺牲层沿第二方向的尺寸比形成开口之前的所述第一牺牲层沿第二方向的尺寸缩小,并使得所述开口沿所述第二方向的尺寸也较小,其中,由于部分第一牺牲层会被去除,使得第一牺牲层沿第二方向的初始尺寸较大,相应增大了形成第一牺牲层时光刻工艺的工艺窗口,且通过在开口的侧壁形成第一侧墙层的方式,缩小所述开口沿第二方向的尺寸,因此,本实施例从而能够在增大光刻工艺的工艺窗口的情况下,满足目标图形的线宽不断缩小的要求,从而有利于进一步缩小目标图形之间的节距。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图1至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1至图2,提供基底,包括用于形成目标图形的目标层100,所述目标层100上形成有图形定义层170,所述图形定义层170中形成有沿第一方向(如图2(b)中X方向所示)延伸、并贯穿所述图形定义层170的第一牺牲层106,所述第一牺牲层106和图形定义层170之间具有刻蚀选择比。
其中,图1(b)是俯视图,图1(a)是图1(b)沿AB割线的剖面图;图2(b)是俯视图,图2(a)是图2(b)沿AB割线的剖面图。
所述基底用于为后续工艺制程提供工艺平台。
本实施例中,所述基底中可以形成有晶体管、电容器等半导体器件,所述基底中还可以形成有电阻结构、导电结构等功能结构。
所述目标层100用于作为后续需进行图形化以形成目标图形的材料层。
其中,目标图形可以为栅极结构、后段(Back end of line,BEOL)制程中的互连槽、鳍式场效应晶体管(FinFET)中的鳍部、全包围栅极(GAA)晶体管或叉型栅极晶体管(Forksheet)中的沟道叠层、硬掩膜(Hard Mask,HM)层等图形。
本实施例中,所述目标层100为介电层,后续图形化所述目标层100,在目标层100中形成多个互连槽,之后在互连槽中形成金属互连线,所述目标层100用于实现后段制程中金属互连线之间的电隔离。
为此,所述目标层100的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。
本实施例中,所述目标层100的材料为超低k介质材料,从而降低后段互连线之间的寄生电容,进而减小后段RC延迟。具体地,所述目标层100的材料可以为SiOCH。
本实施例中,所述基底还包括位于所述目标层100上的硬掩膜材料层(图未示)、以及位于硬掩膜材料层上的刻蚀停止层(图未示)。
所述硬掩膜材料层用于经后续图形化工艺后,形成硬掩膜层(图未示)。
具体地,后续先将图形传递到硬掩膜材料层中形成硬掩膜层,再以硬掩膜层为掩膜刻蚀所述目标层100,有利于提高图形化的工艺稳定性和工艺效果。
本实施例中,所述硬掩膜材料层的材料为氮化硅。在其他实施例中,所述硬掩膜材料层的材料还可以为氧化硅、氮氧化硅、碳化硅、钛、氧化钛、氮化钛、钽、氧化钽、氮化钽、氮化硼、氮化铜、氮化铝或氮化钨等材料。
后续制程包括进行多次的图形定义处理,刻蚀停止层用于在后续图形定义处理的刻蚀工艺中,起到定义刻蚀停止位置的作用,从而有利于减小对目标层100的损耗、提高刻蚀工艺的深度一致性,进而提高后续图形化工艺的效果。
本实施例中,刻蚀停止层的材料为氧化硅。在其他实施例中,刻蚀停止层的材料还可以为氮化硅、氧化铝、氮化钛、氮化钨或氮化铝等。
本实施例中,所述图形定义层170和第一牺牲层106形成于所述刻蚀停止层上。
后续通过沿第二方向(如图2(b)中Y方向所示),在所述图形定义层170和第一牺牲层106的交界处,去除部分所述图形定义层170和第一牺牲层106,形成由所述图形定义层170、第一牺牲层106和目标层100围成的开口,并在所述开口的侧壁形成第一侧墙层后,去除所述第一牺牲层106,随后以所述第一侧墙层和图形定义层170为掩膜刻蚀所述目标层100,形成目标图形。因此,沿第二方向部分宽度的所述第一牺牲层106用于定义部分的目标图形位置和尺寸。其中,所述第二方向和所述第一方向相垂直。
本实施例中,所述第一牺牲层106和图形定义层170之间具有刻蚀选择比。
需要说明的是,后续还会去除所述第一牺牲层106,随后以所述第一侧墙层和图形定义层170为掩膜刻蚀所述目标层100,为此,通过所述第一牺牲层106和图形定义层170之间具有刻蚀选择比,在去除所述第一牺牲层106的同时,使得所述图形定义层170得到保留且受损的概率较低。
其中,所述第一牺牲层106和图形定义层170之间具有刻蚀选择指的是:在同一刻蚀工艺条件下,所述第一牺牲层106和图形定义层170的被刻蚀速率不同。
本实施例中,形成所述第一牺牲层106和所述图形定义层170的步骤包括:如图1所示,在所述目标层100的顶部形成图形材料层101;如图2所示,对部分区域的所述图形材料层101进行掺杂处理,掺杂有离子的所述图形材料层101作为图形定义层170,剩余未掺杂有离子的所述图形材料层101作为第一牺牲层106。
所述图形材料层101为形成所述图形定义层170和第一牺牲层106提供了工艺基础。
本实施例中,所述图形材料层101的材料为无定形硅。
需要说明的是,无定形硅的晶格结构具有不稳定的特性,易于后续通过对所述图形材料层101进行掺杂处理的方式,将离子掺杂至所述图形材料层101中,以改变无定形硅材料的被刻蚀速率,从而使所述第一牺牲层106和图形定义层170之间具有刻蚀选择比。
本实施例中,采用离子注入工艺对所述图形材料层101进行掺杂处理。
需要说明的是,所述离子注入工艺具有均匀的大面积注入离子、更准确地控制离子掺杂深度和可重复性高的特点。
具体地,对所述图形材料层101进行掺杂处理后,掺杂有离子的所述图形材料层101作为图形定义层170,未掺杂有离子的所述图形材料层101作为第一牺牲层106,所述图形定义层170和第一牺牲层106之间具有刻蚀选择比,为后续去除所述第一牺牲层106提供了工艺基础。
本实施例中,所述掺杂处理的掺杂深度为所述图形材料层101的整个厚度。
对所述图形材料层101进行掺杂处理的步骤中,掺杂离子包括硼离子、磷离子或氩离子。作为一种示例,掺杂离子为硼离子。
本实施例中,对所述图形材料层101进行掺杂处理之前,所述半导体结构的形成方法还包括:在所述图形材料层101的顶部形成第三掩膜层105,所述第三掩膜层105覆盖部分所述图形材料层101的顶部。
所述第三掩膜层105用于对所述图形材料层101中不希望被掺杂的区域起到遮挡的作用。
本实施例中,所述第三掩膜层105包括第一有机材料层102、位于所述第一有机材料层102上的第一抗反射涂层103以及位于所述第一抗反射涂层103上的第一光刻胶层104。
所述第一有机材料层102的材料包括有机材料。本实施例中,所述有机材料层102的材料为旋涂碳(Spin-on carbon,SOC)。在其他实施例中,所述有机材料层的材料还可以为其他有机材料,例如:ODL(organic dielectric layer,有机介电层)材料、DUO(Deep UVLight Absorbing Oxide,深紫外光吸收氧化层)材料和APF(Advanced Patterning Film,先进图膜)材料中的一种或多种。
第一抗反射涂层103的材料包括BARC(bottom anti-reflective coating,底部抗反射涂层)材料。作为一种示例,所述BARC材料为Si-ARC(含硅的抗反射涂层)材料。
本实施例中,在形成所述第三掩膜层105的过程中,以所述第一光刻胶层104为掩膜,依次刻蚀所述第一抗反射涂层103和有机材料层102。
本实施例中,对所述图形材料层101进行掺杂处理之后,还包括:去除剩余的第三掩膜层105。
需要说明的是,在其他实施例中,对部分区域的所述图形材料层进行掺杂处理的过程中,也可以为:掺杂有离子的所述图形材料层作为第一牺牲层,剩余未掺杂有离子的所述图形材料层作为图形定义层。
参考图3至图5,进行第一图形定义处理,所述第一图形定义处理包括:沿第二方向,在所述图形定义层170和第一牺牲层106的交界处,去除部分所述图形定义层170和第一牺牲层106,形成由所述图形定义层170、第一牺牲层106和目标层100围成的开口112,所述第二方向和所述第一方向相垂直;在所述开口113的侧壁形成第一侧墙层113。
其中,图3(b)是俯视图,图3(a)是图3(b)沿AB割线的剖面图;图4(b)是俯视图,图4(a)是图4(b)沿AB割线的剖面图;图5(b)是俯视图,图5(a)是图5(b)沿AB割线的剖面图。
需要说明的是,本实施例先进行第一图形定义处理,在所述第一图形定义处理后,后续再去除所述第一牺牲层106,去除所述第一牺牲层106后,以所述第一侧墙层113和图形定义层170为掩膜,刻蚀所述目标层100,形成目标图形。本实施例通过在形成开口112的过程中,沿所述第二方向,去除所述图形定义层170和第一牺牲层106的交界处的部分所述图形定义层170和第一牺牲层106,使剩余所述第一牺牲层106沿第二方向的尺寸比形成开口112之前的所述第一牺牲层106沿第二方向的尺寸缩小,并使得所述开口112沿所述第二方向的尺寸也较小,其中,由于部分第一牺牲层106会被去除,使得第一牺牲层106沿第二方向的初始尺寸较大,相应增大了形成第一牺牲层106时光刻工艺的工艺窗口,且通过在开口112的侧壁形成第一侧墙层113的方式,缩小所述开口112沿第二方向的尺寸,因此,本实施例能够在增大光刻工艺的工艺窗口的情况下,满足目标图形的线宽不断缩小的要求,从而有利于进一步缩小目标图形之间的节距。
参考图3,本实施例中,在所述第一图形定义处理的过程中,在形成所述开口112之前,还包括:在所述图形定义层170和第一牺牲层106的顶部形成具有第一掩膜开口180的第一掩膜层110,所述第一掩膜开口180沿所述第一方向延伸,并在所述第二方向上露出部分所述图形定义层170和第一牺牲层106,且所述第一掩膜开口180位于所述图形定义层170和第一牺牲层106的交界处的顶部。
后续以所述第一掩膜开口180为掩膜,去除所述第一掩膜开口180露出的所述图形定义层170和第一牺牲层106,形成开口112。其中,与在第一牺牲层侧部的图形定义层中形成露出第一牺牲层侧壁的开口的方案相比,本实施例中,第一掩膜开口180位于所述图形定义层170和第一牺牲层106的交界处的顶部,这有利于降低对光刻工艺中对准精度的要求,从而增大形成第一掩膜开口180时光刻工艺的工艺窗口。
本实施例中,所述第一掩膜层110包括第二有机材料层107、位于所述第二有机材料层107上的第二抗反射涂层108以及位于所述第二抗反射涂层108上的第二光刻胶层109。
对所述第一掩膜层110的具体描述,可结合参考前述对第三掩膜层105的相应描述,在此不再赘述。
参考图4,在所述图形定义层170和第一牺牲层106的交界处,去除部分所述图形定义层170和第一牺牲层106的步骤中,以所述第一掩膜层110为掩膜,去除所述第一掩膜开口180露出的所述图形定义层170和第一牺牲层106,形成由所述图形定义层170、第一牺牲层106和目标层100围成的开口112。
本实施例中,采用各向异性的干法刻蚀处理工艺,去除所述图形定义层170和第一牺牲层106交界处的部分所述图形定义层170和第一牺牲层106。
所述各向异性的干法刻蚀工艺具有各向异性刻蚀的特性,因此其纵向刻蚀速率远远大于横向刻蚀速率,能够获得相当准确的图形传递,提高开口112的侧壁形貌质量。
本实施例中,沿所述第二方向,在所述图形定义层170和第一牺牲层106的交界处,去除部分所述第一牺牲层106的尺寸为1纳米至15纳米。
需要说明的是,去除部分所述第一牺牲层106的尺寸不宜过大,也不宜过小。如果去除部分所述第一牺牲层106的尺寸过大,则剩余的所述第一牺牲层106的尺寸过小,进而容易导致后续形成于剩余所述第一牺牲层106下方的目标图形尺寸过小,不能满足工艺要求,从而影响金属互连线的性能;如果去除部分所述第一牺牲层106的尺寸过小,则剩余的所述第一牺牲层106的尺寸过大,进而容易导致后续形成于剩余所述第一牺牲层106下方的目标图形尺寸过大,进而导致不能满足目标图形的线宽不断缩小的要求,从而影响金属互连线的性能,或者,为了使剩余第一牺牲层106的尺寸满足工艺需求,相应导致所述第一牺牲层106的初始尺寸过小,从而导致形成所述第一牺牲层106的工艺窗口变小。为此,本实施例中,沿所述第二方向,在所述图形定义层170和第一牺牲层106的交界处,去除部分所述第一牺牲层106的尺寸为1纳米至15纳米。例如,沿所述第二方向,在所述图形定义层170和第一牺牲层106的交界处,去除部分所述第一牺牲层106的尺寸为3纳米、7纳米或10纳米。
其中,在后续所述目标层100中形成目标图形的过程中,会以所述第一侧墙层113作为刻蚀掩膜。
本实施例中,沿所述第二方向,所述第一侧墙层113的尺寸为10纳米至20纳米。
需要说明的是,所述第一侧墙层113的尺寸不宜过大,也不宜过小。如果所述第一侧墙层113的尺寸过大,则容易过多的占用所述开口112的空间位置,进而容易导致后续形成的目标图形尺寸过小,进而导致不能满足目标图形的线宽的要求,或者,导致目标图形之间的间距无法达到最小设计间隔,从而影响金属互连线的性能;如果所述第一侧墙层113的尺寸过小,则容易导致所述开口112的剩余空间过大,进而导致后续以所述第一侧墙层113为掩膜刻蚀所述目标层100形成的目标图形过大,进而导致不能满足目标图形的线宽不断缩小的要求,从而影响金属互连线的性能,或者,为了使目标图形的线宽满足工艺需求,相应需要减小所述开口112的尺寸,从而容易减小形成所述开口112的工艺窗口。为此,本实施例中,沿所述第二方向,所述第一侧墙层113的尺寸为10纳米至20纳米。例如,沿所述第二方向,所述第一侧墙层113的尺寸为13纳米、15纳米或17纳米。
需要说明的是,本实施例中,所述第一侧墙层113沿所述第二方向的尺寸小,从而使得后续相邻目标图形之间实现较小的间隔。
本实施例中,形成所述第一侧墙层113的工艺包括原子层沉积工艺。
原子层沉积工艺包括进行多次的原子层沉积循环,有利于提高第一侧墙层113的厚度均一性,使第一侧墙层113能够覆盖在所述图形定义层170和第一牺牲层106的侧壁。在其他实施例中,还可以采用化学气相沉积工艺(Chemical Vapor Deposition,CVD)形成所述第一侧墙层。
需要说明的是,第一侧墙层113用于作为后续刻蚀目标层100的刻蚀掩膜。
本实施例中,第一侧墙层113的材料可以为氧化钛、氮化钛、氧化硅、氮化硅或氧化铝。本实施例中,第一侧墙层113的材料为氧化钛。氧化钛材料与无定型硅或氮化硅的刻蚀选择性比较大,第一侧墙层113能够在后续去除所述第一牺牲层106和第二牺牲层形成互连槽的过程中被保留,且后续能够以第一侧墙层113为掩膜,刻蚀所述目标层100。
本实施例中,形成所述第一侧墙层113的步骤包括:在所述图形定义层170和第一牺牲层106的顶部和侧壁,以及露出的所述目标层100的顶部形成第一侧墙材料层(图未示),去除所述图形定义层170、第一牺牲层106和目标层100顶部的所述第一侧墙材料层,剩余的所述第一侧墙材料层作为第一侧墙层113。
需要说明的是,本实施例中,在第二方向上,仅刻蚀单侧的部分第一牺牲层106,从而在剩余第一牺牲层106一侧形成开口112。在其他实施例中,根据工艺需求,也可以刻蚀两侧的部分第一牺牲层,在剩余第一牺牲层两侧分别形成开口。
本实施例中,形成所述开口112后,还包括:去除剩余的第一掩膜层110。
参考图6至图10,在所述第一图形定义处理后,去除所述第一牺牲层106。
其中,图6(b)是俯视图,图6(a)是图6(b)沿AB割线的剖面图;图7(b)是俯视图,图7(a)是图7(b)沿AB割线的剖面图;图8(b)是俯视图,图8(a)是图8(b)沿AB割线的剖面图;图9(b)是俯视图,图9(a)是图9(b)沿AB割线的剖面图;图10(b)是俯视图,图10(a)是图10(b)沿AB割线的剖面图。
需要说明的是,去除所述第一牺牲层106,从而露出待刻蚀的区域。
本实施例中,采用湿法刻蚀工艺去除所述第一牺牲层106。
所述湿法刻蚀工艺为各向同性的刻蚀工艺,具有刻蚀效率高、工艺简单、表面均匀性强等特点。其中,所述第一牺牲层106和图形定义层170之间具有刻蚀选择比,因此,能够采用无掩膜刻蚀的方式,刻蚀去除所述第一牺牲层106,以增强去除所述第一牺牲层106的工艺效果。
本实施例中,湿法刻蚀工艺的刻蚀溶液包括浓度10%到40%的氨水。在其他实施例中,刻蚀溶液还可以为TMAH溶液(四甲基氢氧化铵溶液)。
需要说明的是,本实施例中,在所述第一图形定义处理之后,去除所述第一牺牲层106之前,所述形成方法还包括:进行一次或多次的第二图形定义处理,所述第二图形定义处理包括:如图6所示,在所述的开口112的剩余空间中形成第二牺牲层114;如图7至图8所示,形成所述第二牺牲层114后,沿所述第二方向,在所述图形定义层170和第二牺牲层114的交界处,去除部分所述图形定义层170和第二牺牲层114,形成由所述图形定义层170、第二牺牲层114和目标层100围成的另一开口120;如图9所示,形成由所述图形定义层170、第二牺牲层114和目标层100围成的另一开口120后,在所述另一开口120露出的侧壁形成第二侧墙层121。
其中,在每一次第二图形定义处理中,在形成由所述图形定义层170、第二牺牲层114和目标层100围成的另一开口120的过程中,还去除在所述第二方向上位于所述图形定义层170和第二牺牲层114之间的所述第一侧墙层113或所述第二侧墙层121。
需要说明的是,去除位于所述图形定义层170和第二牺牲层114之间的所述第一侧墙层113或所述第二侧墙层121,使得形成的另一开口120露出所述图形定义层170和剩余第二牺牲层114的侧壁,所述另一开口120中未形成有第一侧墙层113或第二侧墙层121。
本发明实施例通过形成另一开口120,使所述开口112和另一所述开口120共同定义目标图形的图形,从而根据设计需求,增加目标图形的数量。
其中,在形成另一开口120的过程中,沿所述第二方向,去除所述图形定义层170和第二牺牲层114的交界处的部分所述图形定义层170和第二牺牲层114,使剩余所述第二牺牲层114沿第二方向的尺寸比形成另一开口120之前的所述第二牺牲层114沿第二方向的尺寸缩小,并使得所述另一开口120沿所述第二方向的尺寸也较小,其中,由于部分第二牺牲层114会被去除,使得第二牺牲层114沿第二方向的初始尺寸较大,相应增大了形成第二牺牲层114时光刻工艺的工艺窗口,且通过在另一开口120的侧壁形成第二侧墙层121的方式,缩小所述另一开口120沿第二方向的尺寸,因此,本实施例从而能够在增大光刻工艺的工艺窗口的情况下,满足目标图形的线宽不断缩小的要求,从而有利于进一步缩小目标图形之间的节距。
本实施例中,只进行一次第二图形定义处理。在其他实施例中,还可以进行多次的第二图形定义处理。
需要说明的是,本实施例中,因只进行一次第二图形定义处理,所以在形成另一开口120的过程中,只去除位于所述图形定义层170和第二牺牲层114之间的所述第一侧墙层113。在其他实施例中,当进行第N次(N为大于1的自然数)第二图形定义处理时,在形成由所述图形定义层、第二牺牲层和目标层围成的另一开口的过程中,相应去除位于所述图形定义层和第二牺牲层之间的所述第二侧墙层。
以下结合附图,对所述第二图形定义处理做详细说明。
参考图6,在所述开口112的剩余空间中形成第二牺牲层114。
所述第二牺牲层114为后续形成另一开口120提供了工艺基础。
所述第二牺牲层114的材料为有机材料。
需要说明的是,有机材料与所述第一侧墙层113和第二侧墙层121的材料之间的刻蚀选择比较大,利于后续去除所述第二牺牲层114。
所述第二牺牲层114的材料包括旋涂玻璃、离子增强氧化硅和四乙基原硅酸盐中的一种或多种。
参考图7和图8,本实施例中,采用各向异性的干法刻蚀处理工艺,去除所述图形定义层170和第二牺牲层114交界处的部分所述图形定义层170和第二牺牲层114。
所述各向异性的干法刻蚀工艺具有各向异性刻蚀的特性,因此其纵向刻蚀速率远远大于横向刻蚀速率,能够获得相当准确的图形传递,从而提高所述另一开口120的形貌质量和尺寸精度。
本实施例中,沿所述第二方向,在所述图形定义层170和第二牺牲层114的交界处,去除部分所述第二牺牲层114的尺寸为1纳米至15纳米。
需要说明的是,去除部分所述第二牺牲层114的尺寸不宜过大,也不宜过小。如果去除部分所述第二牺牲层114的尺寸过大,则剩余的所述第二牺牲层114的尺寸过小,进而容易导致后续形成于剩余所述第二牺牲层114下方的目标图形尺寸过小,不能满足工艺要求,从而影响金属互连线的性能;如果去除部分所述第二牺牲层114的尺寸过小,则剩余的所述第二牺牲层114的尺寸过大,进而容易导致后续形成于剩余所述第二牺牲层114下方的目标图形尺寸过大,进而导致不能满足目标图形的线宽不断缩小的要求,从而影响金属互连线的性能,或者,为了使剩余第二牺牲层114的尺寸满足工艺需求,相应导致所述第二牺牲层114的初始尺寸过小,从而导致形成所述第二牺牲层114的工艺窗口变小。为此,本实施例中,沿所述第二方向,在所述图形定义层170和第二牺牲层114的交界处,去除部分所述第二牺牲层114的尺寸为1纳米至15纳米。例如,沿所述第二方向,在所述图形定义层170和第二牺牲层114的交界处,去除部分所述第二牺牲层114的尺寸为3纳米、7纳米或10纳米。
需要说明的是,去除所述图形定义层170和第二牺牲层114交界处的部分所述图形定义层170和第二牺牲层114的步骤中,还包括:去除位于所述图形定义层170和第二牺牲层114之间的所述第一侧墙层113。
参考图9,在所述另一开口120的侧壁形成第二侧墙层121。
需要说明的是,通过在另一开口120露出的侧壁形成第二侧墙层121,缩小所述另一开口120沿第二方向的尺寸,从而能够在增大光刻工艺的工艺窗口的情况下,满足目标图形的线宽不断缩小的要求,同时在后续所述目标层100中形成目标图形的过程中,还会以所述第二侧墙层121作为刻蚀掩膜。
本实施例中,沿所述第二方向,所述第二侧墙层121的尺寸为10纳米至20纳米。
需要说明的是,所述第二侧墙层121的尺寸不宜过大,也不宜过小。如果所述第二侧墙层121的尺寸过大,则容易过多的占用所述另一开口120的空间位置,进而容易导致后续形成的目标图形尺寸过小,进而导致不能满足目标图形的线宽的要求,或者,导致目标图形之间的间距无法达到最小设计间隔,从而影响金属互连线的性能;如果所述第二侧墙层121的尺寸过小,则容易导致所述另一开口120的剩余空间过大,进而导致后续以所述第二侧墙层121为掩膜刻蚀所述目标层100形成的目标图形过大,进而导致不能满足目标图形的线宽不断缩小的要求,从而影响金属互连线的性能,或者,为了使目标图形的线宽满足工艺需求,相应需要减小所述另一开口120的尺寸,从而容易减小形成所述另一开口120的工艺窗口。为此,本实施例中,沿所述第二方向,所述第二侧墙层121的尺寸为10纳米至20纳米。例如,沿所述第二方向,所述第二侧墙层121的尺寸为13纳米、15纳米或17纳米。
需要说明的是,本实施例中,所述第二侧墙层121沿所述第二方向的尺寸小,从而使得后续相邻目标图形之间实现较小的间隔。
本实施例中,形成所述第二侧墙层121的工艺包括原子层沉积工艺。
原子层沉积工艺包括进行多次的原子层沉积循环,有利于提高第二侧墙层121的厚度均一性,使第二侧墙层121能够覆盖在所述图形定义层170和第二牺牲层114的侧壁。在其他实施例中,还可以采用化学气相沉积工艺(Chemical Vapor Deposition,CVD)形成所述第一侧墙层。
本实施例中,第二侧墙层121的材料可以为氧化钛、氮化钛、氧化硅、氮化硅或氧化铝。本实施例中,第二侧墙层121的材料为氧化钛。氧化钛材料与无定型硅或氮化硅的刻蚀选择性比较大,第二侧墙层121能够在后续去除所述第一牺牲层106和第二牺牲层114形成互连槽的过程中被保留,且后续能够以第二侧墙层121为掩膜,刻蚀所述目标层100。
本实施例中,形成所述第二侧墙层121的步骤包括:在所述图形定义层170、第二牺牲层114、目标层100、第一牺牲层106和第一侧墙层113的顶部,以及所述另一开口120的底部和侧壁形成第二侧墙材料层(图未示),去除所述图形定义层170、第一牺牲层106、第一侧墙层113、第二牺牲层114和目标层100顶部以及所述另一开口120底部的所述第二侧墙材料层,剩余的所述第二侧墙材料层作为第二侧墙层121。
需要说明的是,本实施例中,在第二方向上,所述第二牺牲层114的一侧形成有第一牺牲层106,因此,仅刻蚀单侧的部分第二牺牲层114,从而在剩余第二牺牲层114一侧形成所述另一开口120。
参考图7,本实施例中,在所述第二图形定义处理的过程中,在形成所述第二牺牲层114之后,形成所述另一开口120之前,还包括:在所述图形定义层170、第一牺牲层106、第二牺牲层114和第一侧墙层113的顶部形成具有第二掩膜开口119的第二掩膜层118,所述第二掩膜开口119沿所述第一方向延伸,并在所述第二方向上露出部分所述图形定义层170和第二牺牲层114,且所述第二掩膜开口119位于所述图形定义层170和第二牺牲层114的交界处的顶部。
后续以所述第二掩膜开口119为掩膜,去除所述第二掩膜开口119露出的所述图形定义层170和第二牺牲层114,形成另一开口120。其中,与在第二牺牲层侧部的图形定义层中形成露出第二牺牲层侧壁的开口的方案相比,本实施例中,第一掩膜开口180位于所述图形定义层170和第一牺牲层106的交界处的顶部,这有利于降低对光刻工艺中对准精度的要求,从而增大形成第二掩膜开口119时光刻工艺的工艺窗口。
本实施例中,所述第二掩膜层118包括第三有机材料层115、位于所述第三有机材料层115上的第三抗反射涂层116以及位于所述第三抗反射涂层116上的第三光刻胶层117。
对所述第二掩膜层118的具体描述,可结合参考前述对第三掩膜层105的相应描述,在此不再赘述。
本实施例中,在所述图形定义层170和第二牺牲层114的交界处,去除部分所述图形定义层170和第二牺牲层114的步骤中,以所述第二掩膜层118为掩膜,去除所述第二掩膜开口119露出的所述图形定义层170和第二牺牲层114,形成由所述图形定义层170、第二牺牲层114和目标层100围成的另一开口120。
需要说明的是,形成所述另一开口120之后,还包括:去除所述第二掩膜层118。
参考图11至图12,去除所述第一牺牲层106和第二牺牲层114后,以所述第一侧墙层113和图形定义层170为掩膜刻蚀所述目标层100,形成目标图形150。
其中,图11(b)是俯视图,图11(a)是图11(b)沿AB割线的剖面图;图12(b)是俯视图,图12(a)是图12(b)沿AB割线的剖面图。
由前述记载可知,本实施例能够在增大光刻工艺的工艺窗口的情况下,满足目标图形150的线宽不断缩小的要求,这相应提高了目标图形150的图形精度和图形质量。
需要说明的是,目标层100为介电层,因此,以所述第一侧墙层113和图形定义层170为掩膜刻蚀所述目标层100后,所述目标图形150为互连槽。
本实施例中,目标层100上还形成有硬掩膜材料层(图未示)和刻蚀停止层(图未示),所述开口112和另一所述开口120的底部暴露出刻蚀停止层。
因此,以所述第一侧墙层113和图形定义层170为掩膜,依次刻蚀所述开口112和另一所述开口120底部的刻蚀停止层和硬掩膜材料层,剩余的硬掩膜材料层作为硬掩膜层(图未示)后,以所述硬掩膜层为掩膜,刻蚀所述目标层100。
通过先将所述开口112和另一所述开口120的图形传递到硬掩膜材料层中形成硬掩膜层,有利于提高刻蚀目标层100的工艺稳定性和工艺效果,提高图形传递的精度。
需要说明的是,本实施例中,刻蚀所述目标层100的步骤中,还以所述第二侧墙层121为掩膜。
结合参考图11,本实施例中,以所述第一侧墙层113和图形定义层170为掩膜刻蚀所述目标层100之前,所述形成方法还包括:去除所述第二牺牲层114(如图10所示)。
需要说明的是,去除所述第二牺牲层114为后续以所述第二侧墙层121为掩膜刻蚀所述目标层100提供工艺基础。
本实施例中,去除所述第二牺牲层114的工艺包括灰化工艺和湿法去胶工艺中的一种或两种。
所述灰化工艺和湿法去胶工艺去除有机材料,具有效率高、成本低等特点。为此本实施例中,去除所述第二牺牲层114的工艺包括灰化工艺和湿法去胶工艺中的一种或两种。
需要说明的是,本实施例以先去除第一牺牲层106,再去除第二牺牲层114为例进行说明。在其他实施例中,也可以先去除第二牺牲层,再去除第一牺牲层。
参考图13,所述形成方法还包括:在形成所述互连槽后,在所述互连槽中形成金属互连线160。
其中,图13(b)是俯视图,图13(a)是图13(b)沿AB割线的剖面图。
金属互连线160用于实现半导体结构与外部电路或其他互连结构的电连接。
由前述记载可知,本实施例能够在增大光刻工艺的工艺窗口的情况下,满足互连槽的线宽不断缩小的要求,且相邻的互连槽之间的间距易于满足设计最小间隔,相应有利于使金属互连线160的间距满足设计最小间隔,还有利于提高金属互连线160的图形精度,进而有利于提高金属互连线160的电连接性能。
本实施例中,所述金属互连线160的材料为铜。其他实施例中,金属互连线的材料还可以为铝等导电材料。
本实施例中,采用电镀铜法在所述互连槽中形成金属互连线160。
相应的,形成金属互连线160的制程包括导电材料的填充步骤、以及对导电材料进行平坦化的步骤,以去除高于介电层顶部的导电材料。
本实施例中,采用化学机械研磨工艺对导电材料进行平坦化。
所述化学机械研磨工艺使所述互连槽中形成的所述金属互连线160具有平坦的表面,提高了所述金属互连线160的电连接效果。
本实施例中,在形成金属互连线160的过程中,还去除剩余的所述图形定义层170、第一侧墙层113、第二侧墙层121、刻蚀停止层以及硬掩膜层,从而暴露出所述目标层100的顶面,为后续工艺做准备。
对所述金属互连线160的具体描述,在此不再赘述。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法,其特征在于,包括:
提供基底,包括用于形成目标图形的目标层,所述目标层上形成有图形定义层,所述图形定义层中形成有沿第一方向延伸、并贯穿所述图形定义层的第一牺牲层,所述第一牺牲层和图形定义层之间具有刻蚀选择比;
进行第一图形定义处理,所述第一图形定义处理包括:沿第二方向,在所述图形定义层和第一牺牲层的交界处,去除部分所述图形定义层和第一牺牲层,形成由所述图形定义层、第一牺牲层和目标层围成的开口,所述第二方向和所述第一方向相垂直;在所述开口的侧壁形成第一侧墙层;
在所述第一图形定义处理后,去除所述第一牺牲层;
去除所述第一牺牲层后,以所述第一侧墙层和图形定义层为掩膜刻蚀所述目标层,形成目标图形。
2.如权利要求1所述的半导体结构的形成方法,其特征在于,在所述第一图形定义处理之后,去除所述第一牺牲层之前,所述形成方法还包括:进行一次或多次的第二图形定义处理,所述第二图形定义处理包括:在所述的开口的剩余空间中形成第二牺牲层;形成所述第二牺牲层后,沿所述第二方向,在所述图形定义层和第二牺牲层的交界处,去除部分所述图形定义层和第二牺牲层,形成由所述图形定义层、第二牺牲层和目标层围成的另一开口;形成由所述图形定义层、第二牺牲层和目标层围成的另一开口后,在所述另一开口的侧壁形成第二侧墙层;
其中,在每一次第二图形定义处理中,在形成由所述图形定义层、第二牺牲层和目标层围成的另一开口的过程中,还去除在所述第二方向上位于所述图形定义层和第二牺牲层之间的所述第一侧墙层或所述第二侧墙层;
以所述第一侧墙层和图形定义层为掩膜刻蚀所述目标层之前,所述形成方法还包括:去除所述第二牺牲层;
刻蚀所述目标层的步骤中,还以所述第二侧墙层为掩膜。
3.如权利要求1所述的半导体结构的形成方法,其特征在于,形成所述第一牺牲层和所述图形定义层的步骤包括:在所述目标层的顶部形成图形材料层;
对部分区域的所述图形材料层进行掺杂处理,掺杂有离子的所述图形材料层作为图形定义层,剩余未掺杂有离子的所述图形材料层作为第一牺牲层。
4.如权利要求3所述的半导体结构的形成方法,其特征在于,采用离子注入工艺对所述图形材料层进行掺杂处理。
5.如权利要求3所述的半导体结构的形成方法,其特征在于,其特征在于,所述图形材料层的材料为无定形硅;
对所述图形材料层进行掺杂处理的步骤中,掺杂离子包括硼离子、磷离子或氩离子。
6.如权利要求1所述的半导体结构的形成方法,其特征在于,在所述第一图形定义处理的过程中,在形成所述开口之前,还包括:在所述图形定义层和第一牺牲层的顶部形成具有第一掩膜开口的第一掩膜层,所述第一掩膜开口沿所述第一方向延伸,并在所述第二方向上露出部分所述图形定义层和第一牺牲层,且所述第一掩膜开口位于所述图形定义层和第一牺牲层的交界处的顶部;
在所述图形定义层和第一牺牲层的交界处,去除部分所述图形定义层和第一牺牲层的步骤中,以所述第一掩膜层为掩膜,去除所述第一掩膜开口露出的所述图形定义层和第一牺牲层。
7.如权利要求2所述的半导体结构的形成方法,其特征在于,在所述第二图形定义处理的过程中,在形成所述第二牺牲层之后,形成所述另一开口之前,还包括:在所述图形定义层、第一牺牲层、第二牺牲层和第一侧墙层的顶部形成具有第二掩膜开口的第二掩膜层,所述第二掩膜开口沿所述第一方向延伸,并在所述第二方向上露出部分所述图形定义层和第二牺牲层,且所述第二掩膜开口位于所述图形定义层和第二牺牲层的交界处的顶部;
在所述图形定义层和第二牺牲层的交界处,去除部分所述图形定义层和第二牺牲层的步骤中,以所述第二掩膜层为掩膜,去除所述第二掩膜开口露出的所述图形定义层和第二牺牲层。
8.如权利要求1所述的半导体结构的形成方法,其特征在于,采用各向异性的干法刻蚀工艺,去除所述图形定义层和第一牺牲层交界处的部分所述图形定义层和第一牺牲层。
9.如权利要求1所述的半导体结构的形成方法,其特征在于,沿所述第二方向,在所述图形定义层和第一牺牲层的交界处,去除部分所述第一牺牲层的尺寸为1纳米至15纳米。
10.如权利要求1所述的半导体结构的形成方法,其特征在于,沿所述第二方向,所述第一侧墙层的尺寸为10纳米至20纳米。
11.如权利要求1所述的半导体结构的形成方法,其特征在于,采用原子层沉积工艺形成所述第一侧墙层。
12.如权利要求1所述的半导体结构的形成方法,其特征在于,采用湿法刻蚀工艺去除所述第一牺牲层。
13.如权利要求2所述的半导体结构的形成方法,其特征在于,所述第二牺牲层的材料为有机材料。
14.如权利要求13所述的半导体结构的形成方法,其特征在于,所述第二牺牲层的材料包括旋涂玻璃、离子增强氧化硅和四乙基原硅酸盐中的一种或多种。
15.如权利要求2所述的半导体结构的形成方法,其特征在于,采用各向异性的干法刻蚀工艺,去除所述图形定义层和第二牺牲层交界处的部分所述图形定义层和第二牺牲层。
16.如权利要求2所述的半导体结构的形成方法,其特征在于,沿所述第二方向,在所述图形定义层和第二牺牲层的交界处,去除部分所述第二牺牲层的尺寸为1纳米至15纳米。
17.如权利要求2所述的半导体结构的形成方法,其特征在于,沿所述第二方向,所述第二侧墙层的尺寸为10纳米至20纳米。
18.如权利要求2所述的半导体结构的形成方法,其特征在于,采用原子层沉积工艺形成所述第二侧墙层。
19.如权利要求2所述的半导体结构的形成方法,其特征在于,去除所述第二牺牲层的工艺包括灰化工艺和湿法去胶工艺中的一种或两种。
20.如权利要求1所述的半导体结构的形成方法,其特征在于,所述目标层为介电层,所述目标图形为互连槽;
所述形成方法还包括:在形成所述互连槽后,在所述互连槽中形成金属互连线。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011492600.6A CN114639604A (zh) | 2020-12-16 | 2020-12-16 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011492600.6A CN114639604A (zh) | 2020-12-16 | 2020-12-16 | 半导体结构的形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN114639604A true CN114639604A (zh) | 2022-06-17 |
Family
ID=81945186
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011492600.6A Pending CN114639604A (zh) | 2020-12-16 | 2020-12-16 | 半导体结构的形成方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN114639604A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20220028692A1 (en) * | 2020-07-24 | 2022-01-27 | Semiconductor Manufacturing International (Beijing) Corporation | Semiconductor structure and fabrication method thereof |
-
2020
- 2020-12-16 CN CN202011492600.6A patent/CN114639604A/zh active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20220028692A1 (en) * | 2020-07-24 | 2022-01-27 | Semiconductor Manufacturing International (Beijing) Corporation | Semiconductor structure and fabrication method thereof |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20140273442A1 (en) | Spacer Etching Process For Integrated Circuit Design | |
CN111524794A (zh) | 半导体结构及其形成方法 | |
US10269581B2 (en) | Method of fabricating a semiconductor structure | |
US10991596B2 (en) | Semiconductor structure and method for forming same | |
US11769672B2 (en) | Semiconductor structure and forming method thereof | |
CN109559978B (zh) | 半导体结构及其形成方法 | |
CN112951720B (zh) | 半导体结构的形成方法、半导体器件 | |
CN114639604A (zh) | 半导体结构的形成方法 | |
US11651964B2 (en) | Semiconductor structure and forming method thereof | |
US11810787B2 (en) | Semiconductor structure formation method and mask | |
CN112928057B (zh) | 半导体结构及其形成方法 | |
CN113823591A (zh) | 半导体结构及其形成方法 | |
CN113782488B (zh) | 半导体结构及其形成方法 | |
CN114664727A (zh) | 半导体结构的形成方法 | |
CN114639603A (zh) | 半导体结构的形成方法 | |
CN113948461B (zh) | 半导体结构的形成方法 | |
CN113097065B (zh) | 半导体结构及其形成方法 | |
CN113745151B (zh) | 半导体结构及其形成方法 | |
CN113948463B (zh) | 半导体结构及其形成方法 | |
CN114823298A (zh) | 半导体结构的形成方法 | |
CN114823300A (zh) | 半导体结构的形成方法 | |
CN113745152B (zh) | 半导体结构及其形成方法 | |
CN114823299A (zh) | 半导体结构的形成方法 | |
CN114823291A (zh) | 半导体结构的形成方法 | |
CN114171451A (zh) | 半导体结构及其形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |