CN112951720B - 半导体结构的形成方法、半导体器件 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 163
- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 239000010410 layer Substances 0.000 claims abstract description 259
- 239000012792 core layer Substances 0.000 claims abstract description 158
- 238000005530 etching Methods 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000000463 material Substances 0.000 claims description 45
- 229910052751 metal Inorganic materials 0.000 claims description 39
- 239000002184 metal Substances 0.000 claims description 39
- 238000001312 dry etching Methods 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 5
- 238000000231 atomic layer deposition Methods 0.000 claims description 5
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 abstract description 19
- 230000009286 beneficial effect Effects 0.000 abstract description 15
- 230000015572 biosynthetic process Effects 0.000 abstract description 7
- 239000011295 pitch Substances 0.000 description 17
- 238000000206 photolithography Methods 0.000 description 14
- 238000000059 patterning Methods 0.000 description 11
- 230000002349 favourable effect Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000003989 dielectric material Substances 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000001900 extreme ultraviolet lithography Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- -1 copper nitride Chemical class 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- JMANVNJQNLATNU-UHFFFAOYSA-N oxalonitrile Chemical compound N#CC#N JMANVNJQNLATNU-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
一种半导体结构的形成方法、半导体器件，形成方法包括：提供基底，基底上形成有待刻蚀层；在待刻蚀层上形成多个分立的核心层；在核心层的侧壁上形成第一侧墙，核心层与位于核心层侧壁上的第一侧墙构成一组图形单元，多组图形单元之间间隔排列；形成位于图形单元侧壁上的第二侧墙，相邻的第二侧墙与待刻蚀层围成凹槽；在凹槽中形成第三侧墙；去除核心层；去除第二侧墙，以第一侧墙和第三侧墙为掩膜，刻蚀待刻蚀层，形成目标图形。本发明实施例有利于防止相邻核心层之间的间距落入光刻工艺的禁止周期中，进而有利于降低形成核心层的光刻工艺的工艺难度、增大形成核心层的光刻工艺的工艺窗口，相应有利于提高目标图形的形成质量。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法、半导体器件。
背景技术
光刻(Photolithography)技术是常用的一种图形化方法，是半导体制造工艺中最为关键的生产技术。随着半导体工艺节点的不断减小，自对准双重图形化(Self-aligneddouble patterning，SADP)方法成为近年来受到青睐的一种图形化方法，该方法能够增加形成于衬底上的图形的密度，进一步缩小相邻两个图形的间距(Pitch)，从而使光刻工艺克服光刻分辨率的极限。
随着图形特征尺寸(Critical dimension，CD)的不断缩小，自对准四重图形化(Self-aligned quadruple patterning，SAQP)方法应运而生。自对准双重图形化方法在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的两倍，即可以获得1/2最小间距(1/2pitch)，而自对准四重图形化方法在不改变目前光刻技术的前提下(即光刻窗口大小不变)，在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的四倍，即可以获得1/4最小间距(1/4pitch)，从而可以极大地提高半导体集成电路的密度，缩小图形的特征尺寸，进而有利于器件性能的提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构的形成方法、半导体器件，增大光刻工艺的工艺窗口。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有待刻蚀层；在所述待刻蚀层上形成多个分立的核心层；在所述核心层的侧壁上形成第一侧墙，所述核心层与位于所述核心层侧壁上的所述第一侧墙构成一组图形单元，多组所述图形单元之间间隔排列；形成位于所述图形单元侧壁上的第二侧墙，相邻的第二侧墙与所述待刻蚀层围成凹槽；在所述凹槽中形成第三侧墙；去除所述核心层；去除所述第二侧墙，以所述第一侧墙和第三侧墙为掩膜，刻蚀所述待刻蚀层，形成目标图形。
可选的，相邻的图形单元构成侧墙图形层，所述侧墙图形层之间间隔排布；形成位于所述图形单元侧壁上的第二侧墙后，形成所述第三侧墙之前，所述半导体结构的形成方法还包括：去除位于所述侧墙图形层中图形单元相对侧壁上的第二侧墙；形成所述第三侧墙的步骤中，所述第三侧墙形成在剩余的相邻第二侧墙与待刻蚀层围成的凹槽中。
可选的，形成所述第二侧墙的步骤包括：在所述第一侧墙的侧壁和顶面、以及核心层顶面和待刻蚀层上形成第一侧墙膜，位于所述第一侧墙的侧壁上的第一侧墙膜用于作为所述第二侧墙；形成所述第二侧墙后，所述半导体结构的形成方法还包括：去除位于所述第一侧墙和核心层的顶面、以及所述待刻蚀层表面的第一侧墙膜。
可选的，形成所述第二侧墙的步骤包括：在所述第一侧墙的侧壁和顶面、以及核心层顶面和待刻蚀层上形成第一侧墙膜，位于所述第一侧墙的侧壁上的第一侧墙膜用于作为所述第二侧墙；形成所述第二侧墙后，所述半导体结构的形成方法还包括：去除位于所述第一侧墙和核心层的顶面的第一侧墙膜。
可选的，在去除位于所述第一侧墙和核心层的顶面、以及所述待刻蚀层表面的第一侧墙膜之后，形成所述第三侧墙；形成所述第三侧墙的步骤包括：形成填充所述凹槽且覆盖所述第二侧墙顶部的第二侧墙膜；去除高于所述第一侧墙的第二侧墙膜，位于凹槽内的剩余第二侧墙膜作为所述第三侧墙。
可选的，在去除位于所述第一侧墙和核心层的顶面的第一侧墙膜之后，形成所述第三侧墙；形成所述第二侧墙的步骤中，所述第二侧墙与位于所述待刻蚀层表面的第一侧墙膜围成开口；形成所述第一侧墙后，去除位于所述第一侧墙和核心层的顶面的第一侧墙膜之前，所述半导体结构的形成方法还包括：形成填充于所述开口中的第二侧墙膜，所述第二侧墙膜还覆盖位于第一侧墙和核心层顶面的第一侧墙膜；去除位于所述第一侧墙和核心层顶面的第一侧墙膜的步骤中，去除高于所述第一侧墙的第二侧墙膜和第一侧墙膜；去除高于所述第一侧墙的第二侧墙膜和第一侧墙膜后，位于所述待刻蚀层表面的第一侧墙膜和填充于开口中的剩余第二侧墙膜构成所述第三侧墙。
可选的，在去除所述图形单元中的核心层后，形成所述第三侧墙；形成所述第三侧墙的步骤包括：形成填充层，填充于所述侧墙图形层中的相邻第一侧墙之间；形成第二侧墙膜，填充于所述凹槽中，且所述第二侧墙膜还覆盖所述填充层；去除高于所述第一侧墙的所述第二侧墙膜，位于凹槽中的剩余第二侧墙膜作为所述第三侧墙；形成所述第三侧墙后，所述半导体结构的形成方法还包括：去除所述填充层。
可选的，形成所述第二侧墙膜的工艺为旋涂工艺、原子层沉积工艺或化学气相沉积工艺。
可选的，去除位于所述侧墙图形层中图形单元相对侧壁上的第二侧墙的步骤包括：形成遮挡层，覆盖相邻所述侧墙图形层之间的第一侧墙侧壁上的第二侧墙，所述遮挡层露出位于所述侧墙图形层中图形单元相对侧壁上的第二侧墙；去除所述遮挡层露出的所述第二侧墙；去除所述遮挡层。
可选的，采用干法刻蚀工艺，去除位于所述侧墙图形层中图形单元相对侧壁上的第二侧墙。
可选的，在去除位于所述侧墙图形层中图形单元相对侧壁上的第二侧墙的步骤中，去除所述核心层。
可选的，所述第二侧墙和所述核心层的材料相同。
可选的，去除所述第二侧墙的步骤中，所述第二侧墙与所述第一侧墙的刻蚀选择比大于5：1。
可选的，去除所述第二侧墙的步骤中，所述第二侧墙与所述第三侧墙的刻蚀选择比大于5：1。
可选的，相邻所述核心层之间的间距是所述核心层宽度的6倍。
可选的，所述基底还包括金属层间介质层，所述待刻蚀层位于所述金属层间介质层上，所述待刻蚀层为金属硬掩膜材料层；以所述第一侧墙和第三侧墙为掩膜，刻蚀所述待刻蚀层，形成金属硬掩膜层；形成所述金属硬掩膜层后，所述半导体结构的形成方法还包括：以所述金属硬掩膜层为掩膜，刻蚀所述金属层间介质层，形成多个互连沟槽。
可选的，所述第一侧墙的宽度、第二侧墙的宽度、以及所述第三侧墙的宽度均与所述核心层的宽度相同。
可选的，所述第三侧墙的材料包括氧化硅、氮化硅、氧化钛、氮化钛、氧化铝、氮化铝或无定型硅。
可选的，所述第三侧墙的材料和第一侧墙的材料相同。
相应的，本发明实施例还提供一种半导体器件，包括：采用前述的形成方法形成的半导体结构。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例的半导体结构的形成方法中，先形成核心层，随后形成第一侧墙，然后形成位于图形单元侧壁上的第二侧墙，相邻的第二侧墙与所述待刻蚀层围成凹槽，再在凹槽中形成第三侧墙，从而在去除核心层和第二侧墙后，第一侧墙和第三侧墙能够分立于待刻蚀层上，所述第一侧墙和第三侧墙用于作为刻蚀待刻蚀层以形成目标图形的掩膜，相邻的第一侧墙之间的间距、以及第三侧墙和相邻的第一侧墙之间的间距为目标间距，本发明实施例中，相邻核心层之间的间距是目标间距的3倍，与采用传统SAQP工艺形成同样尺寸的目标间距相比，传统SAQP工艺中相邻核心层之间的间距是目标间距的4倍，本发明实施例中所述核心层之间的间距更小，所述核心层通常通过光刻工艺形成，所述核心层之间的间距更小有利于防止相邻核心层之间的间距落入光刻工艺的禁止周期中，进而有利于降低形成所述核心层的光刻工艺的工艺难度、增大形成核心层的光刻工艺的工艺窗口，相应有利于提高目标图形的形成质量。
附图说明
图1至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图14至图18是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前通常采用SAQP工艺在衬底上所形成图形的密度是利用光刻工艺在衬底上所形成图形的密度的四倍，即可以获得1/4最小间距(1/4pitch)，从而可以极大地提高半导体集成电路的密度，缩小图形的特征尺寸。
例如：采用SAQP工艺形成互连线的图形，也就是说，采用SAQP工艺形成用于作为刻蚀介电层以形成互连沟槽的刻蚀掩膜，所述互连沟槽为形成互连线提供空间位置。
但是，随着器件的特征尺寸的减小，互连线的线宽和相邻互连线之间的间距也越来越小，采用SAQP工艺形成互连线的工艺难度也越来越大。
具体地，所述互连线的图形通过先在介电层上形成掩膜层、再以掩膜层为掩膜刻蚀介电层形成，所述掩膜层的间距为目标间距，且所述掩膜层之间的间距是SAQP工艺中通过光刻工艺形成的第一核心层之间的间距的1/4。
随着器件尺寸的进一步缩小，互连线的线宽和相邻互连线之间的间距也逐渐缩小，所述目标间距也越来越小，所述第一核心层之间的间距也逐渐缩小，所述第一核心层层通过光刻工艺形成，当所述第一核心层之间的间距落在光刻工艺的禁止周期(Forbiddenpitch)范围内时，例如：当目标间距为36nm时，则第一核心层之间的间距相应为144nm，第一核心层的间距落在了193i光刻机的禁止周期130nm～170nm范围内，光刻工艺的曝光分辨率较低、成像质量较差，所述第一核心层的图形质量相应较差，这极大的增加了光刻工艺和SAQP工艺的难度。
为解决上述问题，目前业界逐渐从SAQP工艺转向极紫外光刻(ExtremeUltraviolet Lithography，EUV光刻)工艺和SADP工艺相结合的方式，在待刻蚀层上形成需要的图形。
但是，采用EUV光刻工艺会极大的增加工艺成本。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有待刻蚀层；在所述待刻蚀层上形成多个分立的核心层；在所述核心层的侧壁上形成第一侧墙，所述核心层与位于所述核心层侧壁上的所述第一侧墙构成一组图形单元，多组所述图形单元之间间隔排列；形成位于所述图形单元侧壁上的第二侧墙，相邻的第二侧墙与所述待刻蚀层围成凹槽；在所述凹槽中形成第三侧墙；去除所述核心层；去除所述第二侧墙，以所述第一侧墙和第三侧墙为掩膜，刻蚀所述待刻蚀层，形成目标图形。
本发明实施例的半导体结构的形成方法中，先形成核心层，随后形成第一侧墙，然后形成位于图形单元侧壁上的第二侧墙，相邻的第二侧墙与所述待刻蚀层围成凹槽，再在凹槽中形成第三侧墙，从而在去除核心层和第二侧墙后，第一侧墙和第三侧墙能够分立于待刻蚀层上，所述第一侧墙和第三侧墙用于作为刻蚀待刻蚀层形成目标图形的掩膜，相邻的第一侧墙之间的间距、以及第三侧墙和相邻的第一侧墙之间的间距为目标间距，本发明实施例中，相邻核心层之间的间距是目标间距的3倍，与采用传统SAQP工艺形成同样尺寸的目标间距相比，传统SAQP工艺中相邻核心层之间的间距是目标间距的4倍，本发明实施例中所述核心层之间的间距更小，所述核心层通常通过光刻工艺形成，所述核心层之间的间距更小有利于防止相邻核心层之间的间距落入光刻工艺的禁止周期中，进而有利于降低形成所述核心层的光刻工艺的工艺难度、增大形成核心层的光刻工艺的工艺窗口，相应有利于提高目标图形的形成质量。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供基底100，所述基底100上形成有待刻蚀层110。
所述基底100用于为后续制程提供工艺平台。
所述基底100内可以形成有功能结构，例如：所述基底100内可以形成有MOS场效应晶体管、电阻结构、导电结构等。
本实施例中，所述基底100包括金属层间介质层(Inter metal dielectric，IMD)。金属层间介质层用于实现后段(Back end of line，BEOL)制程中互连线之间的电隔离。
为此，金属层间介质层的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。
本实施例中，金属层间介质层的材料为超低k介质材料，从而降低后段互连线之间的寄生电容，进而减小后段RC延迟。具体地，超低k介质材料可以为SiOCH。
所述待刻蚀层110作为后续图形化工艺待刻蚀的膜层，待刻蚀层110经后续的图形化工艺后，作为刻蚀所述基底100的掩膜。
本实施例中，所述待刻蚀层110位于所述金属层间介质层上，因此，后续待刻蚀层110经图形化工艺后，用于作为刻蚀金属层间介质层的掩膜。
相应地，所述待刻蚀层110为金属硬掩膜材料层。后续图形化金属硬掩膜材料层后，形成金属硬掩膜层，所述金属硬掩膜层用于作为刻蚀金属层间介质层以形成互连沟槽的刻蚀掩膜。其中，互连沟槽为形成互连线提供空间位置。
本实施例中，所述待刻蚀层110的材料为氮化钛。在其他实施例中，所述待刻蚀层的材料还可以为氧化硅、氮氧化硅、碳化硅、钛、氧化钛、钽、氧化钽、氮化钽、氮化硼、氮化铜、氮化铝或氮化钨。
需要说明的是，根据实际的工艺要求，所述待刻蚀层110上还可以形成有刻蚀停止层(图中未示出)，用于在后续的刻蚀步骤中，起到定义刻蚀停止位置的作用，从而减小对待刻蚀层110的损耗。
继续参考图1，在所述待刻蚀层110上形成多个分立的核心层120。
所述核心层120用于为后续形成第一侧墙提供支撑的作用。
核心层120的材料包括无定形硅、氮化硅、无定形锗、氧化硅、氮氧化硅、氮化碳、多晶硅、碳化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，核心层120的材料为无定形硅。
本实施例中，相邻核心层120之间的间距是核心层120宽度的6倍。后续形成的第一侧墙、第二侧墙以及第三侧墙的宽度均与核心层120的宽度相同，且后续去除核心层和第二侧墙后，第一侧墙和第三侧墙分立于待刻蚀层110上，且第一侧墙和第三侧墙之间的间隔(Space)是相邻核心层120之间间距的1/6。
在其他实施例中，根据实际的工艺要求，相邻核心层之间的间距与核心层的宽度之间还可以为其他的对应关系。
参考图2，在所述核心层120的侧壁上形成第一侧墙130，所述核心层120与位于所述核心层120侧壁上的所述第一侧墙130构成一组图形单元U，多组所述图形单元U之间间隔排列。
所述第一侧墙130用于作为后续刻蚀所述待刻蚀层110的部分掩膜。
所述图形单元U用于为后续形成第二侧墙起到支撑的作用。
第一侧墙130的材料可以为氧化钛、氮化钛、氧化硅、氮化硅或氧化铝等材料。本实施例中，第一侧墙130的材料为氧化钛。本实施例中，氧化钛材料与无定形硅材料具有较大的刻蚀选择性，从而使得第一侧墙130在后续去除核心层120的步骤中被保留，且第一侧墙130的损耗小。
本实施例中，形成第一侧墙130的步骤包括：在所述核心层120的顶部和侧壁、以及所述待刻蚀层110表面形成第三侧墙膜(图未示)；去除位于所述核心层120顶部和待刻蚀层110表面的第三侧墙膜，位于所述核心层120侧壁的剩余第三侧墙膜作为所述第一侧墙130。
本实施例中，采用原子层沉积工艺形成第三侧墙膜，有利于提高第三侧墙膜在核心层120的顶部和侧壁、以及所述待刻蚀层110表面的覆盖能力，还有利于提高第三侧墙膜的厚度均匀性，并降低精确控制第一侧墙130厚度的难度。
本实施例中，采用干法刻蚀工艺，去除位于所述核心层120顶部和待刻蚀层110表面的第三侧墙膜。干法刻蚀工艺具有各向异性刻蚀的特性，从而能够在无掩膜的情况下，将所述核心层120顶部和待刻蚀层110表面的第三侧墙膜去除，且对位于所述核心层120侧壁的第三侧墙膜的损耗小，使得位于所述核心层120侧壁的第三侧墙膜被保留作为所述第一侧墙。
本实施例中，所述第一侧墙130的宽度与所述核心层120的宽度相同。
本实施例中，相邻的图形单元U构成侧墙图形层A，所述侧墙图形层A之间间隔排布。
参考图3，形成位于所述图形单元U侧壁上的第二侧墙140(如图3中虚线框所示)，相邻的第二侧墙140与所述待刻蚀层110围成凹槽(未标示)。
第二侧墙140用于为后续形成第三侧墙提供支撑作用。具体地说，相邻的第二侧墙140与待刻蚀层110围成的凹槽为后续形成第三侧墙提供空间位置。
所述第二侧墙140的材料包括无定形硅、氮化硅、无定形锗、氧化硅、氮氧化硅、氮化碳、多晶硅、碳化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，所述第二侧墙140和所述核心层120的材料相同，所述第二侧墙140的材料为无定形硅。
本实施例中，形成所述第二侧墙140的步骤包括：在所述第一侧墙130的侧壁和顶面、以及核心层120顶面和待刻蚀层110上形成第一侧墙膜135，位于所述第一侧墙130的侧壁上的第一侧墙膜135用于作为所述第二侧墙140。
本实施例中，后续还包括去除位于所述侧墙图形层A中图形单元U相对侧壁上的第二侧墙140的步骤，通过使第二侧墙140和核心层120的材料相同，从而后续能够在去除位于所述侧墙图形层A中图形单元U相对侧壁上的第二侧墙140的步骤中，去除所述核心层120，有利于提高工艺兼容性和工艺整合度；而且，通过使第二侧墙140和核心层120的材料相同，还有利于防止引入额外的材料，有利于提高工艺兼容性。
本实施例中，采用原子层沉积工艺形成所述第一侧墙膜135。
后续在凹槽中形成第三侧墙，因此，结合参考图4至图6，本实施例中，形成第二侧墙140后，所述半导体结构的形成方法还包括：去除位于所述第一侧墙130和核心层120的顶面、以及所述待刻蚀层110表面的第一侧墙膜135。
去除位于第一侧墙130和核心层120的顶面、以及待刻蚀层110表面的第一侧墙膜135，为后续形成第三侧墙、以及后续以第一侧墙130和第三侧墙为掩膜，刻蚀所述待刻蚀层110做准备。
本实施例以在形成第二侧墙140后，形成第三侧墙之前，去除位于所述第一侧墙130和核心层120的顶面、以及所述待刻蚀层110表面的第一侧墙膜135作为示例，进行说明。
在其他实施例中，根据实际的工艺，形成所述第二侧墙后，形成所述第三侧墙之前，所述半导体结构的形成方法还可以包括：去除位于所述第一侧墙和核心层顶面的第一侧墙膜。
需要说明的是，结合参考图4至图5，本实施例中，形成位于图形单元U侧壁上的第二侧墙140后，形成第三侧墙之前，半导体结构的形成方法还包括：去除位于侧墙图形层A中图形单元U相对侧壁上的第二侧墙140。
本实施例中，去除位于侧墙图形层A中图形单元U相对侧壁上的第二侧墙140，从而后续形成第三侧墙的步骤中，第三侧墙仅形成在剩余的相邻第二侧墙140与待刻蚀层110围成的凹槽中，也就是说，后续第三侧墙仅形成相邻侧墙图形层A之间的第二侧墙140与待刻蚀层110围成的凹槽中，使得所述侧墙图形层A中图形单元U相对侧壁之间的未形成有其他膜层，侧墙图形层A中图形单元U相对侧壁之间的间距较大，侧墙图形层A中图形单元U相对侧壁与待刻蚀层110围成开口141(如图5所示)，后续刻蚀所述开口141底部的待刻蚀层110和金属层间介质层，在开口141底部的金属层间介质层中形成互连沟槽，开口141底部的互连沟槽的宽度也较大，开口141底部的互连沟槽用于形成供电线(Power line)，供电线用于在电路中给多个器件供电，例如：供电线用于接入高压输入端，在电路工作时，供电线中的电流强度较大且供电线中还会出现电流翻转的情况，因此供电线需要较大的宽度。
在其他实施例中，根据实际的工艺要求，也可以不去除位于侧墙图形层中图形单元相对侧壁上的第二侧墙。在另一些实施例中，根据实际的工艺，还可以去除其他位置的第二侧墙。
本实施例中，在去除位于侧墙图形层A中图形单元U相对侧壁上的第二侧墙140的步骤中，去除位于第一侧墙130和核心层120的顶面、以及待刻蚀层110表面的第一侧墙膜135，有利于提高工艺兼容性和工艺整合度。
以下结合附图，对本实施例去除位于侧墙图形层A中图形单元U相对侧壁上的第二侧墙140和去除位于第一侧墙130和核心层120的顶面、以及待刻蚀层110表面的第一侧墙膜135的步骤进行详细说明。
如图4所示，形成遮挡层101，覆盖相邻所述侧墙图形层A之间的第一侧墙130侧壁上的第二侧墙140，所述遮挡层101露出位于所述侧墙图形层A中图形单元U相对侧壁上的第二侧墙140。
所述遮挡层101用于作为后续去除位于所述侧墙图形层A中图形单元U相对侧壁上的第二侧墙140的掩膜。
本实施例中，所述遮挡层101还露出位于核心层120和第一侧墙130顶面、以及所述侧墙图形层A中图形单元U之间待刻蚀层100表面的第一侧墙膜。
后续还会去除所述遮挡层101，因此，所述遮挡层101为易于被去除的材料。所述遮挡层101的材料为有机材料，例如：SOC(Spin on carbon，旋涂碳)材料，ODL(Organicdielectric layer，有机介电层)材料或DUO(Deep UV light absorbing oxide，深紫外光吸收氧化层)材料等。本实施例中，所述遮挡层101的材料为SOC。SOC的填充性能较好。
如图5所示，去除所述遮挡层101露出的所述第二侧墙140。
本实施例中，去除所述遮挡层101露出的第二侧墙140的步骤中，还去除所述遮挡层101露出的第一侧墙膜135。
本实施例中，采用干法刻蚀工艺，去除位于所述侧墙图形层A中图形单元U相对侧壁上的第二侧墙140。具体地，干法刻蚀工艺的工艺控制性以及刻蚀精度较好，且易于实现较大的刻蚀选择比，有利于减小对第一侧墙130和待刻蚀层110的损耗。
继续参考图5，去除所述核心层120。
去除所述核心层120，从而暴露出所述核心层120底部的待刻蚀层110，为后续以第一侧墙130和第三侧墙为掩膜刻蚀所述待刻蚀层110做准备。
需要说明的是，本实施例中，所述第二侧墙140的材料与所述核心层120的材料相同，因此，在去除位于侧墙图形层A中图形单元U相对侧壁上的第二侧墙140的步骤中，还去除所述核心层120，有利于提高工艺兼容性和工艺整合度。
在其他实施例中，根据实际的工艺，还可以在去除位于所述侧墙图形层中图形单元相对侧壁上的第二侧墙后，增加一道刻蚀步骤，去除所述核心层。在该实施例中，相应可以继续以所述遮挡层为掩膜，对核心层进行刻蚀。
如图6所示，去除所述遮挡层101。
去除所述遮挡层101，从而露出剩余的第一侧墙膜135，为去除剩余的第一侧墙膜135做准备。
本实施例中，采用灰化工艺去除所述遮挡层101。
继续参考图6，去除所述遮挡层101后，去除位于侧墙图形层A之间的待刻蚀层110表面、以及高于所述第一侧墙130的第一侧墙膜135。
本实施例中，采用各向异性干法刻蚀工艺去除位于侧墙图形层A之间的待刻蚀层110表面、以及高于所述第一侧墙130的第一侧墙膜135。
各向异性干法刻蚀工艺具有各向异性刻蚀的特性，从而能够在无掩膜的情况下，将高于第一侧墙130和位于待刻蚀层110表面的第一侧墙膜135去除，且对第二侧墙130的损耗小。
而且，所述干法刻蚀工艺对第一侧墙膜135和第一侧墙130的刻蚀选择比、以及对第一侧墙膜135和待刻蚀层110的刻蚀选择比均较高，降低第一侧墙130和待刻蚀层110造成误刻蚀的概率。
本实施例中，去除位于侧墙图形层A之间的待刻蚀层110表面、以及高于第一侧墙130的第一侧墙膜135后，暴露出所述凹槽142(如图6所示)的底部和侧壁。
需要说明的是，本实施例中，以在去除位于侧墙图形层A中图形单元U相对侧壁上的第二侧墙140的步骤中，去除位于第一侧墙130和核心层120的顶面、以及待刻蚀层110表面的第一侧墙膜135作为示例。
在其他实施例中，还可以在去除位于第一侧墙和核心层的顶面、以及待刻蚀层表面的第一侧墙膜之后，去除位于侧墙图形层中图形单元相对侧壁上的第二侧墙。
参考图7至图8，在所述凹槽142中形成第三侧墙150(如图8所示)。
第三侧墙150用于和第一侧墙130作为后续刻蚀所述待刻蚀层110的掩膜。
本实施例中，先形成核心层120，随后形成第一侧墙130，然后形成位于图形单元U侧壁上的第二侧墙140，相邻的第二侧墙140与所述待刻蚀层110围成凹槽142，再在凹槽142中形成第三侧墙150，从而在后续去除核心层120和第二侧墙140后，第一侧墙130和第三侧墙150能够分立于待刻蚀层110上，所述第一侧墙130和第三侧墙150用于作为刻蚀待刻蚀层110以形成目标图形的掩膜，相邻的第一侧墙130之间的间距、以及第三侧墙150和相邻的第一侧墙130之间的间距为目标间距，本实施例中，相邻核心层120之间的间距是目标间距的3倍，与采用传统SAQP工艺形成同样尺寸的目标间距相比，传统SAQP工艺中相邻核心层120之间的间距是目标间距的4倍，本发明实施例中所述核心层120之间的间距更小，所述核心层120通常通过光刻工艺形成，所述核心层120之间的间距更小有利于防止相邻核心层120之间的间距落入光刻工艺的禁止周期中，进而有利于降低形成所述核心层120的光刻工艺的工艺难度、增大形成核心层120的光刻工艺的工艺窗口，相应有利于提高目标图形的形成质量。
本实施例中，通过控制相邻所述第二侧墙140之间的距离，使得所述第三侧墙150与第一侧墙130的宽度、第二侧墙140的宽度、以及所述核心层120的宽度相同。
本实施例中，以所述核心层120的宽度为18nm为示例，也就是说，后续形成的目标图形的间距为36nm，因此，在形成所述核心层120时，相邻核心层120之间的间距是所述目标图形间距的3倍，即108nm，相邻核心层120之间的间距未落入到193i光刻机的Forbiddenpitch禁带宽度(130nm～170nm)中。
所述第三侧墙150的材料包括氧化硅、氮化硅、氧化钛、氮化钛、氧化铝、氮化铝或无定型硅。本实施例中，所述第三侧墙150的材料和第一侧墙130的材料相同，所述第三侧墙150的材料为氧化钛。通过使第三侧墙150和第一侧墙130的材料相同，有利于提高后续刻蚀所述待刻蚀层110的工艺稳定性和图形化效果。
本实施例中，由于在形成第三侧墙150之前，还去除位于所述侧墙图形层A中图形单元U相对侧壁上的第二侧墙140。因此，形成所述第三侧墙150的步骤中，所述第三侧墙150形成在剩余的相邻第二侧墙140与待刻蚀层110围成的凹槽142中。
本实施例中，在去除位于所述第一侧墙130和核心层120的顶面、以及所述待刻蚀层110表面的第一侧墙膜135之后，形成所述第三侧墙150。
而且，本实施例中，在去除所述图形单元U中的核心层120后，形成所述第三侧墙150。
以下结合附图对本实施例形成第三侧墙150的步骤进行详细说明。
如图7所示，形成填充所述凹槽142且覆盖所述第二侧墙140顶部的第二侧墙膜145。
所述第二侧墙膜145用于形成第三侧墙。
本实施例中，采用旋涂(Spin-on)工艺形成所述第二侧墙膜145。旋涂工艺的工艺步骤简单，且通过采用旋涂工艺，还有利于提高第二侧墙膜145的填充性能，有利于降低所述第二侧墙膜145中产生空洞等缺陷的概率，进而有利于提升第三侧墙的形成质量。
在其他实施例中，根据实际的工艺，还可以采用原子层沉积工艺或化学气相沉积工艺形成所述第二侧墙膜。
本实施例中，在去除位于所述第一侧墙130和核心层120的顶面、以及所述待刻蚀层110表面的第一侧墙膜135之后，以及在去除所述图形单元U中的核心层120后，形成第二侧墙膜145。
因此，在形成所述第二侧墙膜145之前，所述半导体结构的形成方法还包括：形成填充层102，填充于所述侧墙图形层A中的相邻第一侧墙130之间。
所述填充层102用于防止第二侧墙膜145形成于所述侧墙图形层A中的相邻第一侧墙130之间，从而降低形成第三侧墙的难度。
相应地，形成第二侧墙膜145的步骤中，所述第二侧墙膜145填充于所述凹槽142中，且所述第二侧墙膜145还覆盖所述填充层102。
需要说明的是，本实施例中，所述填充层102的图形与前述的遮挡层101的图形相反，从而能够通过反转图案(reverse tone)处理形成所述填充层102，不需额外形成一张光罩，有利于节约工艺成本。
后续还会去除所述填充层102，因此所述填充层102为易于被去除的材料。本实施例中，所述填充层102的材料为旋涂碳。
本实施例中，所述填充层102的顶部高于所述第一侧墙130的顶部。
还需要说明的是，本实施例中，以在去除位于所述第一侧墙130和核心层120的顶面、以及所述待刻蚀层110表面的第一侧墙膜135之后，以及在去除位于所述侧墙图形层A中图形单元U相对侧壁上的第二侧墙140后，形成第二侧墙膜145为示例。
在其他实施例中，还可以在去除位于所述第一侧墙和核心层的顶面、以及所述待刻蚀层表面的第一侧墙膜之后，且在去除位于所述侧墙图形层中图形单元相对侧壁上的第二侧墙之前，形成所述第二侧墙膜。
如图8所示，去除高于所述第一侧墙130的第二侧墙膜145，位于凹槽142内的剩余第二侧墙膜145作为所述第三侧墙150。
本实施例中，采用干法刻蚀工艺，去除高于所述第一侧墙130的第二侧墙膜145。
需要说明的是，所述待刻蚀层110上还形成有填充层102，因此，形成所述第三侧墙150后，所述半导体结构的形成方法还包括：去除所述填充层102。
本实施例中，采用灰化工艺去除所述填充层102。
本实施例中，以在去除位于所述第一侧墙130和核心层120的顶面、以及所述待刻蚀层110表面的第一侧墙膜135之后，形成所述第三侧墙150进行说明。在其他实施例中，还可以在去除位于所述第一侧墙和核心层的顶面的第一侧墙膜，保留位于待刻蚀层表面的部分第一侧墙膜之后，形成所述第三侧墙。
参考图9至图11，去除所述第二侧墙140，以所述第一侧墙130和第三侧墙150为掩膜，刻蚀所述待刻蚀层110，形成目标图形。
去除所述第二侧墙140，从而露出第二侧墙140底部的待刻蚀层110，为后续以所述第一侧墙130和第三侧墙150为掩膜，刻蚀所述待刻蚀层110做准备。
本实施例中，去除所述第二侧墙140的步骤中，所述第二侧墙140与所述第一侧墙130的刻蚀选择比大于5：1，所述第二侧墙140与第一侧墙130的刻蚀选择比较大，从而有利于减小对第一侧墙130图形的影响，进而有利于提高后续图形传递的精度。
本实施例中，去除所述第二侧墙140的步骤中，所述第二侧墙140与所述第三侧墙150的刻蚀选择比大于5：1，所述第二侧墙140与第三侧墙150的刻蚀选择比较大，也有利于减小对第三侧墙150图形的影响，进而有利于提高后续图形传递的精度。
本实施例中，以在去除第二侧墙140的步骤中，分别形成了两张掩膜(第一掩膜层103和第二掩膜层104)为示例。在其他实施例中，根据实际的工艺和第二侧墙的图形，在去除第二侧墙的步骤中，还可以形成其他数量的掩膜。
本实施例中，待刻蚀层110为金属硬掩膜材料层。因此，以所述第一侧墙130和第三侧墙150为掩膜，刻蚀所述待刻蚀层110，形成金属硬掩膜层160。
所述金属硬掩膜层160用于作为刻蚀金属层间介质层的刻蚀掩膜。
具体地，本实施例中，所述金属硬掩膜层160用于形成6Track标准单元的第一金属层的图形。
本实施例中，采用干法刻蚀工艺，以所述第一侧墙130和第三侧墙150为掩膜，刻蚀所述待刻蚀层110。
干法刻蚀工艺具有各向异性刻蚀的特性，剖面控制性较好，有利于提高图形传递的精度。
相应地，结合参考图13，形成所述金属硬掩膜层160后，所述半导体结构的形成方法还包括：以所述金属硬掩膜层160为掩膜，刻蚀所述金属层间介质层，形成多个互连沟槽170。
所述互连沟槽170用于为形成互连线提供空间位置。具体地，本实施例中，所述互连沟槽170用于为形成6Track标准单元的第一金属层提供空间位置。
其中，刻蚀所述开口141底部的金属硬掩膜材料层110和金属层间介质层后，形成的互连沟槽用于为形成供电线提供空间位置。
参考图14至图18，示出了本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：在去除位于所述第一侧墙和核心层的顶面的第一侧墙膜之后，形成所述第三侧墙。
参考图14，形成位于所述图形单元侧壁上的第二侧墙240，相邻的第二侧墙240与所述待刻蚀层210围成凹槽(未标示)。
所述第二侧墙240的材料与前述实施例相同，在此不再赘述。
本实施例中，形成所述第二侧墙240的步骤包括：在所述第一侧墙230的侧壁和顶面、以及核心层220顶面和待刻蚀层210上形成第一侧墙膜235，位于所述第一侧墙230的侧壁上的第一侧墙膜235用于作为所述第二侧墙240。
形成第一侧墙膜235的步骤与前述实施例相同，在此不再赘述。
本实施例中，形成所述第二侧墙240后，所述半导体结构的形成方法还包括：去除位于所述第一侧墙230和核心层220的顶面的第一侧墙膜235。
本实施例中，后续还保留部分位于所述待刻蚀层210表面的第一侧墙膜235用于形成第三侧墙。
本实施例中，形成所述第二侧墙240的步骤中，所述第二侧墙240与位于所述待刻蚀层210表面的第一侧墙膜235围成开口(未标示)
结合参考图14至图17，在所述凹槽中形成第三侧墙250(如图17所示)。
本实施例中，在去除位于所述第一侧墙230和核心层220的顶面的第一侧墙膜235之后，形成所述第三侧墙250。
结合参考图14和图15，形成所述第一侧墙230后，去除位于所述第一侧墙230和核心层220的顶面的第一侧墙膜235之前，所述半导体结构的形成方法还包括：形成填充于所述开口中的第二侧墙膜245，所述第二侧墙膜245还覆盖位于第一侧墙230和核心层220顶面的第一侧墙膜235。
因此，结合参考图14至图17，去除位于所述第一侧墙230和核心层220顶面的第一侧墙膜235的步骤中，还去除高于所述第一侧墙230的第二侧墙膜245和第一侧墙膜235。
需要说明的是，结合参考图15和图16，本实施例中，在形成位于图形单元侧壁上的第二侧墙240后，形成第三侧墙250之前，所述半导体结构的形成方法还包括：去除位于所述侧墙图形层中图形单元相对侧壁上的第二侧墙240。
具体地，如图15所示，在形成第二侧墙膜245后，在所述第二侧墙膜245中形成图形开口，所述图形开口露出位于所述侧墙图形层中图形单元相对侧壁上的第二侧墙240。
本实施例中，所述图形开口还露出位于核心层220上的第一侧墙膜235，从而为后续在去除位于所述侧墙图形层中图形单元相对侧壁上的第二侧墙240的步骤中去除核心层220做准备。
如图16所示，以所述第二侧墙膜245为掩膜，去除所述图形开口露出的所述第二侧墙240。
本实施例中，去除所述图形开口露出的所述第二侧墙240的步骤中，还去除所述图形开口露出的第一侧墙膜235。
本实施例中，核心层220的材料与第二侧墙240的材料相同，因此，去除图形开口露出的第二侧墙240和第一侧墙膜235的步骤中，还去除核心层220。
去除位于所述侧墙图形层中图形单元相对侧壁上的第二侧墙240的工艺与前述实施例相同，在此不再赘述。
结合参考图17，本实施例中，去除高于所述第一侧墙230的第二侧墙膜245和第一侧墙膜235后，位于所述待刻蚀层210表面的第一侧墙膜235和填充于开口中的剩余第二侧墙膜245构成所述第三侧墙250。
本实施例中，采用干法刻蚀工艺去除高于所述第一侧墙230的第二侧墙膜245和第一侧墙膜235。
参考图18，去除所述第二侧墙240。
去除所述第二侧墙240的工艺步骤与前述实施例相同，在此不再赘述。
后续步骤与前述实施例相同，本实施例在此不再赘述。
相应的，本发明还提供一种半导体器件，包括：采用前述的形成方法形成的半导体结构。
本实施例中，所述半导体器件可以为晶体管，所述晶体管包括采用前述的形成方法形成的半导体结构，也就是说，所述晶体管包括采用前述的形成方法形成的互连线。
由前述的实施例可知，前述的实施例有利于防止相邻核心层120之间的间距落入光刻工艺的禁止周期中，进而有利于降低形成所述核心层120的光刻工艺的工艺难度、增大形成核心层120的光刻工艺的工艺窗口，相应有利于提高目标图形的形成质量。
本实施例中，目标图形为互连沟槽，形成互连沟槽的工艺窗口较大，相应使得互连线的形成工艺的工艺窗口较大，互连线的图形质量较高，从而有利于提高所述半导体器件的性能，例如：电连接性能。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有待刻蚀层；
在所述待刻蚀层上形成多个分立的核心层，相邻所述核心层之间的间距是所述核心层宽度的6倍；
在所述核心层的侧壁上形成第一侧墙，所述核心层与位于所述核心层侧壁上的所述第一侧墙构成一组图形单元，多组所述图形单元之间间隔排列；
形成位于所述图形单元侧壁上的第二侧墙，相邻的第二侧墙与所述待刻蚀层围成凹槽；形成所述第二侧墙的步骤包括：在所述第一侧墙的侧壁和顶面、以及核心层顶面和待刻蚀层上形成第一侧墙膜，位于所述第一侧墙的侧壁上的第一侧墙膜用于作为所述第二侧墙；形成所述第二侧墙后，所述半导体结构的形成方法还包括：去除位于所述第一侧墙和核心层的顶面、以及所述待刻蚀层表面的第一侧墙膜；
在所述凹槽中形成第三侧墙；在去除位于所述第一侧墙和核心层的顶面、以及所述待刻蚀层表面的第一侧墙膜之后，形成所述第三侧墙；形成所述第三侧墙的步骤包括：形成填充所述凹槽且覆盖所述第二侧墙顶部的第二侧墙膜；去除高于所述第一侧墙的第二侧墙膜，位于凹槽内的剩余第二侧墙膜作为所述第三侧墙；所述第一侧墙的宽度、第二侧墙的宽度、以及所述第三侧墙的宽度均与所述核心层的宽度相同；
去除所述核心层；
去除所述第二侧墙，以所述第一侧墙和第三侧墙为掩膜，刻蚀所述待刻蚀层，形成目标图形。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，相邻的图形单元构成侧墙图形层，所述侧墙图形层之间间隔排布；
形成位于所述图形单元侧壁上的第二侧墙后，形成所述第三侧墙之前，所述半导体结构的形成方法还包括：去除位于所述侧墙图形层中图形单元相对侧壁上的第二侧墙；
形成所述第三侧墙的步骤中，所述第三侧墙形成在剩余的相邻第二侧墙与待刻蚀层围成的凹槽中。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二侧墙的步骤包括：在所述第一侧墙的侧壁和顶面、以及核心层顶面和待刻蚀层上形成第一侧墙膜，位于所述第一侧墙的侧壁上的第一侧墙膜用于作为所述第二侧墙；
形成所述第二侧墙后，所述半导体结构的形成方法还包括：去除位于所述第一侧墙和核心层的顶面的第一侧墙膜。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，在去除位于所述第一侧墙和核心层的顶面的第一侧墙膜之后，形成所述第三侧墙；
形成所述第二侧墙的步骤中，所述第二侧墙与位于所述待刻蚀层表面的第一侧墙膜围成开口；
形成所述第一侧墙后，去除位于所述第一侧墙和核心层的顶面的第一侧墙膜之前，所述半导体结构的形成方法还包括：形成填充于所述开口中的第二侧墙膜，所述第二侧墙膜还覆盖位于第一侧墙和核心层顶面的第一侧墙膜；
去除位于所述第一侧墙和核心层顶面的第一侧墙膜的步骤中，去除高于所述第一侧墙的第二侧墙膜和第一侧墙膜；
去除高于所述第一侧墙的第二侧墙膜和第一侧墙膜后，位于所述待刻蚀层表面的第一侧墙膜和填充于开口中的剩余第二侧墙膜构成所述第三侧墙。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，在去除所述图形单元中的核心层后，形成所述第三侧墙；
形成所述第三侧墙的步骤包括：形成填充层，填充于所述侧墙图形层中的相邻第一侧墙之间；形成第二侧墙膜，填充于所述凹槽中，且所述第二侧墙膜还覆盖所述填充层；去除高于所述第一侧墙的所述第二侧墙膜，位于凹槽中的剩余第二侧墙膜作为所述第三侧墙；
形成所述第三侧墙后，所述半导体结构的形成方法还包括：去除所述填充层。
6.如权利要求1、4或5所述的半导体结构的形成方法，其特征在于，形成所述第二侧墙膜的工艺为旋涂工艺、原子层沉积工艺或化学气相沉积工艺。
7.如权利要求2所述的半导体结构的形成方法，其特征在于，去除位于所述侧墙图形层中图形单元相对侧壁上的第二侧墙的步骤包括：形成遮挡层，覆盖相邻所述侧墙图形层之间的第一侧墙侧壁上的第二侧墙，所述遮挡层露出位于所述侧墙图形层中图形单元相对侧壁上的第二侧墙；
去除所述遮挡层露出的所述第二侧墙；
去除所述遮挡层。
8.如权利要求2所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，去除位于所述侧墙图形层中图形单元相对侧壁上的第二侧墙。
9.如权利要求2所述的半导体结构的形成方法，其特征在于，在去除位于所述侧墙图形层中图形单元相对侧壁上的第二侧墙的步骤中，去除所述核心层。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二侧墙和所述核心层的材料相同。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述第二侧墙的步骤中，所述第二侧墙与所述第一侧墙的刻蚀选择比大于5：1。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述第二侧墙的步骤中，所述第二侧墙与所述第三侧墙的刻蚀选择比大于5：1。
13.如权利要求1所述的半导体结构的形成方法，其特征在于所述基底还包括金属层间介质层，所述待刻蚀层位于所述金属层间介质层上，所述待刻蚀层为金属硬掩膜材料层；
以所述第一侧墙和第三侧墙为掩膜，刻蚀所述待刻蚀层，形成金属硬掩膜层；形成所述金属硬掩膜层后，所述半导体结构的形成方法还包括：以所述金属硬掩膜层为掩膜，刻蚀所述金属层间介质层，形成多个互连沟槽。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第三侧墙的材料包括氧化硅、氮化硅、氧化钛、氮化钛、氧化铝、氮化铝或无定型硅。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第三侧墙的材料和第一侧墙的材料相同。
16.一种半导体器件，包括：
采用如权利要求1至15任一项所述形成方法形成的半导体结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911174025.2A CN112951720B (zh) | 2019-11-26 | 2019-11-26 | 半导体结构的形成方法、半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911174025.2A CN112951720B (zh) | 2019-11-26 | 2019-11-26 | 半导体结构的形成方法、半导体器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112951720A CN112951720A (zh) | 2021-06-11 |
| CN112951720B true CN112951720B (zh) | 2024-03-22 |
Family
ID=76225205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911174025.2A Active CN112951720B (zh) | 2019-11-26 | 2019-11-26 | 半导体结构的形成方法、半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112951720B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115642079A (zh) * | 2021-07-19 | 2023-01-24 | 长鑫存储技术有限公司 | 图案的形成方法 |
| CN116169091A (zh) * | 2021-11-24 | 2023-05-26 | 长鑫存储技术有限公司 | 一种半导体结构的制备方法、半导体结构和半导体存储器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103794475A (zh) * | 2012-10-30 | 2014-05-14 | 中芯国际集成电路制造(上海)有限公司 | 自对准三重图形化方法 |
| CN105097649A (zh) * | 2014-05-04 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8123968B2 (en) * | 2005-08-25 | 2012-02-28 | Round Rock Research, Llc | Multiple deposition for integration of spacers in pitch multiplication process |
| US20130065397A1 (en) * | 2011-09-12 | 2013-03-14 | Vigma Nanoelectronics | Methods to increase pattern density and release overlay requirement by combining a mask design with special fabrication processes |
| US9997369B2 (en) * | 2016-09-27 | 2018-06-12 | International Business Machines Corporation | Margin for fin cut using self-aligned triple patterning |
-
2019
- 2019-11-26 CN CN201911174025.2A patent/CN112951720B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103794475A (zh) * | 2012-10-30 | 2014-05-14 | 中芯国际集成电路制造(上海)有限公司 | 自对准三重图形化方法 |
| CN105097649A (zh) * | 2014-05-04 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112951720A (zh) | 2021-06-11 |
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