CN113948462B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：在目标层上形成第一核心层，沿第二方向相邻第一核心层相对的侧壁分别为第一侧壁和第二侧壁；在目标层上形成覆盖第一侧壁且与第二侧壁相间隔的牺牲层；在第一核心层和牺牲层的侧壁上形成第一侧墙；在位于牺牲层侧壁与位于第二侧壁的第一侧墙之间形成第二核心层；在目标层上形成覆盖第二核心层和第一侧墙侧壁的填充层；去除牺牲层形成沟槽；去除位于沟槽侧壁的第一侧墙，形成位于沟槽侧壁的第二侧墙以及由第二侧墙围成的第一凹槽；去除第二核心层形成第二凹槽；去除第一核心层形成第三凹槽；图形化第一凹槽、第二凹槽和第三凹槽下方的目标层，形成目标图形。本发明实施例有利于提高目标图形的图形精度。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体集成电路(Integrated circuit，IC)产业的快速成长，半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进，使得集成电路朝着体积更小、电路精密度更高、电路复杂度更高的方向发展。
在集成电路发展过程中，通常随着功能密度(即每一芯片的内连线结构的数量)逐渐增加的同时，几何尺寸(即利用工艺步骤可以产生的最小元件尺寸)也逐渐减小，这相应增加了集成电路制造的难度和复杂度。
目前，在技术节点不断缩小的情况下，如何提高形成于晶圆上的图形与目标图形的匹配度成为了一种挑战。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高目标图形的精度、布局设计灵活度和自由度。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成目标图形的目标层；在所述目标层上，形成沿第一方向延伸且沿第二方向间隔排布的第一核心层，第二方向垂直于第一方向，沿第二方向相邻第一核心层相对的侧壁分别为第一侧壁和第二侧壁；在所述第一侧壁和第二侧壁之间的目标层上形成牺牲层，所述牺牲层覆盖所述第一侧壁且与所述第二侧壁相间隔；在所述第一核心层和牺牲层的侧壁上形成第一侧墙；在位于所述牺牲层侧壁与位于第二侧壁的第一侧墙之间的目标层上，形成第二核心层；在所述目标层上形成覆盖所述第二核心层和第一侧墙侧壁的填充层；去除所述牺牲层，在所述填充层中形成暴露出第一侧壁的沟槽；去除位于所述沟槽侧壁的第一侧墙，在所述沟槽的侧壁上形成第二侧墙，位于所述沟槽侧壁的第二侧墙围成第一凹槽；形成所述第一凹槽后，去除所述第二核心层，形成第二凹槽；去除所述第一核心层，形成第三凹槽，所述第三凹槽与相邻的第二凹槽之间由第一侧墙相隔离，所述第三凹槽与相邻的第一凹槽之间、以及所述第二凹槽与相邻的第一凹槽之间由第二侧墙相隔离；以所述第一侧墙、第二侧墙和填充层为掩膜，图形化所述第一凹槽、第二凹槽和第三凹槽下方的目标层，形成目标图形。
相应的，本发明实施例还提供一种半导体结构，包括：基底，包括用于形成目标图形的目标层；分立于所述目标层上的第一核心层，沿第一方向延伸且沿第二方向排布，第二方向垂直于第一方向，沿第二方向相邻第一核心层相对的侧壁分别为第一侧壁和第二侧壁，具有所述第一侧壁的第一核心层的侧壁分为所述第一侧壁和第三侧壁；第一侧墙，位于具有所述第二侧壁的第一核心层的侧壁上、以及位于所述第三侧壁上；填充层，位于所述第一核心层和第一侧墙露出的目标层上，沿第二方向相邻所述第一核心层之间形成有贯穿部分填充层的沟槽，所述沟槽暴露出所述第一侧壁，且与所述第二侧壁相间隔；第二侧墙，位于所述沟槽的侧壁上，所述第二侧墙与位于所述第三侧壁的第一侧墙相接触，覆盖所述第一核心层的外侧壁，位于所述沟槽侧壁上的第二侧墙围成第一凹槽，所述第二侧墙、第一侧墙和填充层用于作为图形化目标层的掩膜；第二核心层，贯穿所述第一凹槽和位于第二侧壁的第一侧墙之间的填充层，所述第二核心层用于为形成第二凹槽占据空间；其中，所述第一核心层用于为形成第三凹槽占据空间。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，所述第一核心层为形成第三凹槽占据空间；所述牺牲层为形成沟槽占据空间，在去除牺牲层形成沟槽后，还去除位于沟槽侧壁的第一侧墙，在所述沟槽的侧壁上形成第二侧墙，位于所述沟槽侧壁的第二侧墙围成第一凹槽；在位于所述牺牲层侧壁与位于第二侧壁的第一侧墙之间的目标层上形成第二核心层，之后去除第二核心层以形成第二凹槽，所述第二核心层相应为形成第二凹槽占据空间；因此，本发明实施例通过所述第一核心层、第二核心层、以及牺牲层和第二侧墙，分别对应定义出第三凹槽、第二凹槽、以及第一凹槽的形状和位置，且第一核心层、第二核心层以及牺牲层和第二侧墙均在不同工艺步骤中形成，与通过刻蚀工艺或单个膜层结构定义第三凹槽、第二凹槽和第一凹槽的形状与位置的方案相比，本发明实施例有利于降低形成第一凹槽、第二凹槽和第三凹槽的难度、增大工艺窗口(例如：改善光学临近效应)，并提高第一凹槽、第二凹槽和第三凹槽的图形设计自由度和灵活度，使得第一凹槽、第二凹槽和第三凹槽的图形精度得到保障，而且，所述第三凹槽与相邻的第二凹槽之间由第一侧墙相隔离，所述第三凹槽与相邻的第一凹槽之间、或所述第二凹槽与相邻的第一凹槽之间由第二侧墙相隔离，有利于使相邻的凹槽之间实现设计最小间隔(Designed minimum space)，相应地，在图形化所述第一凹槽、第二凹槽和第三凹槽下方的目标层，形成目标图形后，目标图形的图形质量和图形精度得到了提高，且沿第二方向的相邻目标图形之间易于实现满足设计最小间隔。
此外，本发明实施例先形成第一核心层和牺牲层，再在第一核心层和牺牲层的侧壁上形成第一侧墙，第一侧墙为外侧墙(Outer spacer)；在去除第一核心层形成第三凹槽之后，沿第一方向相邻的第三凹槽之间的距离由第一核心层定义，与先形成凹槽、再在凹槽的侧壁形成内侧墙相比，本发明实施例中，沿第一方向相邻第三凹槽之间的距离不是相邻第一核心层之间的距离与两倍的第一侧墙厚度之和，有利于使沿第一方向相邻的第三凹槽之间实现更小的距离，相应地，在图形化所述第一凹槽、第二凹槽和第三凹槽下方的目标层形成目标图形后，相邻的目标图形在头对头(Head To Head)的位置处能够实现更小的距离，有利于提高目标图形的布局设计灵活度和自由度，而且，本发明实施例有利于节约工艺成本。
附图说明
图1至图29是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，如何提高形成于晶圆上的图形与目标图形的匹配度成为了一种挑战。具体地，目前后段制程中，金属互连线的图形化工艺的难度大，工艺窗口小。
例如：当互连图案的图形较为复杂时，光刻工艺所需要的光罩(Mask)的数量较多，不仅导致工艺成本过高，而且光罩的图案复杂，光罩的光学邻近修正处理也具有较高的难度，导致形成的互连线的图形精度和图形质量较差，甚至还导致互连线在不需要连接的位置处发生短接(Bridge)的问题。
一种方法利用伪互连线(Dummy lines)，以增大光刻工艺的窗口、降低掩膜图案复杂度。在器件工作时，这些伪互连线处于浮接状态，也就是说，这些互连线不与外部电路或其他互连结构电连接。但是，这些浮接的伪互连线容易增大后段互连的寄生电容，导致形成的半导体结构的性能不佳。
为了解决所述技术问题，本发明实施例提供的半导体结构的形成方法中，通过所述第一核心层、第二核心层、以及牺牲层和第二侧墙，分别对应定义出第三凹槽、第二凹槽、以及第一凹槽的形状和位置，且第一核心层、第二核心层以及牺牲层和第二侧墙均在不同工艺步骤中形成，与通过刻蚀工艺或单个膜层结构定义第三凹槽、第二凹槽和第一凹槽的形状与位置相比，本发明实施例有利于降低形成第一凹槽、第二凹槽和第三凹槽的难度、增大工艺窗口(例如：改善光学临近效应)，并提高第一凹槽、第二凹槽和第三凹槽的图形设计自由度和灵活度，使得第一凹槽、第二凹槽和第三凹槽的图形精度得到保障，而且，所述第三凹槽与相邻的第二凹槽之间由第一侧墙相隔离，所述第三凹槽与相邻的第一凹槽之间、或所述第二凹槽与相邻的第一凹槽之间由第二侧墙相隔离，有利于使相邻的凹槽之间实现设计最小间隔，相应地，在图形化所述第一凹槽、第二凹槽和第三凹槽下方的目标层，形成目标图形后，目标图形的图形质量和图形精度得到了提高，且沿第二方向的相邻目标图形之间易于实现满足设计最小间隔。
此外，本发明实施例先形成第一核心层和牺牲层，再在第一核心层和牺牲层的侧壁上形成第一侧墙，第一侧墙为外侧墙；在去除第一核心层形成第三凹槽之后，沿第一方向相邻的第三凹槽之间的距离由第一核心层定义，与先形成凹槽、再在凹槽的侧壁形成内侧墙相比，本发明实施例中，沿第一方向相邻第三凹槽之间的距离不是相邻第一核心层之间的距离与两倍的第一侧墙厚度之和，有利于使沿第一方向相邻的第三凹槽之间实现更小的距离，相应地，在图形化所述第一凹槽、第二凹槽和第三凹槽下方的目标层形成目标图形后，相邻的目标图形在头对头(Head To Head)的位置处能够实现更小的距离，有利于提高目标图形的布局设计灵活度和自由度，而且，本发明实施例有利于节约工艺成本。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图29是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供基底(未标示)，包括用于形成目标图形的目标层110。
基底用于为后续工艺制程提供平台。目标层110为待进行图形化以形成目标图形的膜层。其中，目标图形可以为栅极结构、后段制程中的互连槽、鳍式场效应晶体管(FinFET)中的鳍部、全包围栅极(GAA)晶体管中的沟道叠层或硬掩膜(hard mask，HM)层等图形。
本实施例中，目标层110包括介电层111。后续图形化介电层111，在介电层111中形成多个互连槽，之后再在互连槽中形成互连线，介电层111用于实现相邻互连线之间的电隔离。相应地，本实施例中，所述目标图形为互连槽。
因此，介电层111为金属层间介质(Inter Metal Dielectric，IMD)层。
相应地，本实施例中，基底中可以形成有晶体管、电容器等半导体器件，基底中还可以形成有电阻结构、导电结构等功能结构。本实施例中，所述基底包括衬底100和位于衬底100上的目标层110。
介电层111的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。本实施例中，介电层111的材料为超低k介质材料，从而降低后段金属互连结构之间的寄生电容，进而减小后段RC延迟。具体地，超低k介质材料可以为SiOCH。
本实施例中，目标层110为叠层结构，目标层110还包括位于介电层111上的硬掩膜材料层112。
后续图形化目标层110的步骤中，先图形化硬掩膜材料层112，形成硬掩膜层，之后再以硬掩膜层为掩膜，图形化所述介电层111，有利于提高图形化介电层111的工艺稳定性，相应提高图形传递的精度。所述硬掩膜材料层112的材料包括氮化钛、碳化钨、氧化硅、碳氧化硅和碳氮氧化硅中的一种或多种。
作为一种示例，所述硬掩膜材料层112的材料为氮化钛。
在具体工艺中，根据实际的工艺需求，还能够在硬掩膜材料层112和介电层111之间设置应力缓冲层，以提高硬掩膜材料层112和介电层111之间的粘附性、减小膜层之间产生的应力。此外，还能够在硬掩膜材料层112和应力缓冲层之间、以及硬掩膜材料层112上设置刻蚀停止层，以定义后续刻蚀工艺的停止位置，有利于提高后续图形化工艺的效果。关于应力缓冲层和刻蚀停止层的相关描述，本发明实施例在此不再赘述。
参考图2和图3，图2为俯视图，图3为图2在AA位置处的剖面图，在目标层110上，形成沿第一方向(如图2中X方向所示)延伸且沿第二方向(如图2中Y方向所示)间隔排布的第一核心(Mandrel)层120，第二方向垂直于第一方向，沿第二方向相邻第一核心层120相对的侧壁分别为第一侧壁11和第二侧壁12。
第一核心层120用于为形成第三凹槽占据空间位置，从而定义第三凹槽的图形和位置。与直接通过刻蚀工艺形成第三凹槽相比，本实施例先形成第一核心层120，后续再去除第一核心层120形成第三凹槽，有利于降低第三凹槽的形成难度、增大形成第三凹槽的工艺窗口，使第三凹槽的图形精度得到保障，相应地，后续刻蚀第三凹槽下方的目标层110以形成目标图形后，有利于提高目标图形的图形精度。而且，第一核心层120还为后续形成第一侧墙提供支撑。
本实施例中，第一核心层120选用易于被去除的材料，从而降低后续去除第一核心层120的工艺难度。第一核心层120为单层或多层结构，第一核心层120的材料包括无定形硅、多晶硅、单晶硅、氧化硅、氮化硅和无定型碳中的一种或多种。作为一种示例，第一核心层120为单层结构，第一核心层120的材料为无定形硅。
本实施例中，以在所述目标层110上形成两个第一核心层120作为一种示例。在其他实施例中，第一核心层还能够为其他数量，第一核心层的形状和位置也不仅限于此。
沿第二方向相邻第一核心层120相对的侧壁分别为第一侧壁11和第二侧壁12，第一侧壁11和第二侧壁12之间间隔设置。
参考图4至图5，在第一侧壁11和第二侧壁12之间的目标层110上形成牺牲层140，所述牺牲层140覆盖第一侧壁11且与所述第二侧壁12相间隔。
牺牲层140用于为形成沟槽占据空间位置，牺牲层140还用于为后续形成第一侧墙提供支撑。后续在第一核心层120和牺牲层140的侧壁上形成第一侧墙，并在第一核心层120、第一侧墙和牺牲层140露出的目标层110上形成填充层，之后去除牺牲层140以在填充层中形成沟槽，所形成的沟槽用于为后续形成第二侧墙提供支撑，从而使位于沟槽侧壁的第二侧墙能够围成第一凹槽。
因此，本发明实施例中，通过所述牺牲层140和第二侧墙，定义出所述第一凹槽的形状和位置。与直接通过刻蚀工艺或单个膜层定义出第一凹槽的形状和位置相比，本发明实施例通过牺牲层140和第二侧墙定义出第一凹槽的图形和位置，在形成牺牲层140的步骤中，牺牲层140的关键尺寸大于后续第一凹槽的关键尺寸(例如：沿第一方向和第二方向的尺寸)，有利于降低形成牺牲层140的工艺难度，例如：降低形成牺牲层140的光刻工艺难度、提高对形成牺牲层140的光刻工艺容忍度，进而使牺牲层140的图形质量和图形精度较高，相应地，后续形成的第一凹槽的图形质量和图形精度也较高。
而且，本发明实施例中，先形成覆盖第一侧壁11的牺牲层140，从而后续去除牺牲层140后，所形成的沟槽暴露出第一侧壁11，之后在沟槽的侧壁上形成第二侧墙，位于沟槽侧壁的第二侧墙围成第一凹槽，相应地，第一凹槽与所述第一核心层120之间由所述第二侧墙相间隔，后续形成的第三凹槽与第一凹槽之间的间隔由所述第二侧墙的厚度定义，有利于使第三凹槽与第一凹槽之间实现设计最小间隔；此外，与先在第一核心层的侧壁上形成第一侧墙、再形成覆盖位于第一侧壁的第一侧墙的牺牲层相比，本发明实施例后续去除牺牲层140后，不需进行去除位于第一侧壁的第一侧墙的步骤，有利于简化工艺步骤。
本实施例中，牺牲层140覆盖第一侧壁11，且与第二侧壁12相间隔，因此，后续在第一核心层120和牺牲层140的侧壁上形成第一侧墙之后，沿第二方向，牺牲层140与第二侧壁12上的第一侧墙之间还保留有剩余空间用于形成第二核心层。
所述牺牲层140的材料和第一核心层120的材料不同。牺牲层140与第一核心层120的材料具有刻蚀选择性，从而后续去除牺牲层140的步骤中，第一核心层120能够保留。所述牺牲层140的材料包括有机平坦化材料、氧化硅和无定型碳中的一种或多种。其中，有机平坦化材料包括BARC(Bottom Anti-reflective coating，底部抗反射涂层)、SOC(spin-oncarbon，旋涂碳)等。本实施例中，牺牲层140的材料为旋涂碳。旋涂碳的填充性能较好，且旋涂碳材料易于被刻蚀，有利于降低形成牺牲层140的难度。
本实施例中，形成牺牲层140的步骤中，牺牲层140的顶面高于第一核心层120的顶面。形成牺牲层140的过程包括形成覆盖第一侧墙130和第一核心层120的平坦层以及图形化平坦层的步骤，通过使牺牲层140的顶面高于第一核心层120的顶面，从而省去了去除高于第一核心层顶面的平坦层以使牺牲层顶面与第一核心层顶面相齐平的过程，而且去除高于第一核心层120顶面的平坦层的工艺难度较大，进而有利于降低形成牺牲层140的工艺难度。
本实施例中，牺牲层140还覆盖所述第一核心层120的部分顶面。
本实施例中，形成所述牺牲层140的步骤包括：在所述目标层110上形成覆盖所述第一核心层120的平坦层(图未示)；图形化所述平坦层，保留沿第二方向覆盖于位于第一侧壁11上的部分平坦层作为牺牲层140。
本实施例中，采用旋涂工艺形成平坦层。旋涂工艺操作简单，工艺成本低。
本实施例中，采用各向异性的干法刻蚀工艺，图形化所述平坦层。
在其他实施例中，所述牺牲层的顶面还能够与第一核心层的顶面相齐平。
相应地，形成牺牲层的步骤包括：在目标层上形成覆盖所述第一核心层的平坦层；图形化所述平坦层，保留沿第二方向覆盖于第一侧壁的部分平坦层；去除高于所述第一核心层顶面的平坦层，形成所述牺牲层。或者，形成所述牺牲层的步骤包括：在所述目标层上形成覆盖所述第一核心层的平坦层；去除高于所述第一核心层顶面的平坦层；去除高于第一核心层顶面的平坦层后，图形化所述平坦层，保留沿第二方向覆盖于第一侧壁上的部分平坦层作为牺牲层。
参考图6和图7，图6为俯视图，图7为图6在AA位置处的剖面图，在所述第一核心层120和牺牲层140的侧壁上形成第一侧墙130。
后续去除第一核心层120形成第三凹槽；在位于牺牲层140侧壁与位于第二侧壁12的第一侧墙130之间的目标层110上形成第二核心层，第二核心层用于为形成第二凹槽占据空间。相应地，与具有第二侧壁12的核心层120所对应的第三凹槽和第二凹槽之间的间隔由第一侧墙130定义，从而通过形成第一侧墙130，易于通过调整第一侧墙130的形成厚度，使第一凹槽和第二凹槽之间满足设计最小间隔。
而且，本实施例中，先形成第一核心层120和牺牲层140，再在第一核心层120和牺牲层140的侧壁上形成第一侧墙130，第一侧墙130为外侧墙(Outer Spacer)；在去除第一核心层120以形成第三凹槽之后，沿第一方向相邻的第三凹槽之间的距离由第一核心层120定义，与先形成凹槽、再在凹槽的侧壁形成内侧墙相比，本发明实施例中，沿第一方向相邻的第三凹槽之间的距离不是相邻第一核心层120之间距离与两倍的第一侧墙130厚度之和，有利于使沿第一方向相邻的第三凹槽之间实现更小的距离，相应地，在图形化所述第一凹槽、第二凹槽和第三凹槽下方的目标层110形成目标图形后，相邻的目标图形在头对头(HeadTo Head，HTH)的位置处能够实现更小的距离，有利于提高目标图形的布局设计灵活度和自由度。
此外，与利用切断(Cut)工艺以减小第三凹槽在头对头的位置处的距离的方案相比，进行切断工艺需要利用一张光罩(Mask)，本发明实施例相应省去了一张光罩，有利于节约工艺成本。
其中，本实施例中，所述头对头的位置处指的是：在沿膜层或凹槽的延伸方向上，相邻的所述膜层相对的位置处，或者，相邻的凹槽相对的位置处。
后续去除牺牲层140和第一核心层120、形成第二核心层、以及形成填充层的工艺均包括刻蚀工艺，为此，所述第一侧墙130的材料选取为：第一侧墙130和核心层120、牺牲层140、以及填充层的材料之间具有较高的刻蚀选择性。所述第一侧墙130的材料包括氧化硅、氮化硅、氧化铝、氮化铝、氮化钛和氧化钛中的一种或多种。本实施例中，所述第一侧墙130的材料为氮化硅。
本实施例中，形成第一侧墙130的步骤包括：在第一核心层120、牺牲层140和目标层110上保形覆盖侧墙膜125，位于第一核心层120和牺牲层140的侧壁且顶面低于第一核心层120顶面的侧墙膜125用于作为第一侧墙130。
本实施例中，采用原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述侧墙膜125。采用原子层沉积工艺形成的侧墙膜125的厚度均匀性高，且能够使侧墙膜125具有良好的台阶覆盖能力。
本实施例中，牺牲层140的顶面高于第一核心层120的顶面，所述侧墙膜125还形成在所述牺牲层140高于所述第一核心层120的侧壁上。
需要说明的是，本实施例中，为方便示意和说明，仅在剖面图中示意出了所述侧墙膜125。
还需要说明的是，后续还会去除牺牲层140，因此，所述半导体结构的形成方法还包括：在形成所述第一侧墙130之后，去除所述牺牲层140之前，去除位于所述牺牲层140顶面上的侧墙膜125。去除位于牺牲层140顶面上的侧墙膜125，从而暴露出所述牺牲层140的顶面，以便于后续去除牺牲层140。
后续还会去除第一核心层120，因此，所述半导体结构的形成方法还包括：在形成第一侧墙130之后，去除第一核心层120之前，去除位于所述第一核心层120顶面上的侧墙膜125。去除位于第一核心层120顶面上的所述侧墙膜125，从而暴露出第一核心层120的顶面，以便于后续去除第一核心层120。
作为一种示例，在形成第二核心层之后，去除位于牺牲层140顶面上的侧墙膜125、以及去除位于所述第一核心层120顶面上的所述侧墙膜125。
参考图8至图10，在位于所述牺牲层140侧壁与位于第二侧壁12的第一侧墙130之间的目标层110上，形成第二核心层150。
第二核心层150用于为形成第二凹槽占据空间。
后续去除第二核心层150以形成第二凹槽，因此，所述第二核心层150选用易于被去除的材料，从而降低后续去除第二核心层150的难度。所述第二核心层150的材料包括SOC(Spin on Carbon，旋涂碳)、APF(Advanced Patterning Film，先进图膜)、BARC(BottomAnti-reflective coating，底部抗反射涂层)、氧化硅和氮化硅中的一种或多种。本实施例中，第二核心层150的材料为SOC。
本实施例中，形成所述第二核心层150的步骤中，所述第二核心层150的顶面高于所述第一核心层120和牺牲层140的顶面。
所述第二核心层150形成在位于所述目标层110上的侧墙膜125上。
本实施例中，形成所述第二核心层150的步骤包括：
如图8所示，在所述目标层110上形成覆盖所述第一核心层120和牺牲层140的平坦材料层145。
本实施例中，形成平坦材料层145的工艺包括旋涂工艺。旋涂工艺操作简单，而且有利于提高平坦材料层145的顶面平坦度，同时，采用旋涂工艺形成的平坦材料层145的填充能力高，有利于使平坦材料层145形成在位于牺牲层140侧壁和第二侧壁12上的第一侧墙130之间。
本实施例中，在形成第二核心层120之后，去除位于牺牲层140顶面上的侧墙膜125、以及去除位于所述第一核心层120顶面上的所述侧墙膜125。因此，所述平坦材料层145覆盖于所述侧墙膜125上。
如图9和图10所示，图9为俯视图，图10为图9在AA位置处的剖面图，图形化所述平坦材料层145，保留覆盖所述第一侧壁11且与第二侧壁12相间隔的部分平坦材料层145用于作为所述第二核心层150。
本实施例中，在形成第二核心层150之后，去除位于牺牲层140顶面上的侧墙膜125、以及去除位于所述第一核心层120顶面上的所述侧墙膜125。因此，形成平坦材料层145的步骤中，所述平坦材料层145覆盖于侧墙膜125上，在图形化平坦材料层145的过程中，图形化所述平坦材料层145的工艺仅需对所述平坦材料层145和所述侧墙膜125或第一侧墙130具有较高的刻蚀选择比，图形化平坦材料层145的工艺仅需刻蚀停止在单一膜层上，有利于降低图形化平坦材料层145的工艺难度。具体地，本实施例中，采用各向异性的干法刻蚀工艺，图形化平坦材料层145。
参考图11至图14，在所述目标层110上形成覆盖所述第二核心层150和第一侧墙130侧壁的填充层160。
所述填充层160用于作为图形化所述目标层110的掩膜。本实施例中，所述第二核心层150和填充层160形成在位于所述目标层110上的侧墙膜125上。
填充层160选用与第一核心层120、牺牲层140、第二核心层150以及第一侧墙130具有刻蚀选择性的材料。填充层160的材料包括旋涂氧化硅、金属氧化物(例如：氧化钛)、多晶硅和无定型硅。
本实施例中，填充层160的材料为旋涂氧化硅。
本实施例中，形成所述填充层160的步骤包括：
如图11和图12所示，图11为俯视图，图12为图11在AA位置处的剖面图，在所述目标层110上形成覆盖第一核心层120和牺牲层140顶面、以及第二核心层150侧壁的填充材料层155。
形成填充材料层155的工艺包括原子层沉积工艺、化学气相沉积工艺和旋涂工艺中的一种或多种。作为示例，采用旋涂工艺形成填充材料层155。旋涂工艺操作简单，工艺成本低，而且有利于提高填充材料层155的顶面平坦度。
本实施例中，形成所述填充材料层155的过程中，所述填充材料层155的顶面与所述第二核心层150的顶面相齐平。
如图13和图14所示，图13为俯视图，图14为图13在AA位置处的剖面图，去除高于第一核心层120顶面的所述填充材料层155，形成所述填充层160。
去除高于第一核心层120顶面的填充材料层155，从而使所述填充层160的顶面与第一核心层120的顶面相齐平，以便于后续暴露出第一核心层120的顶面，进而方便去除第一核心层120。
本实施例中，所述半导体结构的形成方法还包括：在去除高于所述第一核心层120顶面的所述填充材料层155的步骤中，去除高于所述第一核心层120顶面的第二核心层150。通过在同一步骤中去除高于第一核心层120顶面的填充材料层155和第二核心层150，从而使得所述填充层160的顶面与第二核心层150的顶面相齐平，有利于为后续工艺制程提供平坦的顶面，而且，还有利于提高工艺整合度和工艺兼容性，进而有利于节约成本。
本实施例中，去除高于第一核心层120顶面的填充材料层155和第二核心层150的工艺包括干法刻蚀工艺。
本实施例中，在形成填充层160的过程中，所述侧墙膜125还保留在半导体结构中，因此，在除高于第一核心层120顶面的填充材料层155和第二核心层150之后，暴露出位于所述牺牲层140和第一核心层120顶面的侧墙膜125。具体地，还暴露出所述牺牲层140高于第一核心层120的侧壁上的侧墙膜125。
因此，结合参考图15，所述半导体结构的形成方法还包括：在形成所述第一侧墙130之后，去除所述牺牲层140之前，去除位于所述牺牲层140顶面上的侧墙膜125；在形成所述第一侧墙130之后，去除所述第一核心层120之前，去除位于所述第一核心层120顶面上的所述侧墙膜125。
具体地，本实施例中，在形成填充层160后，去除牺牲层140之前，去除位于第一核心层120顶面上的侧墙膜125、以及位于牺牲层140顶面上和所述牺牲层140高于第一核心层120侧壁上的所述侧墙膜125，从而暴露出所述牺牲层140和第一核心层120，进而便于后续去除第一核心层120和牺牲层140。
本实施例中，采用各向同性的干法刻蚀工艺，去除所述填充层160和第二核心层150暴露出的侧墙膜125。
需要说明的是，本实施例以在形成填充层160之后，去除牺牲层140或第一核心层120之前，去除位于第一核心层120顶面上的侧墙膜125、以及位于牺牲层140顶面上和牺牲层140高于第一核心层120侧壁上的侧墙膜125作为示例。在其他实施例中，还能够在形成第一侧墙之后，且在形成第二核心层之前，去除位于牺牲层和第一核心层顶面上的侧墙膜。在该实施例中，还去除位于目标层顶面上的侧墙膜。相应地，在形成填充之后，所述半导体结构的形成方法还包括：去除所述牺牲层高于所述第一核心层侧壁上的侧墙膜。
参考图16和图17，图16为俯视图，图17为图16在AA位置处的剖面图，去除所述牺牲层140，在所述填充层160中形成暴露出第一侧壁11的沟槽10。
之后去除位于所述沟槽10侧壁的第一侧墙130，并在所述沟槽10的侧壁上形成第二侧墙，位于所述沟槽10侧壁的第二侧墙围成第一凹槽，第一凹槽用于定义目标图形的形状和位置。
去除牺牲层140的工艺包括湿法刻蚀和干法刻蚀中的一种或两种工艺。
本实施例中，采用干法刻蚀工艺去除牺牲层140。具体地，所述牺牲层140的材料为旋涂碳，利用灰化工艺，去除牺牲层140。作为一种示例，利用氧气等离子体去除牺牲层140，去除牺牲层140的工艺简单、难度低，且对其他膜层的影响小。在其他实施例中，根据实际牺牲层的材料，还能够选择其他合适的工艺去除牺牲层。
参考图18和图19，图18为俯视图，图19为图18在AA位置处的剖面图，去除位于所述沟槽10侧壁的第一侧墙130；参考图20和图21，图20为俯视图，图21为图20在AA位置处的剖面图，在所述沟槽10的侧壁上形成第二侧墙170，位于所述沟槽10侧壁的第二侧墙170围成第一凹槽101。
第一凹槽101用于定义目标图形的形状和位置。
去除位于所述沟槽10侧壁的第一侧墙130，从而暴露出所述第二核心层150与所述第一侧壁11相对的侧壁，相应地，在沟槽10的侧壁形成第二侧墙170，使位于沟槽10侧壁的第二侧墙170围成第一凹槽101后，所述第一凹槽101与第二核心层150之间由所述第二侧墙170相间隔，在后续去除第二核心层150以形成第二凹槽后，第二凹槽与第一凹槽101之间由所述第二侧墙170相间隔，有利于使所述第一凹槽101与第二凹槽之间满足设计最小间隔。
本实施例中，去除位于沟槽10侧壁的第一侧墙130的工艺包括各向同性的干法刻蚀工艺。各向同性的干法刻蚀工艺具有各向同性刻蚀的特性，能够沿着垂直于沟槽10侧壁的方向对第一侧墙130进行刻蚀，从而易于将位于沟槽10侧壁的第一侧墙130去除，而且干法刻蚀工艺的工艺可控性高，有利于减小对其他位置的第一侧墙130或其他膜层的损伤。
第二侧墙170用于与剩余的第一侧墙130和填充层160，共同作为图形化所述目标层110的掩膜。
本实施例中，沿平行于基底的方向，所述第二侧墙170的厚度和第一侧墙130的厚度相同，相应地，后续形成第二凹槽和第三凹槽后，沿第二方向，相邻两个凹槽之间的间隔均相同，在图形化第一凹槽101、第二凹槽和第三凹槽下方的目标层110以形成目标图形后，沿第二方向，目标图形之间的间隔也相同，从而有利于提高目标图形的间隔均一性。
在具体工艺中，第二侧墙的厚度还能够与第一侧墙的厚度不相同，从而能够根据实际需求，通过调整第二侧墙和第一侧墙的厚度，使得相邻两个凹槽之间的间隔不同，进而提高目标图形之间间隔的设计灵活度和自由度。
本实施例中，第二侧墙170选用与第一核心层120、目标层110以及第二核心层150具有刻蚀选择性的材料，第二侧墙170的材料包括氧化钛、氧化硅、氮化硅、碳化硅、碳氧化硅、氧化铝和无定形硅中的一种或多种。
本实施例中，第二侧墙170的材料与第一侧墙130的材料相同，从而减少在半导体制造工艺中引入的材料种类，有利于提高工艺兼容性、降低工艺风险。在其他实施例中，第二侧墙的材料还能够与第一侧墙的材料不同。
本实施例中，形成第二侧墙170的步骤包括：在填充层160和第一核心层120顶面、以及沟槽10的侧壁和底部上形成侧墙材料层(图未示)；去除位于填充层160和第一核心层120顶面以及沟槽10底部的侧墙材料层，形成第二侧墙170。本实施例中，形成侧墙材料层的工艺包括原子层沉积工艺。
本实施例中，采用各向异性的干法刻蚀工艺，去除位于所述填充层160和第一核心层120顶面以及沟槽10底部的侧墙材料层。
参考图22和图23，图22为俯视图，图23为图22在AA位置处的剖面图，形成所述第一凹槽101后，去除所述第二核心层120，形成第二凹槽102。
第二凹槽102用于定义目标图形的形状和位置。
本实施例中，第二核心层120形成在侧墙膜125上，因此，形成第二凹槽102的步骤包括：去除第二核心层120和位于第二核心层120下方的侧墙膜125。
本实施例中，去除所述第二核心层120的工艺包括干法刻蚀和湿法刻蚀中的一种或两种工艺。
本实施例中，去除第二核心层120后，形成初始凹槽(图未示)；采用各向异性的干法刻蚀工艺，去除初始凹槽底部的侧墙膜125。
参考图24和图25，图24为俯视图，图25为图24在AA位置处的剖面图，去除所述第一核心层120，形成第三凹槽103，所述第三凹槽103与相邻的第二凹槽102之间由第一侧墙130相隔离，第三凹槽103与相邻的第一凹槽101之间、以及所述第二凹槽102与相邻的第一凹槽101之间由第二侧墙130相隔离。
第三凹槽103和第一凹槽101以及第二凹槽102，共同定义目标图形的形状和位置。所述第三凹槽103和第二凹槽102、第一凹槽101沿第一方向(如图24中X方向所示)延伸，且沿第二方向(如图24中Y方向)间隔排列。
本发明实施例通过所述第一核心层120、第二核心层150、以及牺牲层140和第二侧墙170，分别对应定义出第三凹槽103、第二凹槽102、以及第一凹槽101的形状和位置，且第一核心层120、第二核心层150以及牺牲层140和第二侧墙170均在不同工艺步骤中形成，与通过刻蚀工艺或单个膜层结构定义第三凹槽、第二凹槽和第一凹槽的形状与位置相比，本发明实施例有利于降低形成第一凹槽101、第二凹槽102和第三凹槽103的难度、增大工艺窗口(例如：改善光学临近效应)，并提高第一凹槽101、第二凹槽102和第三凹槽103的图形设计自由度和灵活度，使得第一凹槽101、第二凹槽102和第三凹槽103的图形精度得到保障，而且，所述第三凹槽103与相邻的第二凹槽102之间由第一侧墙130相隔离，所述第三凹槽103与相邻的第一凹槽101之间、以及所述第二凹槽102与相邻的第一凹槽101之间由第二侧墙170相隔离，有利于使相邻的凹槽之间实现设计最小间隔(Designed minimum space)，相应地，在图形化所述第一凹槽101、第二凹槽102和第三凹槽103下方的目标层110，形成目标图形后，目标图形的图形质量和图形精度得到了提高，且沿第二方向的相邻目标图形之间易于实现满足设计最小间隔。
此外，本发明实施例有利于使沿第一方向相邻的第一核心层120之间实现更小的距离，相应有利于使第三凹槽103之间实现更小的距离。
去除第一核心层120的工艺包括湿法刻蚀和干法刻蚀中的一种或两种工艺。作为一种示例，采用湿法刻蚀工艺去除第一核心层120。本实施例中，湿法刻蚀工艺的刻蚀溶液包括TMAH溶液(四甲基氢氧化铵溶液)，SC1溶液或SC2溶液。其中，SC1溶液指的是NH4OH和H2O2的混合溶液，SC2溶液指的是HCl和H2O2的混合溶液。
本实施例以在去除第二核心层150以形成第二凹槽102之后，去除第一核心层120以形成第三凹槽103作为示例。但本发明去除第二核心层和去除第一核心层的步骤不仅限于此。例如：在其他实施例中，还能够在去除第一核心层之后，去除第二核心层；或者，根据实际的工艺，还能够在同一步骤中去除第一核心层和第二核心层。
参考图26和图27，图26为俯视图，图27为图26在AA位置处的剖面图，以所述第一侧墙130、第二侧墙170和填充层160为掩膜，图形化所述第一凹槽101、第二凹槽102和第三凹槽103下方的目标层110，形成目标图形。
由前述可知，第一凹槽101、第二凹槽102和第三凹槽103的图形设计自由度和灵活度高，使得第一凹槽101、第二凹槽102和第三凹槽103的图形精度得到保障，而且，有利于使相邻的凹槽之间实现设计最小间隔，相应地，在图形化所述第一凹槽101、第二凹槽102和第三凹槽103下方的目标层110，形成目标图形后，目标图形的图形质量和图形精度得到了提高，且沿第二方向的相邻目标图形之间易于实现满足设计最小间隔。此外，本发明有利于使相邻的目标图形在头对头的位置处能够实现更小的距离。
本实施例中，所述目标层110包括介电层111，因此，以所述第一侧墙130、第二侧墙170和填充层160为掩膜，图形化所述第一凹槽101、第二凹槽102和第三凹槽103下方的目标层110，形成互连槽20。相应地，本实施例中，目标图形为互连槽20。互连槽20用于为形成后段制程中的互连线提供空间。
具体地，本实施例中，以所述第一侧墙130、第二侧墙170和填充层160为掩膜，图形化第一凹槽101、第二凹槽102和第三凹槽103下方的硬掩膜材料层112，形成硬掩膜层175；以硬掩膜层175为掩膜，图形化介电层111，形成所述互连槽20。
互连槽20沿第一方向延伸，且沿第二方向间隔排列。相邻的互连槽20之间由所述介电层111相隔离。
本实施例中，在形成互连槽20的过程中，所述第一侧墙130、第二侧墙170以及填充层160也被消耗部分厚度。
结合参考图28和图29，图28为俯视图，图29为图28在AA位置处的剖面图，本实施例中，形成方法还包括：在互连槽20中形成互连线180。
本实施例中形成的互连槽20在头对头的位置处能够实现较小的距离，相应地，互连线180在头对头的位置处也能够实现较小的距离，从而有利于提高互连线180在头对头的位置处的连线能力，还有利于提高互连线180的布局设计的自由度和灵活度；而且，相邻的互连槽20在沿第二方向上的间隔易于满足设计最小间隔，且互连槽20的图形精度较高，相应有利于使互连线180在第二方向上的间距满足设计最小间隔、以及提高互连线180的图形精度，进而提高半导体结构的性能。
互连线180用于实现半导体结构与外部电路或其他互连结构的电连接。
本实施例中，互连线180的材料为铜。其他实施例中，互连线的材料还能够为钴、钨、铝等导电材料。本实施例中，在形成互连线180的步骤中，还去除所述填充层160、侧墙结构层170以及硬掩膜层175。
相应的，本发明还提供一种半导体结构。参考图20和图21，图20为俯视图，图21为图20在AA位置处的剖面图，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底(未标示)，包括用于形成目标图形的目标层110；分立于所述目标层110上的第一核心层120，沿第一方向(如图20中X方向所示)延伸且沿第二方向(如图20中Y方向所示)排布，第二方向垂直于第一方向，沿第二方向相邻第一核心层120相对的侧壁分别为第一侧壁11和第二侧壁12，具有所述第一侧壁11的第一核心层12的侧壁分为所述第一侧壁11和第三侧壁(未标示)；第一侧墙130，位于具有所述第二侧壁12的第一核心层120的侧壁上、以及位于所述第三侧壁上；填充层160，位于所述第一核心层120和第一侧墙130露出的目标层110上，沿第二方向相邻所述第一核心层120之间形成有贯穿部分填充层160的沟槽10(如图18所示)，所述沟槽10暴露出所述第一侧壁11，且与所述第二侧壁12相间隔；第二侧墙170，位于所述沟槽10的侧壁上，所述第二侧墙170与位于所述第三侧壁的第一侧墙130相接触，覆盖所述第一核心层120的外侧壁，位于所述沟槽10侧壁上的第二侧墙170围成第一凹槽101，所述第二侧墙170、第一侧墙130和填充层160用于作为图形化目标层110的掩膜；第二核心层150，贯穿所述第一凹槽101和位于第二侧壁12的第一侧墙130之间的填充层160，第二核心层150用于为形成第二凹槽占据空间；其中，第一核心层120用于为形成第三凹槽占据空间。
所述第一核心层120用于为形成第三凹槽占据空间，第一核心层120相应定义出第三凹槽的形状和位置；通过所述沟槽10和第二侧墙170，定义出所述第一凹槽101的图形和位置；第二核心层150用于为形成第二凹槽占据空间；因此，本发明实施例通过所述第一核心层120、第二核心层150、以及沟10槽和第二侧墙170，分别对应定义出第三凹槽、第二凹槽以及第一凹槽101的形状和位置，有利于降低第一凹槽101、第二凹槽和第三凹槽的形成难度、增大工艺窗口(例如：改善光学临近效应)，从而提高第一凹槽101、第二凹槽和第三凹槽的图形设计自由度和灵活度，使得第一凹槽101、第二凹槽和第三凹槽的图形精度得到保障。
而且，后续去除第一核心层120以形成第三凹槽、以及去除第二核心层150以形成第二凹槽后，所述第三凹槽与相邻的第二凹槽之间由第一侧墙130相隔离，所述第三凹槽与相邻的第一凹槽101之间、以及所述第二凹槽与相邻的第一凹槽101之间由第二侧墙170相隔离，有利于使相邻的凹槽之间实现设计最小间隔(Designed minimum space)，相应地，在图形化所述第一凹槽101、第二凹槽和第三凹槽下方的目标层110，形成目标图形后，目标图形的图形质量和图形精度得到了提高，且沿第二方向的相邻目标图形之间易于实现满足设计最小间隔。
相应地，后续以所述第一侧墙130、第二侧墙170和填充层160为掩膜，图形化所述第一凹槽101、第二凹槽和第三凹槽下方的目标层110，形成目标图形后，目标图形的图形质量和图形精度得到了提高，且沿第二方向的相邻目标图形之间易于实现满足设计最小间隔。
此外，本发明实施例中，第一侧墙130位于具有所述第二侧壁12的第一核心层120的侧壁上、以及位于所述第三侧壁上，位于第一核心层120外侧壁的第一侧墙130为外侧墙(Outer spacer)；在去除第一核心层120形成第三凹槽之后，沿第一方向相邻的第三凹槽之间的距离由第一核心层120定义，有利于使沿第一方向相邻的第三凹槽之间实现更小的距离，相应地，在图形化所述第一凹槽101、第二凹槽和第三凹槽下方的目标层110以形成目标图形后，相邻的目标图形在头对头(Head To Head，HTH)的位置处能够实现更小的距离，有利于提高目标图形的布局设计灵活度和自由度。
目标层110为待进行图形化以形成目标图形的膜层。目标图形可以为栅极结构、后段制程中的互连槽、鳍式场效应晶体管(FinFET)中的鳍部、全包围栅极(GAA)晶体管中的沟道叠层或硬掩膜层等图形。
本实施例中，目标层110包括介电层111。后续图形化介电层111，在介电层111中形成多个互连槽，之后再在互连槽中形成互连线，介电层111用于实现相邻互连线之间的电隔离。因此，介电层111为IMD层。相应地，本实施例中，所述目标图形为互连槽。
相应地，本实施例中，基底中可以形成有晶体管、电容器等半导体器件，基底中还可以形成有电阻结构、导电结构等功能结构。本实施例中，所述基底包括衬底100和位于衬底100上的目标层110。
本实施例中，介电层111的材料为超低k介质材料。
本实施例中，目标层110为叠层结构，目标层110还包括位于介电层111上的硬掩膜材料层112。后续图形化目标层110的步骤中，先图形化硬掩膜材料层112，形成硬掩膜层，之后再以硬掩膜层为掩膜，图形化所述介电层111，有利于提高图形化介电层111的工艺稳定性，相应提高图形传递的精度。
作为一种示例，所述硬掩膜材料层112的材料为氮化钛。
第一核心层120用于为形成第三凹槽占据空间位置，从而定义后续第三凹槽的形状和位置。与直接通过刻蚀工艺形成第三凹槽相比，本实施例先形成第一核心层120，后续再去除第一核心层120形成第三凹槽，有利于降低第三凹槽的形成难度、增大形成第三凹槽的工艺窗口，使第三凹槽的图形精度得到保障，相应地，后续刻蚀第三凹槽下方的目标层110以形成目标图形后，有利于提高目标图形的图形精度。
本实施例中，第一核心层120选用易于去除的材料，从而降低后续去除第一核心层120的工艺难度。第一核心层120为单层或多层结构，第一核心层120的材料包括无定形硅、多晶硅、单晶硅、氧化硅、氮化硅和无定型碳中的一种或多种。作为一种示例，第一核心层120为单层结构，第一核心层120的材料为无定形硅。
第一侧墙130用于作为图形化目标层110的掩膜。所述第一侧墙130的材料包括氧化硅、氮化硅、氧化铝、氮化铝、氮化钛和氧化钛中的一种或多种。
本实施例中，所述第一侧墙130的材料为氮化硅。
填充层160用于与第一侧墙130和第二侧墙170，作为后续图形化目标层110的掩膜。所述填充层160的材料包括旋涂氧化硅、金属氧化物(例如：氧化钛)、多晶硅和无定型硅。本实施例中，填充层160的材料为旋涂氧化硅。
沟槽10的侧壁用于为形成第二侧墙170提供支撑。相应地，沟槽10和位于沟槽10侧壁的第二侧墙170用于定义第一凹槽101的形状和位置。
第一凹槽101用于定义目标图形的形状和位置。
第二侧墙170用于与第一侧墙130和填充层160共同作为图形化目标层110的掩膜。而且，所述第一核心层120与相邻的第一凹槽101之间、以及第二核心层150与相邻的第一凹槽101之间由第二侧墙170相隔离，相应地，后续第三凹槽103与相邻的第一凹槽101之间、以及第二凹槽与相邻的第一凹槽101之间由第二侧墙170相隔离，有利于使相邻的凹槽之间实现设计最小间隔。
本实施例中，沿平行于基底的方向，第二侧墙170的厚度和第一侧墙130的厚度相同，相应地，后续形成第二凹槽和第三凹槽后，沿第二方向，相邻两个凹槽之间的间隔均相同，在图形化第一凹槽101、第二凹槽和第三凹槽下方的目标层110以形成目标图形后，沿第二方向，目标图形之间的间隔也相同，从而有利于提高目标图形的间隔均一性。
在具体实施例中，第二侧墙的厚度还能够与第一侧墙的厚度不相同，从而能够根据实际需求，通过调整第二侧墙和第一侧墙的厚度，使得相邻两个凹槽之间的间隔不同，进而提高目标图形之间间隔的设计灵活度和自由度。
本实施例中，第二侧墙170选用与第一核心层120、目标层110以及第二核心层150具有刻蚀选择性的材料，第二侧墙170的材料包括氧化钛、氧化硅、氮化硅、碳化硅、碳氧化硅、氧化铝和无定形硅中的一种或多种。
本实施例中，第二侧墙170的材料与第一侧墙130的材料相同，从而减少在半导体制造工艺中引入的材料种类，有利于提高工艺兼容性、降低工艺风险。在其他实施例中，第二侧墙的材料还能够与第一侧墙的材料不同。
第二核心层150用于为形成第二凹槽占据空间。后续去除第二核心层150以形成第二凹槽，第二核心层150选用易于被去除的材料，以降低后续去除第二核心层150的难度。第二核心层150的材料包括SOC(Spin on Carbon，旋涂碳)、APF(Advanced Patterning Film，先进图膜)、BARC(Bottom Anti-reflective coating，底部抗反射涂层)、氧化硅和氮化硅中的一种或多种。本实施例中，第二核心层150的材料为SOC。
本实施例中，所述半导体结构还包括：侧墙膜125，位于第二核心层150与目标层110之间、以及位于填充层160与目标层110之间，所述侧墙膜125与所述第一侧墙130的底部相连。
本实施例中，所述侧墙膜125与第一侧墙130为一体型结构，所述侧墙膜125的材料与第一侧墙130的材料相同。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括用于形成目标图形的目标层；
在所述目标层上，形成沿第一方向延伸且沿第二方向间隔排布的第一核心层，第二方向垂直于第一方向，沿第二方向相邻第一核心层相对的侧壁分别为第一侧壁和第二侧壁；
在所述第一侧壁和第二侧壁之间的目标层上形成牺牲层，所述牺牲层覆盖所述第一侧壁且与所述第二侧壁相间隔；
在所述第一核心层和牺牲层的侧壁上形成第一侧墙；
在位于所述牺牲层侧壁与位于第二侧壁的第一侧墙之间的目标层上，形成第二核心层；
在所述目标层上形成覆盖所述第二核心层和第一侧墙侧壁的填充层；
去除所述牺牲层，在所述填充层中形成暴露出第一侧壁的沟槽；
去除位于所述沟槽侧壁的第一侧墙，在所述沟槽的侧壁上形成第二侧墙，位于所述沟槽侧壁的第二侧墙围成第一凹槽；
形成所述第一凹槽后，去除所述第二核心层，形成第二凹槽；
去除所述第一核心层，形成第三凹槽，所述第三凹槽与相邻的第二凹槽之间由第一侧墙相隔离，所述第三凹槽与相邻的第一凹槽之间、以及所述第二凹槽与相邻的第一凹槽之间由第二侧墙相隔离；
以所述第一侧墙、第二侧墙和填充层为掩膜，图形化所述第一凹槽、第二凹槽和第三凹槽下方的目标层，形成目标图形。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的步骤中，所述牺牲层的顶面高于所述第一核心层的顶面。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二核心层的步骤中，所述第二核心层的顶面高于所述第一核心层和牺牲层的顶面。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述填充层的步骤包括：在所述目标层上形成覆盖第一核心层和牺牲层顶面、以及第二核心层侧壁的填充材料层；去除高于所述第一核心层顶面的所述填充材料层，形成所述填充层；
所述半导体结构的形成方法还包括：在去除高于所述第一核心层顶面的所述填充材料层的步骤中，去除高于所述第一核心层顶面的第二核心层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，去除高于所述第一核心层顶面的填充材料层和第二核心层的工艺包括干法刻蚀工艺。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述第二核心层的步骤包括：在所述目标层上形成覆盖所述第一核心层和牺牲层的平坦材料层；图形化所述平坦材料层，保留覆盖所述第一侧壁且与第二侧壁相间隔的部分平坦材料层用于作为所述第二核心层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一侧墙的步骤包括：在所述第一核心层、牺牲层和目标层上保形覆盖侧墙膜，位于所述第一核心层和牺牲层的侧壁且顶面低于所述第一核心层顶面的侧墙膜用于作为所述第一侧墙；
所述第二核心层和填充层形成在位于所述目标层上的所述侧墙膜上；
所述半导体结构的形成方法还包括：在形成所述第一侧墙之后，去除所述牺牲层之前，去除位于所述牺牲层顶面上的侧墙膜；
在形成所述第一侧墙之后，去除所述第一核心层之前，去除位于所述第一核心层顶面上的所述侧墙膜；
形成所述第二凹槽的步骤包括：去除所述第二核心层和位于所述第二核心层下方的所述侧墙膜。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的步骤中，所述牺牲层的顶面高于所述第一核心层的顶面；
所述侧墙膜还形成在所述牺牲层高于所述第一核心层的侧壁上；
在形成所述填充层后，去除所述牺牲层之前，去除位于所述第一核心层顶面上的侧墙膜、以及位于所述牺牲层顶面上和所述牺牲层高于第一核心层侧壁上的所述侧墙膜。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，采用各向同性的干法刻蚀工艺，去除位于所述第一核心层顶面上的侧墙膜、以及位于所述牺牲层顶面上和所述牺牲层高于第一核心层侧壁上的所述侧墙膜。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，去除位于所述沟槽侧壁的第一侧墙的工艺包括各向同性的干法刻蚀工艺。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一核心层的材料包括多晶硅、无定型硅、单晶硅、氧化硅、氮化硅和无定型碳中的一种或多种。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料包括BARC、SOC、氧化硅和无定型碳中的一种或多种。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二核心层的材料包括SOC、APF、BARC、氧化硅和氮化硅中的一种或多种。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述目标层包括介电层；
图形化所述第一凹槽、第二凹槽和第三凹槽下方的目标层的步骤包括：以所述第一侧墙、第二侧墙和填充层为掩膜，图形化所述第一凹槽、第二凹槽和第三凹槽下方的介电层，在所述介电层中形成多个互连槽，作为所述目标图形；
所述半导体结构的形成方法还包括：在所述互连槽中形成互连线。
15.一种半导体结构，其特征在于，包括：
基底，包括用于形成目标图形的目标层；
分立于所述目标层上的第一核心层，沿第一方向延伸且沿第二方向排布，第二方向垂直于第一方向，沿第二方向相邻第一核心层相对的侧壁分别为第一侧壁和第二侧壁，具有所述第一侧壁的第一核心层的侧壁分为所述第一侧壁和第三侧壁；
第一侧墙，位于具有所述第二侧壁的第一核心层的侧壁上、以及位于所述第三侧壁上；
填充层，位于所述第一核心层和第一侧墙露出的目标层上，沿第二方向相邻所述第一核心层之间形成有贯穿部分填充层的沟槽，所述沟槽暴露出所述第一侧壁，且与所述第二侧壁相间隔；
第二侧墙，位于所述沟槽的侧壁上，所述第二侧墙与位于所述第三侧壁的第一侧墙相接触，覆盖所述第一核心层的外侧壁，位于所述沟槽侧壁上的第二侧墙围成第一凹槽，所述第二侧墙、第一侧墙和填充层用于作为图形化目标层的掩膜；
第二核心层，贯穿所述第一凹槽和位于第二侧壁的第一侧墙之间的填充层，所述第二核心层用于为形成第二凹槽占据空间；
其中，所述第一核心层用于为形成第三凹槽占据空间。
16.如权利要求15所述的半导体结构，其特征在于，所述第一核心层的材料包括多晶硅、无定型硅、单晶硅、氧化硅、氮化硅和无定型碳中的一种或多种。
17.如权利要求15所述的半导体结构，其特征在于，所述第二核心层的材料包括SOC、APF、BARC、氧化硅和氮化硅中的一种或多种。
18.如权利要求15所述的半导体结构，其特征在于，所述填充层的材料包括旋涂氧化硅、金属氧化物、多晶硅和无定型硅。
19.如权利要求15所述的半导体结构，其特征在于，所述目标层包括介电层；所述目标图形为互连槽。
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