CN113782487B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN113782487B
CN113782487B CN202010524386.1A CN202010524386A CN113782487B CN 113782487 B CN113782487 B CN 113782487B CN 202010524386 A CN202010524386 A CN 202010524386A CN 113782487 B CN113782487 B CN 113782487B
Authority
CN
China
Prior art keywords
layer
forming
pattern transfer
side wall
core
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010524386.1A
Other languages
English (en)
Other versions
CN113782487A (zh
Inventor
朱辰
何作鹏
杨明
姚达林
卑多慧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202010524386.1A priority Critical patent/CN113782487B/zh
Priority to US17/155,483 priority patent/US11404273B2/en
Publication of CN113782487A publication Critical patent/CN113782487A/zh
Application granted granted Critical
Publication of CN113782487B publication Critical patent/CN113782487B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底；在基底上形成多个分立的核心层，核心层的延伸方向为第一方向，与第一方向相垂直的方向为第二方向；形成覆盖核心层侧壁的侧墙层；在基底上形成图形传递层，图形传递层覆盖侧墙层的侧壁；在第二方向上，在相邻侧墙层之间的图形传递层中形成第一沟槽；形成第一沟槽后，去除核心层，形成第二沟槽；以图形传递层和侧墙层为掩膜，沿第一沟槽和第二沟槽刻蚀基底，形成目标图形。本发明提高图形传递的精度。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体集成电路(integrated circuit，IC)产业的快速成长，半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进，使得集成电路朝着体积更小、电路精密度更高、电路复杂度更高的方向发展。
在集成电路发展过程中，通常功能密度(即每一芯片的内连线结构的数量)逐渐增加的同时，几何尺寸(即利用工艺步骤可以产生的最小元件尺寸)逐渐减小，这相应增加了集成电路制造的难度和复杂度。
目前，在技术节点不断缩小的情况下，如何提高形成于晶圆上的图形与目标图形的匹配度成为了一种挑战。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高图形传递的精度。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成多个分立的核心层，所述核心层的延伸方向为第一方向，与所述第一方向相垂直的方向为第二方向；形成覆盖所述核心层侧壁的侧墙层；在所述基底上形成图形传递层，所述图形传递层覆盖所述侧墙层的侧壁；在所述第二方向上，在相邻所述侧墙层之间的所述图形传递层中形成第一沟槽；形成所述第一沟槽后，去除所述核心层，形成第二沟槽；以所述图形传递层和侧墙层为掩膜，沿所述第一沟槽和第二沟槽刻蚀所述基底，形成目标图形。
相应的，本发明实施例提供一种半导体结构，包括：基底；多个分立的核心层，位于所述基底上，所述核心层的延伸方向为第一方向，与所述第一方向相相垂直的方向为第二方向；侧墙层，位于所述核心层的侧壁；图形传递层，位于所述基底上且覆盖所述侧墙层的侧壁；沟槽，位于沿所述第二方向的相邻所述侧墙层之间的所述图形传递层中。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在基底上形成核心层，用于占据第二沟槽的位置，与直接在图形传递层中形成第二沟槽的方案相比，核心层凸出于基底，因此，易于形成较小尺寸的核心层，且核心层的尺寸和位置的精准度较高，这相应有利于精确控制后续第二沟槽的图形精度，而且，形成覆盖核心层侧壁的侧墙层后，在基底上形成图形传递层，图形传递层覆盖侧墙层的侧壁，并在第二方向上，在相邻侧墙层之间的图形传递层中形成第一沟槽，核心层的尺寸和位置的精准度较高，这相应提高了第一沟槽的尺寸和位置的精准度，综上，通过先形成核心层，再形成第一沟槽的方式，有利于提高第一沟槽和第二沟槽的图形精度，从而提高了目标图形的图形精度，相应提高了图形传递的精度。
附图说明
图1至图22是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图23至图24是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，在技术节点不断缩小的情况下，如何提高形成于晶圆上的目标图形与设计图形的匹配度成为了一种挑战。
经研究发现，随着技术节点的不断缩小，光刻胶图形的间距也不断减小。然而，在光刻工艺的影响下，当相邻光刻图形的间距小于光刻工艺的临界距离(thresholddistance)时，光刻胶图形容易出现变形、失真等问题。相应的，当所述光刻胶图形转移至待基底中以形成目标图形(例如：沟槽)时，会导致目标图形的图形精度下降，从而导致图形传递的精度下降。
为了解决所述技术问题，本发明实施例在基底上形成核心层，用于占据第二沟槽的位置，与直接在图形传递层中形成第二沟槽的方案相比，核心层凸出于基底，因此，易于形成较小尺寸的核心层，且核心层的尺寸和位置的精准度较高，这相应有利于精确控制后续第二沟槽的图形精度，而且，形成覆盖核心层侧壁的侧墙层后，在基底上形成图形传递层，图形传递层覆盖侧墙层的侧壁，并在第二方向上，在相邻侧墙层之间的图形传递层中形成第一沟槽，核心层的尺寸和位置的精准度较高，这相应提高了第一沟槽的尺寸和位置的精准度，综上，通过先形成核心层，再形成第一沟槽的方式，有利于提高第一沟槽和第二沟槽的图形精度，从而提高了目标图形的图形精度，相应提高图形传递的精度。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图22是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1，提供基底10。
所述基底10用于为后续制程提供工艺平台。本实施例中，基底10包括基底结构层100，基底结构层100包括衬底。以所形成的半导体结构为平面晶体管为例，所述衬底为平面衬底。具体地，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。在其他实施例中，当所形成的半导体结构为鳍式场效应晶体管时，所述衬底还可以为具有鳍部的衬底。
基底结构层100还可以包括其他结构，例如，栅极结构、掺杂区、浅沟槽隔离结构(shallow trench isolation，STI)和介电层等。具体地，基底结构层100还包括形成于衬底上的层间介质层(图未示)以及形成于层间介质层中的接触孔插塞(contact，CT)(图未示)。
本实施例中，基底10还包括位于基底结构层100上的硬掩膜材料层120。后续对硬掩膜材料层120进行图形化后，经由图形化后的硬掩膜材料层120向下传递图形，通过硬掩膜材料层120，有利于提高图形化工艺的稳定性、以及图形传递的精度。
本实施例中，硬掩膜(hard mask，HM)材料层120的材料可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、钛、氧化钛、氮化钛、钽、氧化钽、氮化钽、氮化硼、氮化铜、氮化铝和氮化钨中的一种或多种。作为一种示例，硬掩膜材料层120为金属硬掩膜材料层，硬掩膜材料层120的材料为氮化钛。
基底100还包括：介电层110，位于基底结构层100和硬掩膜材料层120之间。本实施例中，介电层110为金属层间介质(inter metal dielectric，IMD)层，介电层110用于实现后段(back end of line，BEOL)制程中金属互连结构之间的电隔离。作为一种示例，介电层110为第一金属层间介质，用于实现第一金属互连线(即M1 layer)之间的电隔离。其中，第一金属互连线指的是最靠近接触孔插塞的金属互连结构。
在其他实施例中，介电层还可以为位于第一金属互连线上的其他金属层间介质，用于实现其他互连结构之间的电隔离。例如，介电层为第二金属层间介质，用于实现第二金属互连线、以及位于第二金属互连线和第一金属互连线之间的通孔(via)互连结构之间的电隔离。为此，介电层110的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等。本实施例中，介电层110的材料为超低k介质材料，从而降低后段金属互连结构之间的寄生电容，进而减小后段RC延迟。具体地，超低k介质材料可以为SiOCH。
需要说明的是，形成方法还包括：在硬掩膜材料层120上形成保护层140。保护层140用于对硬掩膜材料层120起到保护作用。后续还会在硬掩膜材料层120上形成核心层，保护层140用于在形成核心层的刻蚀工艺过程中定义刻蚀的停止位置，从而降低硬掩膜材料层120受损的概率，进而提高形成于硬掩膜材料层120中的图形的精度。本实施例中，保护层140的材料为氧化硅。
结合参考图2至图4，图2和图3是俯视图，图4是图3沿A1A2割线的剖视图，在基底10上形成多个分立的核心层130，核心层130的延伸方向为第一方向(如图3中X方向所示)，与第一方向相垂直的方向为第二方向(如图3中Y方向所示)。
核心层130用于为后续形成第二沟槽占据空间位置，从而定义第二凹槽的图形和位置。与直接通过刻蚀工艺在图形传递层中形成第二沟槽的方案相比，核心层凸出于基底，因此，易于形成较小尺寸的核心层，且核心层的尺寸和位置的精准度较高，这相应有利于降低第二沟槽的形成难度、精确控制第二沟槽的图形精度。其中，第二沟槽用于定义部分目标图形的图形和位置，这相应有利于提高目标图形的图形精度。此外，后续还会在核心层130的侧壁形成侧墙层，核心层130还为形成侧墙层提供支撑。
后续还会去除核心层130，因此，核心层130的材料为易于被去除的材料，从而降低去除核心层130的难度，并减小对位于核心层130下方的其他膜层的损伤。因此，核心层130的材料包括无定形硅、多晶硅、单晶硅、氧化硅、先进图膜(advanced patterning film，APF)材料、旋涂碳(spin on carbon，SOC)和碳化硅中的一种或多种。本实施例中，图形传递材料层130为无定形硅(a-Si)。
具体地，形成多个分立的核心层130的步骤包括：如图2所示，在保护层140上形成多个分立的初始核心层135，初始核心层135的延伸方向为第一方向(如图2中X方向所示)，与第一方向相相垂直的方向为第二方向(如图3中Y方向所示)；如图3所示，对初始核心层135进行切断(cut)处理，用于在第一方向上将初始核心层135分割为相间隔的核心层130。通过先形成初始核心层135，对初始核心层135进行切断处理，从而能够灵活调节在第一方向上相邻的核心层130的间距(space)，且相邻的核心层130在头对头(head to head)的位置处能够实现更小的间距、相邻核心层130的头部不容易连接，核心层130在头对头的位置处的形貌质量也更好，从而有利于提高目标图形的布局设计的灵活度、提高目标图形的图形精度。在其他实施例中，当第一方向上相邻的核心层的间距较大时，可以利用光罩(mask)，直接定义核心层的形状，即无需进行切断处理。
结合参考图5至图6，图5是俯视图，图6是图5沿A1A2割线的剖视图，形成覆盖核心层130侧壁的侧墙层150。
核心层130用于为后续形成第二凹槽占据空间位置，且后续在基底10上形成覆盖侧墙层150侧壁的图形传递层后，在第二方向(如图3中的Y方向所示)上，在相邻侧墙层150之间的图形传递层中形成第一沟槽，侧墙层150用于实现第二沟槽与第一沟槽的隔离，防止第二沟槽与第一沟槽出现贯通的问题，且使得相邻第二沟槽与第一沟槽的间距满足设计最小间隔(designed minimum space)。而且，后续将第二沟槽与第一沟槽的图形传递至基底10中时，侧墙层150作为刻蚀基底10的掩膜。此外，侧墙层150用于调节第二沟槽与第一沟槽在第二方向上的间距。再次，沿第一方向(如图3中的X方向所示)相邻的核心层130的间距用于定义第二沟槽的间距，而侧墙层150形成在核心层130的侧壁上，侧墙层150作为外侧墙(outer Spacer)，与先形成第二沟槽、再在第二沟槽的侧壁形成内侧墙(inner spacer)的方案相比，通过在核心层130的侧壁形成外侧墙，沿第一方向相邻的第一凹槽之间的间距不是核心层的间距与两倍的侧墙层厚度之和，有利于使沿第一方向相邻的第二沟槽之间实现更小的间距。
侧墙层150选用与核心层130、保护层140以及后续的图形传递层具有刻蚀选择性的材料，侧墙层150的材料包括氧化钛、氮化钛、氧化硅、氮化硅、氮氧化硅和碳化硅中的一种或多种。本实施例中，侧墙层150的材料为氮化硅。
如图6所示，形成侧墙层150的步骤包括：形成保形覆盖核心层130和保护层140的侧墙材料层155，位于核心层130的侧壁的侧墙材料层155作为侧墙层150。本实施例中，采用原子层沉积工艺形成侧墙材料层155，从而使得侧墙材料层155的厚度均匀性好，且侧墙材料层155具有良好的台阶覆盖能力，从而使侧墙材料层155能够很好地覆盖核心层130和保护层140的拐角处。作为一种示例，形成侧墙材料层155后，位于所述保护层140顶部的侧墙材料层155作为底层余留层151。
本实施例中，在第一方向上，相邻核心层130的侧壁上的侧墙层150相接触。其中，核心层130在第一方向上的侧壁即为核心层130的头部。位于第一方向上的相邻核心层130之间的侧墙层150，用于实现第一方向上相邻核心层130之间的隔离。在其他实施例中，当第二沟槽在第一方向上的间距较大时，在第一方向上，相邻核心层的侧壁上的侧墙层也可以相间隔。
需要说明的是，后续还需去除核心层130以形成第二沟槽，因此，后续制程还包括：在去除核心层130之前，回刻蚀侧墙材料层155，去除高于核心层130的顶面的侧墙材料层155。
作为一种示例，在形成侧墙材料层155后，先保留位于核心层130顶面的侧墙材料层155。后续还会在基底10上形成图形传递层，且形成图形传递层的制程包括平坦化处理的步骤，通过位于核心层130顶面的侧墙材料层155定义平坦化处理的停止位置，从而提高图形传递层的顶面平坦度。而且，形成掩膜侧墙170的过程中，侧墙材料层155保形覆盖核心层130和保护层140，即不对侧墙材料层155进行刻蚀，这使得掩膜侧墙170的宽度范围不受光刻工艺的影响，掩膜侧墙170的宽度能够做的很小，从而使后续相邻第二沟槽与第一沟槽的间距能够满足设计最小间隔，且掩膜侧墙170仍具有良好的位置精确度和形貌精确度，以避免现有的光刻工艺带来的对准误差问题。
结合参考图7至图10，在基底10上形成图形传递层160(如图10所示)，图形传递层160覆盖侧墙层150的侧壁。
图形传递层160用于为后续形成第一沟槽和第二沟槽提供工艺平台，即第一沟槽和第二沟槽形成于图形传递层160中。此外，在形成第一沟槽和第二沟槽后，剩余的图形传递层160还用于作为刻蚀基底10的掩膜，从而将第一沟槽和第二沟槽的图形传递至基底10中。
具体地，形成图形传递层160的步骤包括：
参考图7和图8，图7是俯视图，图8是图7沿A1A2割线的剖视图，形成覆盖侧墙材料层155的图形传递材料层165。平坦化处理后的图形传递材料层165用于作为图形传递层。
本实施例中，图形传递材料层165的材料为氧化硅。图形传递材料层165通过依次进行的沉积工艺和平坦化工艺形成，通过选用氧化硅，易于形成顶面平整度较高的图形传递材料层165，从而提高后续图形传递层的顶面平整度。且氧化硅与氮化硅的刻蚀选择比较高，氧化硅与无定型硅的刻蚀选择比也较高，在后续刻蚀图形传递层以形成第一沟槽的过程中，有利于减小对核心层130或侧墙层150的损伤。本实施例中，形成图形传递材料层165的步骤中，沉积工艺为流动性化学气相沉积(flowable chemical vapor deposition，FCVD)工艺。FCVD具有较佳的流动性，有利于提高图形传递材料层165的顶面平整度。在其他实施例中，图形传递材料层的材料还可以为金属氧化物。其中，金属氧化物包括旋涂金属氧化物(例如：氧化钛)。
本实施例中，图形传递材料层165形成在核心层130和侧墙层150露出的基底10上。需要说明的是，在其他实施例中，在第一方向上，相邻核心层的侧壁上的侧墙层相间隔时，图形传递材料层还填充于第一方向上相邻侧墙层之间。
参考图9和图10，图9是俯视图，图10是图9沿A1A2割线的剖视图，对图形传递材料层165(如图8所示)进行平坦化处理，去除高于侧墙材料层155顶面的图形传递材料层165，剩余图形传递材料层165作为图形传递层160。
在形成侧墙材料层155后，位于核心层130顶面的侧墙材料层155被保留，因此，在对图形传递材料层165进行平坦化处理的过程中，位于核心层130顶面的侧墙材料层155用于定义平坦化处理的停止位置，从而有利于提高图形传递层160的顶面平坦度。具体地，采用化学机械研磨工艺进行平坦化处理，以便于以位于核心层130顶面的侧墙材料层155作为平坦化处理的停止位置。
参考图11和图12，图11是俯视图，图12是图11沿A1A2割线的剖视图，回刻蚀图形传递层160，使剩余的图形传递层160的顶面和核心层130的顶面相齐平。
后续还会回刻蚀侧墙材料层155(如图10所示)，去除高于核心层130的顶面的侧墙材料层155，接着还会去除核心层130，通过回刻蚀图形传递层160，能够更好地暴露核心层130的顶面，从而降低去除核心层130的工艺难度。
具体地，采用干法刻蚀工艺(例如，各向异性的干法刻蚀工艺)，回刻蚀图形传递层160。干法刻蚀工艺具有各向异性刻蚀的特性，从而能够沿垂直于基底10表面的方向对图形传递层160进行刻蚀，有利于精确控制对图形传递层160的刻蚀量。在另一些实施例中，也可以不对图形传递层进行回刻蚀，即图形传递层的顶面高于核心层的顶面。
继续参考图11和图12，回刻蚀图形传递层160后，回刻蚀侧墙材料层155(如图10所示)，去除高于核心层130的顶面的侧墙材料层155。
去除高于核心层130的顶面的侧墙材料层155，以露出核心层130的顶面，从而为后续去除核心层130做准备。本实施例中，采用干法刻蚀工艺(例如，各向异性的干法刻蚀工艺)，回刻蚀侧墙材料层155。干法刻蚀工艺具有各向异性刻蚀的特性，从而能够沿垂直于基底10表面的方向对侧墙材料层155进行刻蚀，进而有利于提高侧墙层150的顶面平坦度。而且，还有利于精确控制对侧墙材料层155的刻蚀量。需要说明的是，在回刻蚀侧墙材料层155时，由于图形传递层160覆盖底层余留层151，因此，底层余留层151被保留。
本实施例中，先回刻蚀图形传递层160，避免核心层130暴露在回刻蚀图形传递层160的环境中，从而减小核心层130受损的概率或受损程度，这有利于使剩余的图形传递层160、核心层130和侧墙层150的顶面均相齐平，从而使得剩余的图形传递层160和侧墙层150的顶面齐平。而且，图形传递层160的材料为氧化硅，核心层130的材料为无定形硅，侧墙层150的材料为氮化硅，氧化硅和氮化硅之间的刻蚀选择比更高，因此，通过先回刻蚀图形传递层160，能够显著减小核心层130受损的概率或受损程度。
在另一些实施例中，也可以先回刻蚀图形传递层，再回刻蚀图形传递层。
在其他实施例中，在形成保形覆盖核心层和基底的侧墙材料层后，形成图形传递层之前，回刻蚀侧墙材料层。而且，回刻蚀侧墙材料层的过程中，去除位于核心层的顶部和基底上的侧墙材料层，保留位于核心层的侧壁的剩余侧墙材料层作为侧墙层。此时，对图形传递材料层进行平坦化处理时，去除高于核心层的顶面的图形传递材料层，剩余的图形传递材料层作为图形传递层。具体地，采用无掩膜刻蚀工艺回刻蚀侧墙材料层，从而去除位于核心层的顶部和基底上的侧墙材料层，使得核心层的侧壁的侧墙材料层被保留。且侧墙层的宽度范围不受光刻工艺的影响，使得侧墙层的宽度能够做的很小，且侧墙层仍具有良好的位置精确度和形貌精确度，以避免现有的光刻工艺带来的对准误差问题。其中，无掩膜刻蚀工艺为各向异性干法刻蚀。
参考图13和图14，图13是俯视图，图14是图13沿A1A2割线的剖视图，在所述第二方向(如图3中Y方向所示)上，在相邻侧墙层150之间的图形传递层160中形成第一沟槽141。
第一沟槽141用于定义后续部分目标图形的形状、尺寸和位置。核心层130的尺寸和位置的精准度较高，这相应有利于提高第一沟槽141的尺寸和位置的精准度，进而有利于提高后续图形转移的精度。
本实施例中，采用干法刻蚀工艺刻蚀相邻侧墙层150之间的图形传递层160，以形成第一沟槽141，例如采用各向异性干法刻蚀工艺。干法刻蚀工艺具有各向异性的刻蚀特性，有利于提高第一沟槽141的形貌质量，使得第一沟槽141的形貌、尺寸和位置能够满足工艺需求。而且，通过选用干法刻蚀工艺，易于控制刻蚀停止位置，以降低对位于所述图形传递层160下方的膜层的损伤。
需要说明的是，基底10上形成有底部余留层151，因此，在形成第一沟槽141的过程中，在刻蚀图形传递层160后，还继续刻蚀底部余留层151。本实施例中，第一沟槽141底部露出保护层140。
根据集成电路的设计要求，即根据后续第二沟槽和第一沟槽141在第二方向上的间距设置，形成第一沟槽141后，在第二方向上，第一沟槽141和侧墙层150通过图形传递层160相隔离，或者，第一沟槽141在第二方向上的侧壁露出侧墙层150。而且，通过调节第一沟槽141与侧墙层150在第二方向上的间距，从而调节后续第二沟槽和第一沟槽141在第二方向上的间距。例如当第一沟槽141和侧墙层150之间通过图形传递层160相隔离时，第二沟槽和第一沟槽141在第二方向上的间距较大，当第一沟槽141在第二方向上的侧壁露出侧墙层150时，第二沟槽和第一沟槽141在第二方向上的间距较小。
本实施例中，在形成第一沟槽141之前，回刻蚀侧墙材料层155(如图10所示)，因此，在回刻蚀侧墙材料层155的过程中，能够避免第一沟槽141位置所对应的图形传递层160下方的膜层受损，从而提高后续图形转移的精度。
结合参考图15和图16，图15是俯视图，图16是图15沿B1B2割线的剖视图，形成第一沟槽141后，形成方法还包括：至少在一个第一沟槽141中形成阻挡层170，阻挡层170在第一方向(如图3中X方向所示)上分割第一沟槽141。
阻挡层170用于作为第一沟槽141的剪切部件(cut feature)，后续将第一沟槽141的图形传递至基底10中时，阻挡层170也起到刻蚀掩膜的作用，从而调节与第一沟槽141所对应的目标图形在第一方向上的间距。通过形成阻挡层170，有利于增大形成第一沟槽141的工艺窗口，从而提高图形传递的精度。
具体地，在第一沟槽141中形成阻挡层170的步骤包括：形成覆盖基底10、核心层130、侧墙层150和图形传递层160的填充层(图未示)；在填充层中形成第三沟槽(图未示)，第三沟槽在第一方向上分割第一沟槽141内的填充层；在第三沟槽中形成阻挡材料层(图未示)，阻挡材料层还覆盖填充层的顶面；回刻蚀阻挡材料层，保留第三沟槽中的剩余阻挡材料层作为阻挡层170；形成阻挡层170后，去除填充层。
填充层用于为阻挡层170的形成提供工艺平台。填充层的材料为易于去除的材料，且去除填充层的工艺对基底10、核心层130、侧墙层150和图形传递层160的损伤较小。本实施例中，填充层的材料为旋涂碳(SOC)材料。在其他实施例中，填充层的材料还可以为ODL(organic dielectric layer，有机介电层)材料或BARC(Bottom Anti-ReflectiveCoating，底部抗反射涂层)材料。
本实施例中，通过干法刻蚀工艺，回刻蚀阻挡材料层。需要说明的是，阻挡层170形成于第三沟槽中，因此通过合理设定填充层的厚度、以及对阻挡材料层的刻蚀量，易于使得阻挡层170的高度满足工艺需求，工艺灵活性较高。
本实施例中，阻挡层170的材料为氧化硅。在其他实施例中，阻挡层的材料还可以为低温氧化物(low temperature oxide，LTO)、氧化钛或碳氧化硅。
本实施例中，采用原子层沉积工艺形成阻挡材料层，以提高阻挡层材料层的质量。在其他实施例中，根据阻挡层的材料，还可以采用低压化学气相淀积(LPCVD)工艺形成阻挡层。其中，阻挡层170在第一方向上的宽度受到阻挡材料层的形成工艺的限制，例如，形成阻挡材料层的工艺为原子层沉积工艺，在此情况下，第三沟槽在第一方向两侧的侧壁沉积的阻挡材料层接触在一起而使得第三沟槽被填满，因此阻挡层170在第一方向上的宽度不会太大，阻挡层第三沟槽自身在第一方向上的宽度受到限制。
还需要说明的是，核心层130的侧壁上形成有掩膜侧墙150，因此，在第二方向上，即使第三沟槽露出第一沟槽141和核心层1303之间的掩膜侧墙150或图形传递层160，所述阻挡层170的形成位置仍是符合工艺要求的。也就是说，形成第三沟槽的工艺具有较大的工艺窗口，例如，可以缓解光刻工艺解析度的限制。作为一种示例，在第二方向上，阻挡层170还延伸覆盖第一沟槽141和侧墙层150之间的图形传递层160。
在其他实施例中，当第一方向上的相邻目标图形的间距较大时，可以利用光罩直接形成于目标图形相匹配的第一沟槽，相应无需进行形成阻挡层的制程。
本实施例中，在形成第一沟槽141后，去除核心层130之前，形成阻挡层160。此时，核心层130和掩膜侧墙150的顶面相齐平，从而有利于降低形成填充层以及第三沟槽的工艺难度。而且，后续去除核心层130以形成第二沟槽，此时，第二沟槽底部的膜层还未被暴露，这有利于避免形成阻挡层170的制程对第二沟槽底部的膜层的损伤，从而有利于提高图形传递的精度。
结合参考图17和图18，图17是俯视图，图18是图17沿B1B2割线的剖视图，形成第一沟槽141后，去除核心层130，形成第二沟槽142。
第二沟槽142用于定义形成于基底10中的剩余目标图形的形状、尺寸和位置。由于易于形成较小尺寸的核心层130，且核心层130的尺寸和位置的精准度较高，这相应有利于精确控制第二沟槽142的图形精度。因此，本实施例通过先形成核心层130，再形成第一沟槽141，提高了第一沟槽141和第二沟槽142的图形精度，从而提高目标图形的图形精度，相应提高图形传递的精度。
此外，本实施例分别形成第一沟槽141和第二沟槽142，有利于提高形成第一沟槽141和第二沟槽142的工艺窗口(例如：改善光学邻近效应或缓解光刻工艺解析度的限制)，使第一沟槽141和第二沟槽142的图形精度得到保障。其中，在第二方向上，相邻第一沟槽141和第二沟槽142之间可以被掩膜侧墙150隔离，也可以被掩膜侧墙150以及图形传递层160隔离。
本实施例中，第二沟槽142底部露出保护层140。本实施例中，采用无掩膜刻蚀工艺，去除核心层130。核心层130与图形传递层160、掩膜侧墙150、阻挡层170在以及保护层130之间的刻蚀选择比均较高，因此，在去除核心层130的过程中，对其他膜层的损伤较小，相应能够采用无掩膜刻蚀工艺去除核心层130，从而简化工艺步骤、降低成本，而且，通过选用无掩膜刻蚀工艺，还显著增大了形成第二沟槽142的工艺窗口。具体地，采用湿法刻蚀工艺去除核心层130，以形成第二沟槽142。湿法刻蚀工艺是通过化学反应的方式，去除核心层130，有利于减小所述第一沟槽141露出的保护层140受到的损伤，而且，有利于将核心层130去除干净。本实施例中，核心层130的材料为无定形硅，湿法刻蚀工艺所采用的刻蚀溶液为Cl2和HBr的混合溶液或TMAH溶液。
结合参考图19和图20，图19是俯视图，图20是图19沿B1B2割线的剖视图，以所述图形传递层160和侧墙层150为掩膜，沿第一沟槽141和第二沟槽142刻蚀基底10，形成目标图形125。
第一沟槽141和第二沟槽142的形貌质量、尺寸精度和位置精度较高，从而提高了目标图形125的图形精度，相应提高了图形传递的精度。
本实施例中，沿第一沟槽141和第二沟槽142刻蚀硬掩膜材料层120，在硬掩膜材料层120中形成掩膜开口，掩膜开口用于作为目标图形125，且剩余硬掩膜材料层120作为硬掩膜层200。硬掩膜层200用于作为图形化介电层110的掩膜。第一沟槽141和第二沟槽142的图形传递至硬掩膜层200中，所述掩膜开口的图形精度相应较高。
本实施例中，形成目标图形125时，还以掩膜侧墙150和阻挡层170作为刻蚀掩膜。其中，硬掩膜材料层120上形成有保护层140(如图18所示)，因此，刻蚀硬掩膜材料层120之前，还包括：刻蚀保护层140。
本实施例中，形成目标图形125后，形成方法还包括：去除图形传递层160、掩膜侧墙150、底部余留层151、阻挡层170和剩余保护层140。具体地，采用干法刻蚀工艺，去除图形传递层160、掩膜侧墙150、底部余留层151、阻挡层170和剩余保护层140。通过调整所述干法刻蚀工艺的参数(例如，刻蚀气体)，从而能够在同一刻蚀机台中去除图形传递层160、掩膜侧墙150、底部余留层151、阻挡层170和剩余保护层140。
结合参考图21和图22，图21是俯视图，图22是图21沿B1B2割线的剖视图，形成目标图形125后，形成方法还包括：以硬掩膜层200为掩膜，沿掩膜开口(即目标图形125)刻蚀介电层110，在介电层110中形成互连开口115。
互连开口115用于为金属互连线的形成提供空间位置。掩膜开口的图形精度较高，从而提高了互连开口115的图形精度，使得金属互连结构的形貌和布局满足设计需求，相应提高了金属互连结构的性能。需要说明的是，随着电路集成度的增加，后段金属布线的设计复杂度越来越高，相邻金属互连线的间距也越来越小，通过前述形成所述第一沟槽141(如图17所示)和第二沟槽142(如图17所示)的方式，显著提高了金属互连线的位置精度、形貌质量和尺寸精度，从而提高半导体结构的性能和可靠性。
相应的，本发明还提供一种半导体结构。图23至图24是本发明半导体结构一实施例的结构示意图，图23是俯视图，图24是图23沿B1B2割线的剖视图。
所述半导体结构包括：基底20；多个分立的核心层230，位于基底20上，核心层230的延伸方向为第一方向(如图23中X方向所示)，与第一方向相相垂直的方向为第二方向(如图23中Y方向所示)；侧墙层250，位于核心层230的侧壁；图形传递层260，位于基底20上且覆盖侧墙层250的侧壁；沟槽241，位于沿第二方向的相邻侧墙层250之间的图形传递层260中。
以沟槽241作为第一沟槽为例，核心层230用于占据第二沟槽的位置，且后续刻蚀第一沟槽和第二沟槽下方的基底20以形成目标图形。与直接在图形传递层中形成第二沟槽的方案相比，核心层230凸出于基底20，因此，易于形成较小尺寸的核心层230，且核心层230的尺寸和位置的精准度较高，这相应有利于精确控制第二沟槽的图形精度，且第一沟槽位于沿第二方向的相邻侧墙层250之间的图形传递层260中，核心层230的尺寸和位置的精准度较高，这相应有利于提高第一沟槽的尺寸和位置的精准度；综上，通过核心层230和第一沟槽，有利于提高第一沟槽和第二沟槽的图形精度，从而提高目标图形的图形精度，相应提高了图形传递的精度。
基底20包括基底结构层200，基底结构层200包括衬底。以半导体结构为平面晶体管为例，衬底为平面衬底。在其他实施例中，当半导体结构为鳍式场效应晶体管时，衬底还可以为具有鳍部的衬底。基底结构层200还可以包括其他结构，例如，栅极结构、掺杂区、浅沟槽隔离结构和介电层等。具体地，基底结构层200还包括位于衬底上的层间介质层(图未示)以及位于层间介质层中的接触孔插塞(图未示)。
本实施例中，基底20还包括位于基底结构层200上的硬掩膜材料层220。后续在硬掩膜材料层220中形成掩膜开口，掩膜开口用于作为目标图形，且剩余硬掩膜材料层作为硬掩膜层，并经由硬掩膜层向下传递图形。通过硬掩膜材料层220，有利于提高图形化工艺的稳定性以及图形传递的精度。硬掩膜材料层220的材料可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、钛、氧化钛、氮化钛、钽、氧化钽、氮化钽、氮化硼、氮化铜、氮化铝和氮化钨中的一种或多种。作为一种示例，硬掩膜材料层220为金属硬掩膜材料层，其材料为氮化钛。
基底200还包括位于基底结构层200和硬掩膜材料层220之间的介电层210。本实施例中，介电层210为金属层间介质层，用于实现后段制程中金属互连结构之间的电隔离。在半导体结构的形成过程中，形成目标图形后，还会以硬掩膜层为掩膜，沿掩膜开口刻蚀介电层210，在介电层210中形成互连开口。互连开口用于为金属互连结构的形成提供空间位置。本实施例中，由于硬掩膜层中的目标图形的图形精度较高，互连开口的图形精度也较高，从而有利于提高金属互连结构的图形精度。本实施例中，介电层210的材料为超低k介质材料。具体地，超低k介质材料可以为SiOCH。
需要说明的是，半导体结构还包括：位于硬掩膜材料层220上的保护层240。保护层240用于对硬掩膜材料层220起到保护作用，从而提高后续形成于硬掩膜材料层220中的图形的精度。本实施例中，保护层140的材料为氧化硅。
核心层230的材料为易于被去除的材料，从而降低去除核心层230的难度，并减小对位于核心层230下方的其他膜层的损伤。核心层230的材料包括无定形硅、多晶硅、单晶硅、氧化硅、先进图膜材料、旋涂碳和碳化硅中的一种或多种。本实施例中，图形传递材料层230为无定形硅。
侧墙层250用于实现第二沟槽与第一沟槽(即沟槽241)的隔离，防止第二沟槽与第一沟槽出现贯通的问题，且使得相邻第二沟槽与第一沟槽的间距满足设计最小间隔。后续将第二沟槽与第一沟槽的图形传递至基底20中时，侧墙层250还用于作为刻蚀基底20的掩膜。此外，侧墙层250用于调节第二沟槽与第一沟槽在第二方向上的间距。再次，侧墙层250位于核心层230的侧壁上，侧墙层250作为外侧墙，沿第一方向相邻的第一凹槽之间的间距不是核心层的间距与两倍的侧墙层厚度之和，与先形成第二沟槽，再在第二沟槽的侧壁形成内侧墙的方案相比，通过位于核心层230侧壁的外侧墙，有利于使沿第一方向相邻的第二沟槽之间实现更小的间距。侧墙层250选用与核心层230、保护层240以及图形传递层260具有刻蚀选择性的材料，侧墙层250的材料包括氧化钛、氮化钛、氧化硅、氮化硅、氮氧化硅和碳化硅中的一种或多种。本实施例中，侧墙层250的材料为氮化硅。
形成侧墙层250的制程通常包括保形覆盖核心层230和基底20的侧墙材料层的步骤，还包括回刻蚀侧墙材料层的步骤；其中，在半导体结构的形成过程中，图形传递层260在回刻蚀侧墙材料层之前形成，因此，半导体结构还包括位于图形传递层260和基底20之间的底层余留层151，底层余留层151与侧墙层250为一体结构，底层余留层141是在回刻蚀侧墙材料层时被保留下来的。具体地，底层余留层151位于图形传递层260和保护层240之间。
本实施例中，在第一方向上，相邻核心层230的侧壁上的侧墙层250相接触，核心层230在第一方向上的侧壁即为核心层230的头部。位于第一方向上的相邻核心层230之间的侧墙层250，用于实现第一方向上相邻核心层230之间的隔离。在其他实施例中，当第二沟槽在第一方向上的间距较大时，在第一方向上，相邻核心层的侧壁上的侧墙层也可以相间隔。
图形传递层260用于作为刻蚀基底20的掩膜，从而将第一沟槽和第二沟槽的图形传递至基底20中。本实施例中，图形传递层260的材料为氧化硅。在其他实施例中，图形传递层的材料还可以为金属氧化物，其中，金属氧化物包括旋涂金属氧化物(例如：氧化钛)。
需要说明的是，在其他实施例中，在第一方向上，相邻核心层的侧壁上的侧墙层相间隔时，图形传递层还填充于第一方向上相邻侧墙层之间。
本实施例中，图形传递层260的顶面和核心层230的顶面相齐平。在其他实施例中，图形传递层的顶面也可以高于核心层的顶面。
沟槽241(即为第一沟槽)用于定义后续部分目标图形的形状、尺寸和位置。具体地，沟槽241底部露出保护层240。根据集成电路的设计要求，在第二方向上，沟槽241和侧墙层250通过图形传递层260相隔离，或者，沟槽241在第二方向上的侧壁露出侧墙层250。而且，通过调节沟槽241与侧墙层250在第二方向上的间距，从而调节后续第二沟槽和第一沟槽在第二方向上的间距。
本实施例中，所述半导体结构还包括：阻挡层270，位于至少一个沟槽241中，阻挡层270在第一方向上分割沟槽241。阻挡层270用于作为沟槽241的剪切部件，后续将沟槽241的图形传递至基底20中时，阻挡层270也起到刻蚀掩膜的作用，从而调节与沟槽241所对应目标图形在第一方向上的间距。通过阻挡层270，有利于增大形成沟槽241的工艺窗口，从而提高图形传递的精度。
本实施例中，阻挡层270的材料为氧化硅。在其他实施例中，所述阻挡层的材料还可以为低温氧化物、氧化钛或碳氧化硅。
作为一种示例，在第二方向上，阻挡层270还延伸覆盖沟槽241和侧墙层250之间的图形传递层260。在其他实施例中，当第一方向上的相邻目标图形的间距较大时，可以利用光罩直接形成于目标图形相匹配的沟槽，所述半导体结构相应不含有阻挡层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成多个分立的核心层，所述核心层的延伸方向为第一方向，与所述第一方向相垂直的方向为第二方向；
形成覆盖所述核心层侧壁的侧墙层，形成覆盖所述核心层的侧壁的侧墙层的步骤包括：形成保形覆盖所述核心层和基底的侧墙材料层，位于所述核心层的侧壁的所述侧墙材料层作为侧墙层，位于所述基底顶部的侧墙材料层作为底层余留层；
在所述基底上形成图形传递层，所述图形传递层覆盖所述侧墙层的侧壁；
在所述第二方向上，在相邻所述侧墙层之间的所述图形传递层和底层余留层中形成第一沟槽；
形成所述第一沟槽后，去除所述核心层，形成第二沟槽；
以所述图形传递层和侧墙层为掩膜，沿所述第一沟槽和第二沟槽刻蚀所述基底，形成目标图形；
在形成所述图形传递层后，在相邻所述核心层之间的所述图形传递层中形成第一沟槽之前，所述形成方法还包括：回刻蚀所述侧墙材料层，去除高于所述核心层的顶面的所述侧墙材料层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述基底上形成覆盖所述核心层的侧壁的图形传递层的步骤包括：形成覆盖所述侧墙材料层的图形传递材料层；
对所述图形传递材料层进行平坦化处理，去除高于所述侧墙材料层顶面的所述图形传递材料层，剩余的所述图形传递材料层作为图形传递层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，回刻蚀所述侧墙材料层后，在相邻所述核心层之间的所述图形传递层中形成第一沟槽之前，所述形成方法还包括：回刻蚀所述图形传递层，使剩余的所述图形传递层的顶面和所述核心层的顶面相齐平。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一沟槽后，去除所述核心层之前，所述形成方法还包括：至少在一个所述第一沟槽中形成阻挡层，所述阻挡层在所述第一方向上分割所述第一沟槽。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，在相邻所述核心层之间的所述图形传递层中形成第一沟槽的步骤中，所述第一沟槽在所述第二方向上的侧壁露出所述侧墙层；
或者，
在所述第二方向上，所述第一沟槽和所述侧墙层通过所述图形传递层相隔离。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在相邻所述侧墙层之间的所述图形传递层中形成第一沟槽步骤包括：采用干法刻蚀工艺刻蚀相邻所述侧墙层之间的所述图形传递层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成第二沟槽的步骤中，采用湿法刻蚀工艺，去除所述核心层。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述侧墙层的工艺包括原子层沉积工艺。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述核心层的材料包括无定形硅、多晶硅、单晶硅、氧化硅、先进图膜材料、旋涂碳和碳化硅中的一种或多种。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙层的材料包括氧化钛、氮化钛、氧化硅、氮化硅、氮氧化硅和碳化硅中的一种或多种。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述图形传递层的材料包括氧化硅或金属氧化物。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述基底上形成多个分立的核心层的步骤包括：在所述基底上形成多个分立的初始核心层，所述初始核心层的延伸方向为第一方向，与所述第一方向相相垂直的方向为第二方向；
对所述初始核心层进行切断处理，用于在所述第一方向上将所述初始核心层分割为核心层。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括：基底结构层、位于所述基底结构层上的介电层、以及位于所述介电层上的硬掩膜材料层；
以所述图形传递层和侧墙层为掩膜，沿所述第一沟槽和第二沟槽刻蚀所述基底的步骤包括：沿所述第一沟槽和第二沟槽刻蚀所述硬掩膜材料层，在所述硬掩膜材料层中形成掩膜开口，所述掩膜开口用于作为目标图形，且剩余的所述硬掩膜材料层作为硬掩膜层；
形成所述目标图形后，所述形成方法还包括：以所述硬掩膜层为掩膜，沿所述掩膜开口刻蚀所述介电层，在所述介电层中形成互连开口。
CN202010524386.1A 2020-06-10 2020-06-10 半导体结构及其形成方法 Active CN113782487B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202010524386.1A CN113782487B (zh) 2020-06-10 2020-06-10 半导体结构及其形成方法
US17/155,483 US11404273B2 (en) 2020-06-10 2021-01-22 Semiconductor structure and forming method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010524386.1A CN113782487B (zh) 2020-06-10 2020-06-10 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN113782487A CN113782487A (zh) 2021-12-10
CN113782487B true CN113782487B (zh) 2023-10-20

Family

ID=78825890

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010524386.1A Active CN113782487B (zh) 2020-06-10 2020-06-10 半导体结构及其形成方法

Country Status (2)

Country Link
US (1) US11404273B2 (zh)
CN (1) CN113782487B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111834212B (zh) * 2019-04-23 2023-05-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN114373713A (zh) * 2020-10-14 2022-04-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11715638B2 (en) * 2021-07-16 2023-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427578A (zh) * 2017-08-24 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109427651A (zh) * 2017-08-24 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109545684A (zh) * 2017-09-22 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111199880A (zh) * 2018-11-16 2020-05-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和半导体器件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153478B2 (en) * 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US10361286B2 (en) * 2016-06-24 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for mandrel and spacer patterning
WO2019129256A1 (zh) * 2017-12-29 2019-07-04 Tcl集团股份有限公司 量子点发光二极管及其制备方法和复合材料
US11107728B2 (en) * 2019-05-22 2021-08-31 International Business Machines Corporation Interconnects with tight pitch and reduced resistance
CN112151608B (zh) * 2019-06-28 2023-12-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11244899B2 (en) * 2020-01-17 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Butted contacts and methods of fabricating the same in semiconductor devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427578A (zh) * 2017-08-24 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109427651A (zh) * 2017-08-24 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109545684A (zh) * 2017-09-22 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111199880A (zh) * 2018-11-16 2020-05-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和半导体器件

Also Published As

Publication number Publication date
US11404273B2 (en) 2022-08-02
CN113782487A (zh) 2021-12-10
US20210391173A1 (en) 2021-12-16

Similar Documents

Publication Publication Date Title
CN113782487B (zh) 半导体结构及其形成方法
CN112151608B (zh) 半导体结构及其形成方法
CN111524794B (zh) 半导体结构及其形成方法
CN112768344B (zh) 半导体结构及其形成方法
US11769672B2 (en) Semiconductor structure and forming method thereof
CN111524855B (zh) 半导体结构及其形成方法
US20210384072A1 (en) Semiconductor structure and forming method thereof
US11651964B2 (en) Semiconductor structure and forming method thereof
CN113823591B (zh) 半导体结构及其形成方法
CN112928057B (zh) 半导体结构及其形成方法
CN113948463B (zh) 半导体结构及其形成方法
CN113948462B (zh) 半导体结构及其形成方法
CN112885714B (zh) 半导体结构及其形成方法
CN113745152B (zh) 半导体结构及其形成方法
CN112018034A (zh) 半导体结构及其形成方法
CN113782488B (zh) 半导体结构及其形成方法
CN113948461B (zh) 半导体结构的形成方法
CN115206936A (zh) 半导体结构及其形成方法
CN114171451A (zh) 半导体结构及其形成方法
CN114823300A (zh) 半导体结构的形成方法
CN113745151A (zh) 半导体结构及其形成方法
CN117198986A (zh) 一种半导体结构及其形成方法
CN115346913A (zh) 半导体结构的形成方法
CN115223927A (zh) 半导体结构的形成方法
CN114664727A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant