CN109427651A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中方法包括：提供基底；在部分基底上形成若干相互分立的第一牺牲层；在所述第一牺牲层的侧壁上形成侧墙，相邻第一牺牲层和侧墙之间具有第一开口以及第二开口；在所述第一开口内形成第二牺牲层；形成所述第二牺牲层之后，去除第一牺牲层，形成第三开口；形成第三开口之后，以所述侧墙和第二牺牲层为掩膜，刻蚀部分所述基底，在所述基底内形成沟槽，所述沟槽位于第二开口和第三开口底部。所述方法形成的相邻沟槽之间的距离不相同，以满足半导体器件的不同需求。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造领域，光刻胶材料用于将掩膜图形转印到一层或多层的材料层中，例如将掩膜图形转印到金属层、介质层或半导体衬底上。但随着半导体工艺的特征尺寸的不断缩小，利用光刻工艺在材料层中形成小特征尺寸的掩膜图形变得越来越困难。
为了提高半导体器件的集成度，业界已提出了多种双重图形工艺，其中，自对准双重图形(Self-Aligned Double Patterning，SADP)工艺即为其中的一种。
然而，现有技术中自对准双重图形工艺形成互连线的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提高自对准双重图形工艺形成的互连线的性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在部分基底上形成若干相互分立的第一牺牲层；在所述第一牺牲层的侧壁上形成侧墙，相邻第一牺牲层和侧墙之间具有第一开口以及第二开口；在所述第一开口内形成第二牺牲层；形成所述第二牺牲层之后，去除第一牺牲层，形成第三开口；形成第三开口之后，以所述侧墙和第二牺牲层为掩膜，刻蚀部分所述基底，在所述基底内形成沟槽，所述沟槽位于第二开口和第三开口底部。
可选的，所述侧墙的厚度为：5纳米～30纳米。
可选的，所述第一牺牲层的形成步骤包括：在所述基底上形成第一牺牲膜；在所述第一牺牲膜上形成第一图形膜；在所述第一图形膜上形成第一底部抗反射层，所述第一底部抗反射层上具有第一光刻胶，所述第一光刻胶内具有若干第一掩膜开口；以所述第一光刻胶为掩膜，刻蚀所述第一底部抗反射层和第一图形膜，直至暴露出第一牺牲膜，形成第一图形层；以所述第一图形层为掩膜，刻蚀第一牺牲膜，直至暴露出基底，形成所述第一牺牲层。
可选的，部分所述第一掩膜开口沿平行于基底表面方向上的尺寸相同；或者，部分所述第一掩膜开口沿平行于基底表面方向上的尺寸不相同。
可选的，所述第一掩膜开口沿平行于基底表面的方向上的尺寸为：40纳米～500纳米。
可选的，部分所述第一开口沿平行于基底表面方向上的尺寸相同；部分所述第一开口沿平行于基底表面方向上的尺寸不相同。
可选的，所述第一开口沿平行于基底表面方向上的尺寸为：40纳米～500纳米。
可选的，所述第二开口沿平行于基底表面方向上的尺寸为：40纳米～500纳米。
可选的，所述第三开口沿平行于基底表面方向上的尺寸为：40纳米～500纳米。
可选的，所述第二牺牲层的形成步骤包括：在所述基底上、以及第一开口和第二开口内形成第二牺牲膜，所述第二牺牲膜的顶部表面低于或者齐平于第一牺牲层的顶部表面；在所述第一牺牲层和第二牺牲膜上形成第二图形膜；在所述第二图形膜上形成第二底部抗反射层，所述第二底部抗反射层上具有第二光刻胶，所述第二光刻胶位于第一开口上；以所述第二光刻胶为掩膜，刻蚀第二底部抗反射层、第二图形膜和第二牺牲膜，直至暴露出基底，形成第二图形层和位于第二图形层底部的第二牺牲层；形成所述第二图形层和第二牺牲层之后，去除第二图形层，暴露出第二牺牲层的顶部表面。
可选的，形成所述沟槽之后，所述形成方法还包括：去除侧墙和第二牺牲层；去除侧墙和第二牺牲层之后，在所述沟槽内形成互连结构。
相应的，本发明还提供一种半导体结构，包括：基底；位于基底上的侧墙，相邻侧墙之间具有第一开口、第二开口和第三开口；位于第一开口内的第二牺牲层；位于第二开口和第三开口底部基底内的沟槽。
可选的，沿平行于基底表面方向上，位于侧墙和第二牺牲层下方基底的尺寸大于位于侧墙下方基底的尺寸。
可选的，所述侧墙沿平行于基底表面方向上的尺寸为：5纳米～30纳米。
可选的，所述第一开口沿平行于基底表面方向上的尺寸相同；或者，所述第一开口沿平行于基底表面方向上的尺寸不相同。
可选的，所述第一开口沿平行于基底表面方向上的尺寸为：40纳米～500纳米。
可选的，所述第二牺牲层的材料包括：多晶硅、SiO2或者氮化钛。
可选的，所述第二开口沿平行于基底表面方向上的尺寸为：40纳米～500纳米。
可选的，所述第三开口沿平行于基底表面方向上的尺寸为：40纳米～500纳米。
可选的，所述半导体结构还包括：位于所述沟槽内的互连结构。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，相邻第一牺牲层和侧墙之间具有第一开口以及第二开口，所述第一开口用于容纳第二牺牲层。后续以所述侧墙和第二牺牲层为掩膜，形成所述沟槽时，位于侧墙、以及侧墙和第二牺牲层下方的基底未被去除。由于侧墙沿平行于基底表面方向上的尺寸小于侧墙与第二牺牲层的尺寸之和，因此，形成所述沟槽后，沿平行于基底表面方向上，位于侧墙下方基底的尺寸小于位于侧墙和第二牺牲层下方基底的尺寸。后续在所述沟槽内形成互连结构，位于侧墙、以及侧墙和第二牺牲层下方的基底用于实现相邻互连结构之间的电隔离。而沿平行于基底表面方向上，位于侧墙下方基底的尺寸与位于侧墙和第二牺牲层下方基底的尺寸不同，使得相邻互连结构之间的间距不等，以满足半导体器件的不同需求。
进一步，所述第一开口沿平行于基底表面方向上的尺寸不相同。所述第一开口用于后续容纳第二牺牲层，使得第二牺牲层沿平行于侧墙侧壁方向上的尺寸不相同。则后续以侧墙和第二牺牲层为掩膜，形成的所述沟槽之间的间距不相同。
本发明技术方案提供的半导体结构中，沿平行于侧墙侧壁方向上，位于侧墙和第二牺牲层下方基底的尺寸大于位于侧墙下方基底的尺寸，使得相邻沟槽之间的间距不同，以满足半导体器件的不同需求。
附图说明
图1至图3是一种半导体结构的形成方法各步骤的结构示意图；
图4至图16是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，所述自对准双重图形工艺形成的互连线的性能较差。
图1至图3是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100上具有介质膜101；在所述介质膜101上形成牺牲膜102，所述牺牲膜102上具有掩膜层103，所述掩膜层103内具有掩膜开口(图中未标出)。
请参考图2，以所述掩膜层103为掩膜，刻蚀所述牺牲膜102，直至暴露出介质膜101的顶部表面，形成牺牲层104；形成所述牺牲层104之后，去除掩膜层103；去除所述掩膜层103之后，在所述基底100、牺牲层104的侧壁和顶部表面形成侧墙膜(图中未示出)；去除基底100和牺牲层104上的侧墙膜，在牺牲层104的侧壁上形成侧墙105。
请参考图3，形成所述侧墙105之后，去除牺牲层104；去除所述牺牲层104之后，以所述侧墙105为掩膜，刻蚀所述介质膜101，直至暴露出基底100，形成介质层120，所述介质层120内具有开口106；形成所述介质层120之后，去除侧墙105。
上述方法中，所述侧墙105的形成步骤包括：在所述基底100、牺牲层104的侧壁和顶部表面形成侧墙膜。所述侧墙膜的形成工艺包括原子层沉积工艺，采用原子层沉积工艺形成的侧墙膜的厚度较均匀。所述侧墙膜用于形成侧墙105，因此，侧墙105沿垂直于侧墙105侧壁方向上的尺寸较一致。
后续以侧墙105为掩膜形成所述开口106，所述开口106用于后续容纳互连结构。在形成所述开口106的过程中，位于侧墙105下方的介质膜101未被刻蚀。由于侧墙105沿垂直于侧墙105侧壁方向上的尺寸一致，使得位于侧墙105下方介质层101沿垂直于侧墙105侧壁方向上的尺寸一致。而位于侧墙105下方的介质膜101用于实现相邻互连结构之间的电隔离，使得位于开口106内的相邻互连结构之间的间距相同。
然而，在半导体器件中，各个互连结构对电流的要求不同，决定所述电流大小的因素包括：电流流经的横截面积的大小，即：开口106沿垂直于侧墙105侧壁方向上的尺寸大小。若所述互连结构中电流较大，则要求开口106沿垂直于侧墙105侧壁方向上的尺寸较大。然而，在制造空间一定的情况下，所述开口106沿垂直于侧墙105侧壁方向上的尺寸较大，使得相邻开口106之间的介质层120沿垂直于侧墙105侧壁方向上的尺寸过小。相邻开口106之间的介质层120沿垂直于侧墙105侧壁方向上的尺寸过小，使得位于开口106内的相邻互连结构易发生串通，不利于提高半导体器件的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：在部分基底上形成若干所述第一牺牲层；在所述第一牺牲层的侧壁上形成侧墙，相邻第一牺牲层和侧墙之间具有第一开口以及第二开口；在所述第一开口内形成第二牺牲层；形成所述第二牺牲层之后，去除第一牺牲层；去除第一牺牲层之后，以所述侧墙和第二牺牲层为掩膜，刻蚀部分所述基底，在所述基底内形成沟槽。所述方法形成的相邻沟槽之间的间距不同，以满足半导体器件的不同需求。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图16是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图4，提供基底。
所述基底包括：初始基底200以及位于所述初始基底200上的介质层201。
在本实施例中，所述初始基底200的材料为硅。在其他实施例中，所述初始基底的材料还包括：锗、硅锗、绝缘体上硅、绝缘体上锗或绝缘体上硅锗。
在其他实施例中，所述基底中具有半导体器件，如MOS晶体管。
在本实施例中，所述介质层201为单层结构，所述介质层201的材料包括：低K介质材料。
所述低K介质材料指的是相对介电常数小于3.9的介质材料。所述低K介质材料为多孔材料。
在本实施例中，所述介质层201的材料包括：SiCOH。在其他实施例中，所述介质层为单层结构，所述介质层的材料包括：掺氟的二氧化硅(FSG)、掺硼的二氧化硅(BSG)、掺磷的二氧化硅(PSG)、掺硼磷的二氧化硅(BPSG)；或者，所述介质层为叠层结构，所述介质层包括：初始基底顶部表面的停止层以及位于停止层上的低K介质层。
后续在部分介质层201上形成若干相互分立的第一牺牲层，具体请参考图5至图7。
请参考图5，在所述介质层201上形成第一牺牲膜202；在所述第一牺牲膜202上形成第一图形膜240；在第一图形膜240上形成第一底部抗反射层203，所述第一底部抗反射层203上具有第一光刻胶204，所述第一光刻胶204内具有若干第一掩膜开口241。
所述第一牺牲膜202用于后续形成第一牺牲层。
所述第一牺牲膜202的材料包括：多晶硅、氧化硅或者碳化硅。所述第一牺牲膜202的形成工艺包括：化学气相沉积工艺。
第一光刻胶204用于后续形成第一图形层的掩膜。
在本实施例中，所述第一掩膜开口241沿平行于基底200表面方向上的尺寸不相同。在其他实施例中，所述第一掩膜开口沿平行于基底表面方向上的尺寸相同。
在本实施例中，所述第一光刻胶204内的第一掩膜开口241沿平行于基底200表面方向上的尺寸不相同，使得后续以第一光刻胶204为掩膜，形成的相邻第一图形层之间的间距不相同。所述第一图形层用于作为后续形成第一牺牲层的掩膜，使得相邻第一牺牲层之间的第一开口沿平行于基底表面方向上的尺寸不相同。所述第一开口用于后续容纳第二牺牲层，使得第二牺牲层沿平行于基底表面方向上的尺寸不相同，使得后续侧墙和第二牺牲层为掩膜形成沟槽之后，位于第二牺牲层下方的介质层201沿平行于基底表面方向上的尺寸不同，以满足不同互连结构的性能需求，有利于提高半导体器件的性能。
所述第一掩膜开口241沿平行于基底200表面方向上的尺寸为：40纳米～500纳米，选择所述第一掩膜开口241沿平行于基底200表面方向上的尺寸的意义在于：若所述第一掩膜开口241沿平行于基底200表面方向上的尺寸小于40纳米，使得后续形成的第一开口沿平行于基底200表面方向上的尺寸较小使后续侧墙易发生合并产生缺陷，不利于提高半导体器件的性能；若所述第一掩膜开口241沿平行于基底200表面方向上的尺寸大于500纳米，不利于提高半导体器件的集成度。
所述第一底部抗反射层203的材料包括：含硅的有机材料。
所述第一底部抗反射层203用于降低后续采用第一光刻胶204曝光显影时光的散射和反射。所述第一底部抗反射层203抗反射能力较强，且具有较高的刻蚀选择比。
随着半导体器件集成度的不断提高，第一光刻胶204和第一底部抗反射层203的厚度不断减薄，而第一牺牲膜202的厚度相对较厚，为了提高后续形成的第一牺牲层的形貌，形成第一底部抗反射层203之前，在第一牺牲膜202上形成第一图形膜240。后续以所述第一光刻胶204为掩膜，将第一光刻胶204的图形转移到第一图形膜240上，形成第一图形层。后续以第一图形层为掩膜，有利于形成形貌良好的第一牺牲层。
第一图形膜240材料包括：无定形碳，第一图形膜240的形成工艺包括：旋涂工艺。
请参考图6，以所述第一光刻胶204为掩膜，刻蚀所述第一底部抗反射层203和第一图形膜240，直至暴露出第一牺牲膜202，形成第一图形层241；形成所述第一图形层241之后，去除第一光刻胶204和第一底部抗反射层203。
所述第一图形层241的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种。
所述第一图形层241用于作为后续形成第一牺牲层的掩膜层。
在本实施例中，由于第一光刻胶204内第一掩膜开口241(见图5)沿平行于基底200表面方向上的尺寸不相同，使得以第一光刻胶204为掩膜，形成的相邻第一图形层241之间的间距不相同。
在其他实施例中，由于第一光刻胶内第一掩膜开口沿平行于基底表面方向上的尺寸相同，使得以第一光刻胶为掩膜，形成的相邻第一图形层之间的间距相同。
在本实施例中，所述第一图形层241用于后续形成第一牺牲层，相邻第一图形层241之间的间距不相同，使得后续以第一图形层241为掩膜，形成的第一牺牲层之间的间距也不相同，使得后续位于相邻第一牺牲层和侧墙之间的第一开口沿平行于基底表面方向上的尺寸不相同。所述第一开口用于后续容纳第二牺牲层，使得第二牺牲层沿平行于基底表面方向上的尺寸不相同。则后续以侧墙和第二牺牲层为掩膜形成沟槽之后，位于第二牺牲层下方的介质层201沿平行于基底表面方向上的尺寸不同，以满足不同互连结构的性能需求，有利于提高半导体器件的性能。
去除第一光刻胶204和第一底部抗反射层203的工艺包括：灰化工艺。
请参考图7，去除第一光刻胶204和第一底部抗反射层203之后，以所述第一图形层241为掩膜，刻蚀所述第一牺牲膜202，直至暴露出介质层201的顶部表面，形成第一牺牲层205；形成所述第一牺牲层205之后，去除第一图形层241。
所述第一牺牲层205的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种。
在本实施例中，由于相邻第一图形层241之间的间距不相同，使得以第一图形层241为掩膜，形成的第一牺牲层205之间的间距不相同。
在其他实施例中，由于相邻第一图形层之间的间距相同，使得以第一图形层为掩膜，形成的第一牺牲层之间的间距相同。
在本实施例中，第一牺牲层205之间的间距不相同，使得后续位于相邻第一牺牲层205和第一牺牲层205侧壁侧墙之间的第一开口沿平行于基底表面方向上的尺寸不相同。所述第一开口用于后续容纳第二牺牲层，使得第二牺牲层沿平行于基底表面方向上的尺寸不相同。则后续以侧墙和第二牺牲层为掩膜形成沟槽之后，位于第二牺牲层下方的介质层201沿平行于基底表面方向上的尺寸不同，以满足不同互连结构的性能需求，有利于提高半导体器件的性能。
去除第一图形层241的工艺包括：灰化工艺。
形成所述第一牺牲层205之后，包括：在所述第一牺牲层205的侧壁上形成侧墙，在相邻第一牺牲层205和侧墙之间形成第一开口和第二开口。
所述侧墙的形成步骤包括：在所述基底200上、第一牺牲层205的侧壁和顶部表面形成侧墙膜；去除基底200和第一牺牲层205上的侧墙膜，在所述第一牺牲层205的侧壁上形成侧墙。
在本实施例中，形成所述侧墙膜之后，去除基底200和第一牺牲层205上的侧墙膜之前，在所述第一开口内形成第二牺牲层，具体请参考图8至图13。
请参考图8，去除第一图形层241之后，在所述介质层201上、第一牺牲层205的侧壁和顶部表面形成侧墙膜206，所述第一牺牲层205和侧墙膜206之间形成第一开口242和第二开口252。
所述侧墙膜206的材料包括：氮化硅，所述侧墙膜206的形成工艺包括：原子层沉积工艺。采用原子层沉积工艺形成的所述侧墙膜206的厚度均一性较好。
所述侧墙膜206的厚度为：5纳米～30纳米。
所述侧墙膜206用于后续形成侧墙。所述侧墙膜206的厚度决定后续形成的侧墙的厚度。
所述第一开口242用于后续容纳第二牺牲膜。所述第二开口252用于后续作为形成沟槽的掩膜开口。
所述第一开口242沿平行于基底表面方向上的尺寸是由侧墙膜206的厚度和相邻第一牺牲层205之间的间距所决定的。
在本实施例中，尽管侧墙膜206的厚度均匀，但是，相邻第一牺牲层205之间的间距并不相同，使得第一开口242沿平行于基底表面方向上的尺寸不相同。所述第一开口242用于后续容纳第二牺牲层，使得第二牺牲层沿平行于基底表面方向上的尺寸不相同。则后续以侧墙和第二牺牲层为掩膜形成沟槽之后，位于第二牺牲层下方的介质层201沿平行于基底表面方向上的尺寸不同，以满足不同互连结构的性能需求，有利于提高半导体器件的性能。
所述第一开口242沿平行于基底200表面方向上的尺寸为：40纳米～500纳米，选择所述第一开口242沿平行于基底200表面方向上的尺寸的意义在于：若所述第一开口242沿平行于基底200表面方向上的尺寸小于40纳米，使后续侧墙合并，易形成缺陷，不利于提高半导体器件的性能；若所述第一开口242沿平行于基底200表面方向上的尺寸大于500纳米，使得位于部分第一开口242内的第二牺牲层沿平行于基底200表面方向上的尺寸较大，则后续以侧墙和第二牺牲层为掩膜，所形成的相邻沟槽之间的间距过大，不利于提高集成度。
在其他实施例中，相邻第一牺牲层之间的间距相同，所述第一开口沿平行于基底表面方向上的尺寸相同。
请参考图9，在所述侧墙膜206上形成第二牺牲材料层207。
所述第二牺牲材料层207的形成工艺包括：化学气相沉积工艺。所述第二牺牲材料层207的材料包括：多晶硅、二氧化硅或者氮化钛。
位于第一开口242内的所述第二牺牲材料层207用于后续形成第二牺牲膜。
请参考图10，去除部分第二牺牲材料层207，在所述第一开口242和第二开口252(见图8)内形成第二牺牲膜208，所述第二牺牲膜208的顶部低于或者齐平于第一牺牲层205的顶部表面。
所述第二牺牲膜208的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种。
位于第一开口242内的第二牺牲膜208用于后续形成第二牺牲层。
所述第二牺牲膜208的顶部低于或者齐平于第一牺牲层205的顶部表面，有利于暴露出第一牺牲层205顶部的侧墙膜206，有利于后续去除第一牺牲层205顶部的侧墙膜206。
请参考图11，在所述侧墙膜206和第二牺牲膜208上形成第二图形膜209；在所述第二图形膜209上形成第二底部抗反射层(图中未标出)，所述第二底部抗反射层上具有第二光刻胶210，所述第二光刻胶210位于部分第一开口242(见图8)上。
随着半导体器件集成度的不断提高，所述第二光刻胶210和第二底部抗反射层的厚度均不断较小，而第二牺牲层208的厚度相对较厚，若直接以第二光刻胶210为掩膜进行刻蚀的难度较大，使得第二牺牲膜208不易被去除干净。因此，形成第二底部抗反射层之前，在所述侧墙膜206和第二牺牲膜208上形成第二图形膜209。后续以第二光刻胶210为掩膜，将第二光刻胶210的图形转移到第二图形膜209上，形成第二图形层。所述第二图形层的厚度相对较厚，后续以第二图形层为掩膜，刻蚀第二牺牲层208较容易。
第二光刻胶210用于后续形成第二图形层的掩膜层。
所述第二光刻胶210位于第一开口242上，使得后续以第二光刻胶210为掩膜，刻蚀第二图形膜209和第二牺牲膜208，有利于形成第二图形层和位于第二图形层下方的第二牺牲层。则后续以侧墙和第二牺牲层为掩膜，刻蚀介质层201，形成的沟槽之间的介质层201沿平行于基底200方向上的尺寸不同，以满足半导体器件的不同需求。
所述第二底部抗反射层的材料包括：底部抗反射材料，所述第二底部抗反射层用于后续以第二光刻胶210为掩膜，形成第二图形层时，减少光的反射和散射，有利于形成形貌良好的第二图形层。
所述第二图形膜209的材料包括：无定形碳，所述第二图形膜209的形成工艺包括：旋涂工艺。
请参考图12，以所述第二光刻胶210为掩膜，刻蚀第二底部抗反射层、第二图形膜209和第二牺牲膜208，直至暴露出侧墙膜206的顶部表面，形成第二图形层211和位于第二图形层211下方的第二牺牲层218。
所述第二图形层211和第二牺牲层218的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种。
由于第二光刻胶210位于部分第一开口242上，使得以第二光刻胶210为掩膜，位于第二光刻胶210下方的第二牺牲膜208未被去除。位于第二光刻胶210下方未被去除的第二牺牲膜208用于形成第二牺牲层218。
在本实施例中，所述第二牺牲层218位于第一开口242(见图8)内，由于第一开口242沿平行于基底200表面方向上的尺寸不相同，因此，所述第二牺牲层218沿平行于基底200表面方向上的尺寸不相同。则后续以侧墙和第二牺牲层为掩膜形成沟槽之后，位于第二牺牲层下方的介质层201沿平行于基底表面方向上的尺寸不同，以满足不同互连结构的性能需求，有利于提高半导体器件的性能。
在其他实施例中，所述第一开口沿平行于基底表面方向上的尺寸相同，因此，位于第一开口内的第二牺牲层沿平行于基底表面方向上的尺寸相同。
请参考图13，形成所述第二图形层211和第二牺牲层218之后，去除第二图形层211，暴露出第二牺牲层218和侧墙膜206的顶部表面。
去除第二图形层211的工艺包括：湿法刻蚀工艺或者灰化工艺。
去除第二图形层211，暴露出第二牺牲层218和侧墙膜206的顶部表面，有利于后续去除第一牺牲层205和基底200上的侧墙膜206。
请参考图14，去除第二图形层211之后，去除第一牺牲层205和基底200上的侧墙膜206，在所述第一牺牲层205的侧壁上形成侧墙212。
去除第一牺牲层205和基底200上的侧墙膜206的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
去除第一牺牲层205上的侧墙膜206，有利于暴露出第一牺牲层205的顶部表面，有利于后续去除第一牺牲层205。
去除基底200上的侧墙膜206，有利于暴露出介质层201的顶部表面，有利于后续以侧墙212和第二牺牲层218为掩膜，刻蚀所述介质层201，在所述介质层201内形成沟槽。
所述侧墙212的材料包括：氮化硅。所述侧墙212和第二牺牲层218用于后续形成沟槽的掩膜层。
在本实施例中，所述侧墙212还覆盖第二牺牲层218的底部。在其他实施例中，所述侧墙仅覆盖第一牺牲层的侧壁。
所述侧墙212的厚度由侧墙膜206的厚度决定，所述侧墙212的厚度为：5纳米～30纳米，选择所述侧墙212的厚度的意义在于：若所述侧墙212的厚度小于5纳米，使得后续以侧墙212形成的相邻沟槽之间的间距过小，位于相邻沟槽之间的介质层201的隔离性能不够，易漏电，不利于提高半导体器件的性能；若所述侧墙212的厚度大于30纳米，使得形成第二牺牲膜的难度较大。
请参考图15，形成侧墙212之后，去除第一牺牲层205(如图14所示)，形成第三开口262。
去除第一牺牲层205的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
去除第一牺牲层205，暴露出介质层201的顶部表面，有利于后续以侧墙212和第二牺牲层218为掩膜，刻蚀所述介质层201，形成沟槽。
所述第三开口262作为后续形成沟槽的掩膜开口。
所述第三开口262沿平行于基底表面方向上的尺寸为：40纳米～500纳米。
请参考图16，形成第三开口262(见图15)之后，以所述侧墙212和第二牺牲层218为掩膜，刻蚀所述介质层201，在所述介质层201内形成沟槽215，所述沟槽215位于第二开口252(见图15)和第三开口262(见图15)底部；形成所述沟槽215之后，去除侧墙212和第二牺牲层218。
所述沟槽215的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第二开口252和第三开口262作为形成沟槽215的掩膜开口。
在形成所述沟槽215的过程中，位于侧墙212、以及侧墙212和第二牺牲层218下方的介质层201未被去除。后续在所述沟槽215内形成互连结构。位于侧墙212、以及侧墙212和第二牺牲层218下方未被去除的介质层201用于实现相邻互连线之间的电隔离。而沿平行于基底表面方向上，位于侧墙下方基底的尺寸与位于侧墙和第二牺牲层下方介质层201的尺寸不同，使得相邻互连结构之间的间距不等，以满足半导体器件的不同需求，能够有效地防止相邻互连线之间的介质层201沿平行于基底200表面方向上的尺寸过小而被击穿，有利于提高半导体器件的性能。
在本实施例中，所述第二牺牲层218沿平行于基底200表面方向上的尺寸不相同，使得以侧墙212、以及侧墙212和第二牺牲层218为掩膜，所形成的相邻沟槽215之间的间距有三种或者三种以上。
在其他实施例中，所述第二牺牲层沿平行于基底表面方向上的尺寸相同，使得以侧墙和第二牺牲层为掩膜，所形成的相邻沟槽之间的间距有两种。
相应的，本发明实施例还提供一种用上述方法所形成的半导体结构，请参考图15和16，包括：基底200；位于基底200上的侧墙212，相邻侧墙212之间具有第一开口242(见图8)、第二开口252和第三开口；位于第一开口242内的第二牺牲层218；位于第二开口252和第三开口底部基底内的沟槽215。沿平行于基底表面方向上，位于侧墙和第二牺牲层下方基底的尺寸大于位于侧墙下方基底的尺寸。所述侧墙212沿平行于基底200表面方向上的尺寸为：5纳米～30纳米。
所述第一开口沿平行于基底表面方向上的尺寸相同；或者，所述第一开口沿平行于基底表面方向上的尺寸不相同。所述第一开口242沿平行于基底表面方向上的尺寸为：40纳米～500纳米。
所述第二牺牲层218的材料包括：多晶硅、SiO2或者氮化钛。
所述第二开口252沿平行于基底方向上的尺寸为：40纳米～500纳米。
所述第三开口沿平行于基底方向上的尺寸为：40纳米～500纳米。
所述半导体器件还包括：位于沟槽215内的互连结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在部分基底上形成若干相互分立的第一牺牲层；
在所述第一牺牲层的侧壁上形成侧墙，相邻第一牺牲层和侧墙之间具有第一开口以及第二开口；
在所述第一开口内形成第二牺牲层；
形成所述第二牺牲层之后，去除第一牺牲层，形成第三开口；
形成所述第三开口之后，以所述侧墙和第二牺牲层为掩膜，刻蚀部分所述基底，在所述基底内形成沟槽，所述沟槽位于第二开口和第三开口底部。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙的厚度为：5纳米～30纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一牺牲层的形成步骤包括：在所述基底上形成第一牺牲膜；在所述第一牺牲膜上形成第一图形膜；在所述第一图形膜上形成第一底部抗反射层，所述第一底部抗反射层上具有第一光刻胶，所述第一光刻胶内具有若干第一掩膜开口；以所述第一光刻胶为掩膜，刻蚀所述第一底部抗反射层和第一图形膜，直至暴露出第一牺牲膜，形成第一图形层；以所述第一图形层为掩膜，刻蚀第一牺牲膜，直至暴露出基底，形成所述第一牺牲层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，部分所述第一掩膜开口沿平行于基底表面方向上的尺寸相同；或者，部分所述第一掩膜开口沿平行于基底表面方向上的尺寸不相同。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一掩膜开口沿平行于基底表面的方向上的尺寸为：40纳米～500纳米。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，部分所述第一开口沿平行于基底表面方向上的尺寸相同；或者，部分所述第一开口沿平行于基底表面方向上的尺寸不相同。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一开口沿平行于基底表面方向上的尺寸为：40纳米～500纳米。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二开口沿平行于基底表面方向上的尺寸为：40纳米～500纳米。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第三开口沿平行于基底表面方向上的尺寸为：40纳米～500纳米。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二牺牲层的形成步骤包括：在所述基底上、以及第一开口和第二开口内形成第二牺牲膜，所述第二牺牲膜的顶部表面低于或者齐平于第一牺牲层的顶部表面；在所述第一牺牲层和第二牺牲膜上形成第二图形膜；在所述第二图形膜上形成第二底部抗反射层，所述第二底部抗反射层上具有第二光刻胶，所述第二光刻胶位于第一开口上；以所述第二光刻胶为掩膜，刻蚀第二底部抗反射层、第二图形膜和第二牺牲膜，直至暴露出基底，形成第二图形层和位于第二图形层底部的第二牺牲层；形成所述第二图形层和第二牺牲层之后，去除第二图形层，暴露出第二牺牲层的顶部表面。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述沟槽之后，所述形成方法还包括：去除侧墙和第二牺牲层；去除侧墙和第二牺牲层之后，在所述沟槽内形成互连结构。
12.一种半导体结构，其特征在于，包括：
基底；
位于基底上的侧墙，相邻侧墙之间具有第一开口、第二开口和第三开口；
位于第一开口内的第二牺牲层；
位于第二开口和第三开口底部基底内的沟槽。
13.如权利要求12所述的半导体结构，其特征在于，沿平行于基底表面方向上，位于侧墙和第二牺牲层下方基底的尺寸大于位于侧墙下方基底的尺寸。
14.如权利要求12所述的半导体结构，其特征在于，所述侧墙沿平行于基底表面方向上的尺寸为：5纳米～30纳米。
15.如权利要求12所述的半导体结构，其特征在于，所述第一开口沿平行于基底表面方向上的尺寸相同；或者，所述第一开口沿平行于基底表面方向上的尺寸不相同。
16.如权利要求12所述的半导体结构，其特征在于，所述第一开口沿平行于基底表面方向上的尺寸为：40纳米～500纳米。
17.如权利要求12所述的半导体结构，其特征在于，所述第二牺牲层的材料包括：多晶硅、SiO2或者氮化钛。
18.如权利要求12所述的半导体结构，其特征在于，所述第二开口沿平行于基底方向上的尺寸为：40纳米～500纳米。
19.如权利要求12所述的半导体结构，其特征在于，所述第三开口沿平行于基底表面方向上的尺寸为：40纳米～500纳米。
20.如权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：位于沟槽内的互连结构。
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