CN105655288A - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成第一介质层；在所述第一介质层内形成牺牲层，所述牺牲层的表面与所述第一介质层的表面齐平；刻蚀部分牺牲层和第一介质层，直至暴露出衬底表面为止，在所述第一介质层内形成第一通孔；去除剩余的牺牲层，在所述第一介质层内形成延伸开口，所述延伸开口与所述第一通孔连通；在所述第一通孔和延伸开口内形成第一导电插塞；在所述第一导电插塞和第一介质层表面形成第一导电层。所形成的半导体结构电性能稳定、可靠性提高。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
在半导体制造工艺中，后段工艺(BEOL，Back-EndOfLine)用于在形成各类器件结构之后，形成实现器件结构之间电互连的金属互连结构。所述金属互连结构包括导电插塞以及位于导电插塞顶部的电互连线。其中，导电插塞常用于在上下两层导电层之间进行电互连，所述电互连线用于与半导体器件共同构成电路结构。
图1和图2是一种金属互连结构的结构示意图，图2是图1的俯视结构示意图，图1是图2沿AA’方向的剖面结构示意图，包括：衬底100；位于衬底100表面的介质层101；位于所述介质层101内的导电插塞102；位于所述导电插塞102顶部表面和介质层101表面的互连线103。
然而，随着半导体技术的不断进步，半导体工艺节点的缩小、集成度的提高已成为发展趋势，半导体器件的特征尺寸(CD，CriticalDimension)不断缩小，而且器件密度不断提高，使得形成金属互连结构的工艺也受到了挑战，容易导致所述导电插塞与互连线之间的接触不良，导致所形成的集成电路可靠性下降。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，所形成的半导体结构电性能稳定、可靠性提高。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成第一介质层；在所述第一介质层内形成牺牲层，所述牺牲层的表面与所述第一介质层的表面齐平；刻蚀部分牺牲层和第一介质层，直至暴露出衬底表面为止，在所述第一介质层内形成第一通孔；去除剩余的牺牲层，在所述第一介质层内形成延伸开口，所述延伸开口与所述第一通孔连通；在所述第一通孔和延伸开口内形成第一导电插塞；在所述第一导电插塞和第一介质层表面形成第一导电层。
可选的，还包括：在所述第一介质层内形成第二通孔；在所述第二通孔内形成第二导电插塞；在所述第二导电插塞和第一介质层表面形成第二导电层。
可选的，所述第一导电层投影于衬底表面的图形为第一条形；所述第二导电层投影于衬底表面的图形为第二条形，所述第一条形的宽度大于第二条形的宽度。
可选的，还包括：在形成所述第一导电层和第二导电层之前，在所述第一导电插塞、第二导电插塞和第一介质层表面形成第二介质层；所述第一导电层和第二导电层形成于所述第二介质层内。
可选的，所述第一导电层和第二导电层的形成工艺包括：在所述第一导电插塞、第二导电插塞和第一介质层表面形成第二介质膜；刻蚀所述第二介质膜直至暴露出第一导电插塞和第二导电插塞的顶部表面为止，形成第二介质层，并在所述第二介质层内形成位于所述第一导电插塞顶部的第一沟槽、以及位于第二导电插塞顶部的第二沟槽；在所述第一沟槽内形成第一导电层；在所述第二沟槽内形成第二导电层。
可选的，所述第一沟槽和第二沟槽的侧壁相对于衬底表面倾斜，所述第一沟槽的底部尺寸大于顶部尺寸，所述第二沟槽的底部尺寸大于顶部尺寸，所述第一沟槽侧壁与第二介质层表面的锐角夹角、小于所述第二沟槽侧壁与第二介质层表面的锐角夹角。
可选的，所述第一沟槽的底部暴露出部分第一导电插塞的顶部表面。
可选的，所述第一导电层和第二导电层的形成步骤包括：在所述第二介质层表面以及所述第一沟槽和第二沟槽内形成填充满所述第一沟槽和第二沟槽的导电膜；平坦化所述导电膜直至暴露出第二介质层表面为止，在第一沟槽内形成第一导电层，在第二沟槽内形成第二导电层。
可选的，所述牺牲层的形成工艺包括：在所述第一介质层内形成开口；在所述第一介质层表面以及所述开口内形成填充满所述开口的牺牲膜；平坦化所述牺牲膜直至暴露出所述第一介质层表面为止。
可选的，所述开口的深度是所述第一介质层厚度的10％～50％。
可选的，所述牺牲层的形成工艺包括：在所述第一介质层表面形成掩膜层，所述掩膜层暴露出部分第一介质层表面；以所述掩膜层为掩膜，对所述第一介质层进行离子注入工艺，在所述第一介质层内形成所述牺牲层。
可选的，去除所述牺牲层的工艺为刻蚀工艺；所述去除牺牲层的刻蚀工艺对所述牺牲层的刻蚀速率大于对所述第一介质层的刻蚀速率。
可选的，所述去除牺牲层的刻蚀工艺对所述牺牲层的刻蚀速率与对所述第一介质层的刻蚀速率比为1.1:1～10:1。
可选的，所述牺牲层的材料与所述第一介质层的材料不同。
可选的，所述第一介质层的材料为氧化硅，所述牺牲层的材料为氮化硅、无定形碳、氮氧化硅或聚合物。
可选的，所述牺牲层的材料与所述第一介质层的材料相同，所述牺牲层材料的密度低于所述第一介质层材料的密度。
可选的，所述第一介质层和牺牲层的材料为氧化硅。
可选的，去除所述牺牲层的工艺为湿法刻蚀工艺或干法刻蚀工艺；所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液；所述干法刻蚀工艺的气体包括HF。
可选的，还包括：在形成所述第一介质层之前，在所述衬底表面形成半导体器件；在所述半导体器件表面形成停止层；在所述停止层表面形成所述第一介质层，所述停止层的材料与第一介质层的材料不同。
可选的，所述衬底表面还具有导电层，所述第一通孔底部暴露出所述导电层表面；所述导电层采用金属硅化工艺形成。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，在第一介质层内形成第一通孔之前，在所述第一介质层内形成牺牲层，且所述牺牲层表面与所述第一介质表面齐平；而后续对部分牺牲层和第一介质层进行刻蚀以形成所述第一通孔，因此，所述第一通孔顶部的部分侧壁暴露出所述牺牲层，从而，通过去除所述牺牲层，能够在所述第一通孔顶部形成相连通的延伸开口，且所述延伸开口的尺寸大于所述通孔顶部的尺寸。在所述第一通孔和延伸开口内形成第一导电插塞之后，形成于延伸开口内的部分第一导电插塞尺寸、大于第一通孔内的部分第一导电插塞的宽度尺寸，则所述第一导电插塞顶部面积得以增大，能够增加后续形成的第一导电层与所述第一导电插塞之间的接触面积，从而使所形成的第一导电层与第一导电插塞之间的电连接性能更为稳定。因此，所形成的半导体结构的可靠性提高。
进一步，所述介质层内形成有第二通孔，所述第二通孔内用于形成第二导电插塞，且所述第二导电插塞和第一介质层表面需要形成第二导电层。当所述第一导电层和第二导电层投影于衬底表面的图形均为条形，且所述第一导电层的条形宽度大于第二导电层的条形宽度时，由于形成于延伸开口内的部分第一导电插塞尺寸较大，即所形成的第一导电插塞顶部面积较大，即使所述第一导电层与第二导电层之间的距离无法缩小，也能够保证所述第一导电层与第一导电插塞顶部之间具有足够大的接触面积，避免了所述第一导电层相对于第一导电插塞位置偏移，避免了第一导电层和第一导电插塞之间发生断路，提高了所述第一导电层和第一导电插塞之间的电连接性能。
进一步，所述牺牲层的材料与所述第一介质层的材料相同，通过调控所述牺牲层的材料，使所述牺牲层的密度低于所述第一介质层材料的密度，能够使去除牺牲层的刻蚀工艺对所述牺牲层的刻蚀速率大于对所述第一介质层的刻蚀速率。并且，在去除所述牺牲层的同时，还能够去除附着于第一通孔侧壁和底部表面的刻蚀副产物，保证后续形成的第一导电插塞电性能良好。
附图说明
图1和图2是一种金属互连结构的结构示意图；
图3至图6是本发明实施例的一种金属互连结构形成过程的剖面结构示意图；
图7至图14是本发明实施例的半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，随着半导体器件的特征尺寸不断缩小、器件密度提高，使金属互连结构的可靠性下降。
经过研究发现，请继续参考图1和图2，所述导电插塞102包括第一插塞121和第二插塞122；所述互连线103包括位于第一插塞顶121部表面的第一互连线131、以及位于第二插塞122顶部表面的第二互连线132。
其中，所述第二互连线132用于构成电源电路，因此，所述第二互连线132的宽度大于第一互连线131的宽度，从而导致相邻第二互连线132与第一互连线131之间的距离较小，由于受到工艺精确度的限制，容易导致所述第二互连线132与第二插塞122的位置发生偏差，使得所述第二互连线132仅与部分第二插塞122相接触，甚至会导致所述第二插塞122顶部与第二互连线132完全不接触。
图3至图6是形成如图1和图2所示的金属互连结构的过程的剖面结构示意图。
请参考图3，提供衬底100，所述衬底100表面具有第一介质层101，所述第一介质层101内具有第一插塞121和第二插塞122；在所述第一介质层101、第一插塞121和第二插塞122表面形成第二介质层104。
请参考图4，在所述第二介质层104表面形成图形化的光刻胶层107，所述图形化的光刻胶层105暴露出与第一插塞121和第二插塞122位置对应的部分第二介质层104表面。
请参考图5，以所述图形化的光刻胶层107为掩膜，刻蚀所述第二介质层104，直至暴露出第一插塞121和第二插塞122的顶部表面为止，在第二介质层104内形成暴露出第一插塞121的第一沟槽105、以及暴露出第二插塞122的第二沟槽106。
请参考图6，在所述第一沟槽105(如图5所示)内形成第一互连线131，在所述第二沟槽106内形成第二互连线132(如图5所示)。
首先，由于所述第一沟槽105用于形成第一互连线131，而第一互连线131的宽度小于第二互连线132的宽度，因此所述第一互连线131的宽度尺寸需要严格控制，以保证所述第一互连线131的阻值符合设计标准，使所述第一互连线131的电性能更为稳定，因此，所述第一沟槽105的侧壁形貌需要严格控制。然而，由于所述第二沟槽106和第一沟槽105同时以各向异性的干法刻蚀工艺刻蚀形成，且所述第二沟槽106和第一沟槽105均为底部尺寸小于顶部尺寸的结构，当需要严格控制所述第一沟槽105侧壁相对于第二介质层104表面的倾斜角度时，则无法对所述第二沟槽106的侧壁与第二介质层105表面的倾斜角度进行严格控制，容易导致所述第二沟槽106侧壁与第二介质层104表面的倾斜角A大于预设角B，则所形成的第二沟槽106底部容易与所述第二插塞122的顶部之间发生偏移，甚至容易使所述第二沟槽106无法暴露出第二插塞122顶部，从而致使所形成的第二互连线132与第二插塞122之间的电连接性能下降。
其次，由于所述第二互连线132的宽度较大，导致所述第一沟槽105和第二沟槽106之间的距离较小，然而，由于所述第一沟槽105和第二沟槽106以所述图形化的光刻胶层107为掩膜刻蚀形成，因此受到光刻工艺精确度的限制，所述第二沟槽106和第一沟槽105之间的距离具有最小的极值，因此，无法使所述第二沟槽106和第一沟槽105之间的距离进一步缩小，从而，无法通过缩小第二沟槽106和第一沟槽105之间的距离来减小所述第二互连线132与第二插塞105之间的偏移距离，因此，所述第二互连线132与第二插塞122之间的电连接性能较差。
为了解决上述问题，本发明提供一种半导体结构的形成方法。其中，在第一介质层内形成第一通孔之前，在所述第一介质层内形成牺牲层，且所述牺牲层表面与所述第一介质表面齐平；而后续对部分牺牲层和第一介质层进行刻蚀以形成所述第一通孔，因此，所述第一通孔顶部的部分侧壁暴露出所述牺牲层，从而，通过去除所述牺牲层，能够在所述第一通孔顶部形成相连通的延伸开口，且所述延伸开口的尺寸大于所述通孔顶部的尺寸。在所述第一通孔和延伸开口内形成第一导电插塞之后，形成于延伸开口内的部分第一导电插塞尺寸、大于第一通孔内的部分第一导电插塞的宽度尺寸，则所述第一导电插塞顶部面积得以增大，能够增加后续形成的第一导电层与所述第一导电插塞之间的接触面积，从而使所形成的第一导电层与第一导电插塞之间的电连接性能更为稳定。因此，所形成的半导体结构的可靠性提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7至图14是本发明实施例的半导体结构的形成过程的剖面结构示意图。
请参考图7，提供衬底200。
所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓或砷化镓等。
在后续形成第一介质层之前，在所述衬底表面形成半导体器件202，后续形成的第一介质层用于保护并电隔离所述半导体器件202。所述半导体器件202包括CMOS器件，所述CMOS器件包括晶体管、存储器、电容器或电阻器等。在本实施例中，所述半导体器件202为晶体管的栅极结构，所述栅极结构包括：位于衬底200表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅极层和栅介质层侧壁表面的侧墙。
在一实施例中，所述栅介质层的材料为氧化硅，所述栅极层的材料为多晶硅。在另一实施例中，所述栅介质层的材料为高K介质材料，所述栅极层的材料为金属；当所述栅介质层的材料为高K介质材料，所述栅极层的材料为金属时，所述栅介质层采用后栅工艺形成，则所述衬底200表面还具有第一子介质层，所述栅极结构的顶部表面与所述第一子介质层表面齐平，后续在所述第一子介质层和栅极结构表面形成第二子介质层，所述第二子介质层和第一子介质层共同构成第一介质层。而且，在形成所述第一子介质层之前，还能够在所述衬底200和半导体器件202表面形成停止层，所述停止层用于定义后续形成第一通孔和第二通孔的刻蚀工艺的停止位置。
在本实施例中，所述半导体结构202两侧的衬底200内还形成有源漏区，后续形成的第一导电插塞和第二导电插塞与所述源漏区电连接，用于对所述源漏区施加偏压。为了降低所述第一导电插塞和第二导电插塞与所述源漏区之间的接触电阻，本实施例中，在形成所述半导体结构202之后，在所述衬底200表面形成导电层210，所述导电层210的材料为金属硅化材料，所述金属硅化物材料包括镍硅、镉硅；所述导电层210采用金属硅化(silicide)工艺形成，所形成的导电层210表面与衬底200表面齐平。
所述金属硅化工艺步骤包括：在所述衬底200和半导体结构202表面形成金属层；进行退火工艺，使所述金属层内的金属原子向衬底200内扩散，在所述衬底200表面形成所述导电层210；在所述退火工艺之后，去除剩余的金属层；其中，所述金属层的材料为镍或镉。
在另一实施例中，还能够在后续形成第一通孔和第二通孔之后，形成第一导电插塞和第二导电插塞之前，采用金属硅化工艺在所述第一通孔和第二通孔底部的衬底200表面形成导电层210。
请参考图8，在所述衬底200表面形成第一介质层201。
所述第一介质层201用于保护并电隔离所述半导体器件202，且后续形成的第一导电插塞和第二导电插塞通过所述第一介质层201与所述半导体器件202电隔离。
所述第一介质层201的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料中的一种或多种；所述第一介质层201的厚度为1000埃～10000埃；所述第一介质层201的形成步骤包括：在所述衬底200和半导体器件202表面形成第一介质膜；平坦化所述第一介质膜以形成所述第一介质层201，使所述第一介质层201的表面平坦。其中，所述第一介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述平坦化工艺为化学机械抛光工艺。
在本实施例中，所述第一介质层201的材料为氧化硅；所述第一介质膜采用化学气相沉积工艺形成，所述化学气相沉积工艺的参数包括：沉积气体包括硅源气体和氧源气体，所述硅源气体为SiH4或者正硅酸乙酯(TEOS)，所述氧源气体为O2、O3或者H2O，沉积气体的压强为0.1mtorr～100mtorr，沉积气体的激发功率为400W～700W，工艺温度为450℃～700℃。
在另一实施例中，所述第一介质层201的材料还能够为低K介质材料或超低K介质材料，所述低K材料为介电常数为2.5～3.9，所述超低K介质材料的介电常数小于2.5。所述低K介质材料或超低K介质材料有利于减少后续形成的第一导电插塞、第二导电插塞、第一导电层、第二导电层和半导体器件202之间的寄生电容，降低半导体器件的RC(R为电阻，C为电容)延迟。所述低k介质材料包括SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼、磷的二氧化硅)；所述超低k介质材料包括SiOH、聚甲基倍半硅氧烷多孔介质材料(MSQ，(CH3SiO3/2)n)、氢基倍半硅氧烷多孔介质材料(HSQ，(HSiO3/2)n)、黑金刚石(BD，BlackDiamond)。
在本实施例中，在形成所述第一介质层201之前，还包括在所述半导体器件202和衬底200表面形成停止层203；在所述停止层203表面形成所述第一介质层201，所述停止层203的材料与第一介质层201的材料不同。所述停止层203用于在后续形成第一通孔和第二通孔的刻蚀工艺中定义停止位置。所述停止层203的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述停止层203的材料为氮化硅、氮氧化硅或无定形碳，本实施例中为氮化硅。
请参考图9，在所述第一介质层201内形成牺牲层204，所述牺牲层204的表面与所述第一介质层201的表面齐平。
所述牺牲层204用于为后续形成的延伸开口占据空间，后续刻蚀部分牺牲层和第一介质层201之后，所形成的第一通孔贯穿所述牺牲层204和第一介质层201，且所述第一通孔顶部的侧壁仍具有部分未被刻蚀的牺牲层204，因此，后续通过去除剩余的牺牲层204，能够形成于第一通孔顶部连通的延伸开口。由于后续在所述第一通孔和延伸开口内形成第一导电插塞，因此所形成的第一导电插塞的顶部尺寸增大，从而提高了后续形成的第一导电层与所述第一导电插塞之间的接触面积。
在本实施例中，所述牺牲层204的形成工艺包括：在所述第一介质层201内形成开口；在所述第一介质层201表面以及所述开口内形成填充满所述开口的牺牲膜；平坦化所述牺牲膜直至暴露出所述第一介质层201表面为止，形成牺牲层204。
所述开口用于形成牺牲层204。所述开口的顶部尺寸为10纳米～100纳米，且所述开口道顶部尺寸大于后续形成的第一通孔的顶部尺寸；所述开口的深度是所述第一介质层201厚度的10％～50％，即所形成的牺牲层204厚度是第一介质层201厚度的10％～50％。所述开口的形成工艺包括：在第一介质层201表面形成第一掩膜层，所述第一掩膜层暴露出需要形成开口的对应第一介质层201表面；以所述第一掩膜层为掩膜，刻蚀所述第一介质层201，在所述第一介质层201内形成开口。
其中，所述第一掩膜层的形成工艺包括干法或湿法扫描(scanner)曝光工艺、纳米压印(nano-imprint)工艺或自组装(self-assemble)工艺。所述刻蚀第一介质层201的工艺为各向异性的干法刻蚀工艺，所形成的开口侧壁能够垂直于第一介质层201表面或倾斜于第一介质层201表面，当所述开口侧壁相对于第一介质层201表面倾斜时，所述开口的顶部尺寸大于底部尺寸。
此外，在形成所述第一掩膜层之前，还能够在所述第一介质层201表面形成底部抗反射层(BARC)、无定形碳层(APF)、介质抗反射层(DARC)中的一种或多种层叠。
在本实施例中，所述牺牲层204的材料与所述第一介质层201的材料相同，所述牺牲层204材料的密度低于所述第一介质层201材料的密度，则所所述牺牲层204相对于第一介质层201具有较大的刻蚀选择性。当后续形成第一通孔之后，在去除所述牺牲层204的刻蚀工艺中，能够使刻蚀牺牲层204的速率大于刻蚀第一介质层201的速率，则去除所述牺牲层204的刻蚀工艺对第一通孔的损伤较小。
在本实施例中，所述第一介质层201和牺牲层204的材料均为氧化硅；所述牺牲膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；通过调控所述牺牲膜的形成工艺参数，例如降低工艺腔室的气压、降低工艺气体的流量等方式，能够使所形成的牺牲膜的密度第一介质层201的密度。
在本实施例中，形成所述牺牲膜的工艺为化学气相沉积工艺，所述沉积工艺的参数包括：反应气体包括正硅酸乙酯、SiH4中的一种或两种，以及O2或O3中的一种或两种，反应温度为700℃～1000℃。其中，O2或O3的流量范围为50sccm～500sccm，等离子体处理的时间为5s～60s，射频功率为30W～1000W。降低O2、O3流量和射频功率可以得到致密度较低的SiO2介质层。
在另一实施例中，所述牺牲层204的材料与所述第一介质层201的材料不同；所述第一介质层201的材料为氧化硅，所述牺牲层204的材料为氮化硅、无定形碳、氮氧化硅或聚合物。当所述牺牲层204的材料为氮化硅、无定形碳、氮氧化硅时，所述牺牲膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；当所述牺牲层204的材料为聚合物时，所述牺牲膜的形成工艺为旋涂工艺或喷涂工艺。
在其它实施例中，所述牺牲层204的形成工艺包括：在所述第一介质层201表面形成掩膜层，所述掩膜层暴露出部分第一介质层201表面；以所述掩膜层为掩膜，对所述第一介质层201进行离子注入工艺，在所述第一介质层201内形成所述牺牲层204。
其中，所述离子注入的深度为所述第一介质层201厚度的10％～50％，即所形成的牺牲层204厚度是第一介质层201厚度的10％～50％。
所述离子注入工艺用于在第一介质层201内掺杂改性离子，而由改性离子掺杂的区域形成所述牺牲层204。所掺杂的改性离子包括氮离子、碳离子、氧离子、硼离子、磷离子或砷离子；通过掺杂所述改性离子能够使所形成的牺牲层204相对于第一介质层201具有较大的刻蚀选择性，则后续去除牺牲层204的刻蚀工艺刻蚀牺牲层204的速率大于刻蚀第一介质层201的速率，在去除牺牲层204的同时，减少对第一通孔的损伤。
请参考图10，刻蚀部分牺牲层204和第一介质层201，直至暴露出衬底200表面为止，在所述第一介质层201内形成第一通孔205。
在本实施例中，在形成所述第一通孔204的同时，在所述第一介质层201内形成暴露出衬底200表面的第二通孔206。而且，由于在实施例中，所述衬底200表面形成有导电层210，因此所述第一通孔204和第二通孔206暴露出所述导电层210，以便后续形成于第一通孔204内的第一导电插塞、以及形成于第二通孔206内的第二导电插塞能够与所述导电层210电连接。
所述第一通孔205和第二通孔206的形成步骤包括：在所述第一介质层201表面形成第二掩膜层，所述第二掩膜层暴露出与导电层210位置对应的第一介质层201表面；以所述第二掩膜层为掩膜，刻蚀所述第一介质层201直至暴露出所述导电层210表面为止，形成所述第一通孔205和第二通孔206。
所述刻蚀工艺贯穿所述牺牲层204和第一介质层201，在形成所述第一通孔205之后，所述第一通孔205的侧壁顶部暴露出部分未被刻蚀的牺牲层204，因此，后续能够通过去除所述牺牲层204，在形成于第一通孔205连通的延伸开口，则形成于所述延伸开口和第一通孔205内的第一导电插塞顶部尺寸增大，有利于提高后续形成的第一导电层与所述第一导电插塞之间的接触面积。
在本实施例中，由于所述第一介质层201内还形成有第二通孔206，则未被刻蚀的部分牺牲层204位于所述第一通孔205远离所述第二通孔206的一侧，使后续形成的第一导电插塞顶部向远离所述第二通孔206的一侧延伸。
在本实施例中，由于所述衬底200和半导体器件202表面还形成有停止层203，则所述刻蚀第一介质层201的工艺停止于所述停止层203表面，并且在暴露出所述停止层203之后，对所暴露出的停止层203进行刻蚀，以暴露出所述导电层210表面。所述刻蚀停止层203的工艺能够为干法刻蚀工艺或湿法刻蚀工艺。
在一实施例中，所述第二掩膜层为图形化的光刻胶层。在另一实施例中，所述第二掩膜层包括位于第一介质层201表面的硬掩膜层，所述硬掩膜层表面具有图形化的光刻胶层。硬掩膜层的材料与所述第一介质层201的材料不同；所述硬掩膜层的材料为氮化硅、氮氧化硅、无定形碳、钽、氮化钽、钛、氮化钛中的一种或多种。
刻蚀所述第一介质层201的工艺为各向异性的干法刻蚀工艺，所形成的第一通孔205和第二通孔206的侧壁能够相对于衬底200表面倾斜或垂直；当所述第一通孔205和第二通孔206的侧壁能够相对于衬底200表面倾斜时，所述第一通孔205或第二通孔206顶部尺寸大于底部尺寸。
所述各向异性的干法刻蚀工艺的参数包括：刻蚀气体为CF4、C3F8、C4F8、CHF3、NF3、Ar、He、O2或者N2中的一种或几种，刻蚀气体的流量为50sccm～1000sccm，气体压力为1mtorr～50mtorr，偏置电压为100V～800V，功率为100W～800W，温度为40℃～200℃。
请参考图11，去除所述牺牲层204(参考图10)，在所述第一介质层201内形成延伸开口207，所述延伸开口207与所述第一通孔205连通。
所述延伸开口207与第一通孔205共同用于形成第一导电插塞，从而使所述第一导电插塞的顶部尺寸增大，以提高后续形成的第一导电层与第一导电插塞的接触面积。
去除所述牺牲层204的工艺为刻蚀工艺，所述刻蚀工艺能够为湿法刻蚀工艺或干法刻蚀工艺；而且，所述去除牺牲层204的刻蚀工艺对所述牺牲层204的刻蚀速率大于对所述第一介质层201的刻蚀速率。在本实施例中，所述去除牺牲层204的刻蚀工艺对所述牺牲层204的刻蚀速率与对所述第一介质层201的刻蚀速率比为1.1:1～10:1。
在本实施例中，所述牺牲层204和第一介质层201的材料相同，所述牺牲层204和第一介质层201的材料均为氧化硅，且所述牺牲层204的密度低于所述第一介质层201的密度，则所述刻蚀工艺能够对所述牺牲层204的刻蚀速率大于对第一介质层201的刻蚀速率。
在本实施例中，去除牺牲层204的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液。而且，由于所述刻蚀液为氢氟酸，在去除所述牺牲层204的过程中，还能够去除残留于所述导电层210表面、以及附着于第一通孔205和第二通孔206侧壁表面的刻蚀副产物。
在另一实施例中，去除所述牺牲层204的刻蚀工艺为原位干法刻蚀(in-situdryetch)工艺，所述原位干法刻蚀工艺各向同性，在平行或垂直于第一介质层201表面的方向上均具有较大的刻蚀速率，从而能够去除所述牺牲层204；所述原位干法刻蚀工艺的刻蚀气体包括HF。
请参考图12，在所述第一通孔205(如图11所示)和延伸开口207内形成第一导电插塞208。
在本实施例中，由于所述第一介质层201内还形成有第二通孔206(如图11所示)，在形成所述第一导电插塞208的同时，还能够在所述第二通孔206内形成第二导电插塞209。
所述第一导电插塞208和第二导电插塞209的形成工艺包括：在所述第一介质层201表面、以及所述第一通孔205、第二通孔206和延伸开口207内形成填充满所述第一通孔205、第二通孔206和延伸开口207的导电膜；平坦化所述导电膜直至暴露出所述第一介质层201表面为止，在所述第一通孔205和延伸开口207内形成第一导电插塞208，在所述第二通孔206内形成第二导电插塞209。
在本实施例中，所述导电膜的材料包括铜，形成所述导电膜的形成工艺为铜电镀工艺；所述铜电镀工艺包括：在第一介质层201表面、以及第一通孔205、第二通孔206和延伸开口207内的内壁表面形成种子层；采用电镀工艺在所述种子层表面生长金属层填充满所述第一通孔205、第二通孔206和延伸开口207内，所述种子层和金属层形成所述导电膜。其中，所述种子层的材料为铜、铝、钛、钽、氮化钛或氮化钽；所述金属层的材料为铜。在其它实施例中，所述导电膜的材料还能够包括钨、铝、钛、钽、氮化钛或氮化钽，所述导电膜的形成工艺还能够为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
在本实施例中，所述平坦化工艺为化学机械抛光工艺；由于所述导电膜的形成工艺为铜电镀工艺，当所述种子层的材料与金属层材料不同时，所述种子层能够在所述化学机械抛光工艺中作为抛光停止层，当所述抛光工艺暴露出种子层之后，对所暴露出的种子层进行过抛光直至暴露出第一介质层201表面，即能够形成所述第一导电插塞208和第二导电插塞209。
请参考图13，在所述第一导电插塞208、第二导电插塞209和第一介质层201表面形成第二介质层220，所述第二介质层220内具有暴露出第一导电插塞208的第一沟槽221、以及暴露出第二导电插塞209的第二沟槽222。
所述第一沟槽221用于形成第一导电层，所述第二沟槽222用于形成第二导电层。所述第二介质层220的形成步骤包括：在所述第一导电插塞208、第二导电插塞209和第一介质层201表面形成第二介质膜；刻蚀所述第二介质膜直至暴露出第一导电插塞208和第二导电插塞209的顶部表面为止，形成第二介质层220，并在所述第二介质层220内形成位于所述第一导电插塞208顶部的第一沟槽221、以及位于第二导电插塞209顶部的第二沟槽222。
所述第二介质层220的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料或超低K介质材料中的一种或多种；所述第二介质层220的厚度为300埃～5000埃；所述第二介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
在本实施例中，所述第二介质层220的材料为氧化硅；所述第二介质膜采用化学气相沉积工艺形成，所述化学气相沉积工艺的参数包括：沉积气体包括硅源气体和氧源气体，所述硅源气体为SiH4或者正硅酸乙酯(TEOS)，所述氧源气体为O2、O3或者H2O，沉积气体的压强为0.1mtorr～100mtorr，沉积气体的激发功率为400W～700W，工艺温度为450℃～700℃。
在另一实施例中，所述第二介质层220的材料还能够为低K介质材料或超低K介质材料，所述低K材料为介电常数为2.5～3.9，所述超低K介质材料的介电常数小于2.5；所述低k介质材料包括SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)或BPSG(掺硼、磷的二氧化硅)；所述超低k介质材料包括SiOH、聚甲基倍半硅氧烷多孔介质材料(MSQ，(CH3SiO3/2)n)、氢基倍半硅氧烷多孔介质材料(HSQ，(HSiO3/2)n)、黑金刚石(BD，BlackDiamond)。
形成所述第一沟槽221和第二沟槽222的工艺步骤包括：在所述第二介质膜表面形成第三掩膜层，所述第三掩膜层暴露出需要形成第一沟槽221和第二沟槽222的对应位置；以所述第三掩膜层为掩膜，刻蚀所述第二介质膜直至暴露出所述第一导电插塞208和第二导电插塞209的顶部表面为止。其中，所述刻蚀第二介质膜的工艺为各向异性的干法刻蚀工艺。
本实施例中，所述第一沟槽221和第二沟槽222的侧壁相对于第一介质层201表面倾斜，所述第一沟槽221的底部尺寸小于顶部尺寸，所述第二沟槽222的底部尺寸小于顶部尺寸，且所述第一沟槽221侧壁与第二介质层220表面的锐角夹角、小于所述第二沟槽222侧壁与第二介质层220表面的锐角夹角。第一沟槽221侧壁与第二介质层220表面的锐角角度为70°～90°；所述第二沟槽222侧壁与第二介质层220表面的锐角角度为80°～90°。
在本实施例中，由于所述第一导电层和第二导电层均作为电互连线，因此所述第一沟槽221和第二沟槽222的顶部图形均为条形；而且，由于所述第一导电层用于构成电源电路，为了使所述第一导电层内的工作电流较大，所述第一沟槽221顶部的宽度尺寸大于所述第二沟槽222顶部的宽度尺寸。
而且，由于第二沟槽222顶部的宽度尺寸较小，因此所述第二沟槽222的宽度尺寸需要严格控制，以保证后续形成的第二导电层的电阻率偏差较小，使所述第二导电层的电性能稳定，因此，所述第二沟槽222的侧壁形貌需要严格控制。然而，由于所述第二沟槽222和第一沟槽221同时以各向异性的干法刻蚀工艺刻蚀形成，且所述第二沟槽222和第一沟槽221均为底部尺寸小于顶部尺寸的结构，当需要严格控制所述第二沟槽222侧壁相对于第一介质层201表面的倾斜角度时，则无法精确控制所述第一沟槽221的侧壁与第二介质层105表面的倾斜角度，因此，本实施例中，所述第一沟槽221侧壁相对于第一介质层201表面的倾斜角较大，所形成的第一沟槽221底部相对于第一导电插塞208的顶部具有位移偏差。
在本实施例中，所述第一沟槽221的底部暴露出部分第一导电插塞208的顶部表面。由于所述第一导电插塞208形成于第一通孔205和延伸开口207内，因此所述第一导电插塞208的顶部尺寸增大，且所述第一导电插塞208的顶部向远离第二导电插塞209的方向延伸，因此，即使所述第一沟槽221的底部所对于所述第一导电插塞208的顶部具有位置偏移，所述第一沟槽221的底部依旧能够暴露出足够大的第一导电插塞208顶部，从而保证了后续形成于第一沟槽221内的第一导电层与第一导电插塞208之间具有较大的接触面积较大。
请参考图14，在所述第一导电插塞208和第一介质层201表面形成第一导电层223。
在本实施例中，所述第一介质层201内还形成有第二导电插塞209，且在所述第二导电插塞209的表面形成第二导电层224。所述第一导电插塞208、第二导电插塞209和第一介质层201表面形成有第二介质层220，所述第一导电层223和第二导电层224形成于所述第二介质层220内。具体的，在所述第一沟槽221(如图13所示)内形成第一导电层223；在所述第二沟槽222(如图13所示)内形成第二导电层224。
在本实施例中，所述第一导电层223与第二导电层224用于形成电互连线，因此所述第一导电层223投影于衬底200表面的图形为第一条形；其中，所述第二导电层224投影于衬底200表面的图形为第二条形；而且，所述第一条形的宽度大于第二条形的宽度，因此，所述第一导电层223能够用于作为电源电路的电互连线，所述第一导电层223的电阻率较低，使通过所述第一导电层223的工作电流较大。
所述第一导电层223和第二导电层224的形成步骤包括：在所述第二介质层220表面以及所述第一沟槽221和第二沟槽222内形成填充满所述第一沟槽221和第二沟槽222的导电膜；平坦化所述导电膜直至暴露出第二介质层220表面为止，在第一沟槽221内形成第一导电层223，在第二沟槽222内形成第二导电层224。
所述导电膜的材料包括铜、钨、铝、银、钛、钽、氮化硅、氮化钛中的一种或多种。在本实施例中，所述导电膜的材料包括铜，形成所述导电膜的形成工艺为铜电镀工艺；所述铜电镀工艺包括：在第二介质层220表面、以及第一沟槽221和第二沟槽222的侧壁和底部表面形成种子层；采用电镀工艺在所述种子层表面生长金属层，直至填充满所述第一沟槽221和第二沟槽222，所述种子层和金属层形成所述导电膜。其中，所述种子层的材料为铜、铝、钛、钽、氮化钛或氮化钽；所述金属层的材料为铜。
在其它实施例中，所述导电膜的材料还能够包括钨、铝、钛、钽、氮化钛或氮化钽，所述导电膜的形成工艺还能够为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
在本实施例中，所述平坦化工艺为化学机械抛光工艺；由于所述导电膜的形成工艺为铜电镀工艺，当所述种子层的材料与金属层材料不同时，所述种子层能够在所述化学机械抛光工艺中作为抛光停止层，当所述抛光工艺暴露出种子层之后，对所暴露出的种子层进行过抛光直至暴露出第一介质层201表面。
综上，本实施例中，在第一介质层内形成第一通孔之前，在所述第一介质层内形成牺牲层，且所述牺牲层表面与所述第一介质表面齐平；而后续对部分牺牲层和第一介质层进行刻蚀以形成所述第一通孔，因此，所述第一通孔顶部的部分侧壁暴露出所述牺牲层，从而，通过去除所述牺牲层，能够在所述第一通孔顶部形成相连通的延伸开口，且所述延伸开口的尺寸大于所述通孔顶部的尺寸。在所述第一通孔和延伸开口内形成第一导电插塞之后，形成于延伸开口内的部分第一导电插塞尺寸、大于第一通孔内的部分第一导电插塞的宽度尺寸，则所述第一导电插塞顶部面积得以增大，能够增加后续形成的第一导电层与所述第一导电插塞之间的接触面积，从而使所形成的第一导电层与第一导电插塞只见到电连接性能更为稳定。因此，所形成的半导体结构的可靠性提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底表面形成第一介质层；
在所述第一介质层内形成牺牲层，所述牺牲层的表面与所述第一介质层的表面齐平；
刻蚀部分牺牲层和第一介质层，直至暴露出衬底表面为止，在所述第一介质层内形成第一通孔；
去除剩余的牺牲层，在所述第一介质层内形成延伸开口，所述延伸开口与所述第一通孔连通；
在所述第一通孔和延伸开口内形成第一导电插塞；
在所述第一导电插塞和第一介质层表面形成第一导电层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述第一介质层内形成第二通孔；在所述第二通孔内形成第二导电插塞；在所述第二导电插塞和第一介质层表面形成第二导电层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一导电层投影于衬底表面的图形为第一条形；所述第二导电层投影于衬底表面的图形为第二条形，所述第一条形的宽度大于第二条形的宽度。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一导电层和第二导电层之前，在所述第一导电插塞、第二导电插塞和第一介质层表面形成第二介质层；所述第一导电层和第二导电层形成于所述第二介质层内。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述第一导电层和第二导电层的形成工艺包括：在所述第一导电插塞、第二导电插塞和第一介质层表面形成第二介质膜；刻蚀所述第二介质膜直至暴露出第一导电插塞和第二导电插塞的顶部表面为止，形成第二介质层，并在所述第二介质层内形成位于所述第一导电插塞顶部的第一沟槽、以及位于第二导电插塞顶部的第二沟槽；在所述第一沟槽内形成第一导电层；在所述第二沟槽内形成第二导电层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一沟槽和第二沟槽的侧壁相对于衬底表面倾斜，所述第一沟槽的底部尺寸大于顶部尺寸，所述第二沟槽的底部尺寸大于顶部尺寸，所述第一沟槽侧壁与第二介质层表面的锐角夹角、小于所述第二沟槽侧壁与第二介质层表面的锐角夹角。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一沟槽的底部暴露出部分第一导电插塞的顶部表面。
8.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一导电层和第二导电层的形成步骤包括：在所述第二介质层表面以及所述第一沟槽和第二沟槽内形成填充满所述第一沟槽和第二沟槽的导电膜；平坦化所述导电膜直至暴露出第二介质层表面为止，在第一沟槽内形成第一导电层，在第二沟槽内形成第二导电层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的形成工艺包括：在所述第一介质层内形成开口；在所述第一介质层表面以及所述开口内形成填充满所述开口的牺牲膜；平坦化所述牺牲膜直至暴露出所述第一介质层表面为止。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述开口的深度是所述第一介质层厚度的10％～50％。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的形成工艺包括：在所述第一介质层表面形成掩膜层，所述掩膜层暴露出部分第一介质层表面；以所述掩膜层为掩膜，对所述第一介质层进行离子注入工艺，在所述第一介质层内形成所述牺牲层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述牺牲层的工艺为刻蚀工艺；所述去除牺牲层的刻蚀工艺对所述牺牲层的刻蚀速率大于对所述第一介质层的刻蚀速率。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述去除牺牲层的刻蚀工艺对所述牺牲层的刻蚀速率与对所述第一介质层的刻蚀速率比为1.1:1～10:1。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料与所述第一介质层的材料不同。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第一介质层的材料为氧化硅，所述牺牲层的材料为氮化硅、无定形碳、氮氧化硅或聚合物。
16.如权利要求12所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料与所述第一介质层的材料相同，所述牺牲层材料的密度低于所述第一介质层材料的密度。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第一介质层和牺牲层的材料为氧化硅。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，去除所述牺牲层的工艺为湿法刻蚀工艺或干法刻蚀工艺；所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液；所述干法刻蚀工艺的气体包括HF。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第一介质层之前，在所述衬底表面形成半导体器件；在所述半导体器件表面形成停止层；在所述停止层表面形成所述第一介质层，所述停止层的材料与第一介质层的材料不同。
20.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底表面还具有导电层，所述第一通孔底部暴露出所述导电层表面；所述导电层采用金属硅化工艺形成。
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