CN109285875B - 鳍式晶体管及其形成方法 - Google Patents

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Abstract

本发明提供一种鳍式晶体管及其形成方法,其中,形成方法包括:提供衬底,所述衬底上具有初始第一鳍部,以及覆盖所述初始第一鳍部侧壁的初始隔离层;以所述初始隔离层为掩膜,刻蚀所述初始第一鳍部,在所述初始隔离层内形成第一凹槽;在所述第一凹槽内形成第一鳍部,且所述第一鳍部的材料的导热系数大于所述衬底的材料的导热系数。所述形成方法有效改善隔离层与衬底的之间的热传递,改善晶体管的自热效应,提高半导体器件的电学性能。

Description

鳍式晶体管及其形成方法
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种鳍式晶体管及其形成方法。
背景技术
随着半导体制造技术的飞速发展,半导体器件朝着更高的元件密度,以及更高的集成度的方向发展。晶体管作为最基本的半导体器件,目前正被广泛应用,因此随着半导体器件的元件密度和集成度的提高,平面晶体管的栅极尺寸也越来越短,传统的平面晶体管对沟道电流的控制能力变弱,产生短沟道效应,产生漏电流,最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应,抑制漏电流,现有技术提出了鳍式场效应晶体管(Fin FET),鳍式场效应晶体管是一种常见的多栅器件,鳍式场效应晶体管的结构包括:位于半导体衬底表面的鳍部和介质层,所述介质层覆盖部分所述鳍部的侧壁,且介质层表面低于鳍部顶部;位于介质层表面,以及鳍部的顶部和侧壁表面的栅极结构;位于所述栅极结构两侧的鳍部内的源区和漏区。
然而,随着半导体器件的密度提高,尺寸缩小,鳍式场效应晶体管的制造工艺难度提高,而所形成的鳍式场效应晶体管的性能变差,可靠性下降。
发明内容
本发明解决的问题是提供一种鳍式晶体管及其形成方法,所形成的鳍式晶体管的自热效应得到解决,而且改善了隔离层的厚度均匀性,由此漏电流得到控制,驱动电流提高,功耗减小,稳定性改善。
为解决上述问题,本发明提供一种鳍式晶体管的形成方法,包括:提供衬底,所述衬底上具有初始第一鳍部,以及覆盖所述初始第一鳍部侧壁的初始隔离层;以所述初始隔离层为掩膜,刻蚀所述初始第一鳍部,在所述初始隔离层内形成第一凹槽;在所述第一凹槽内形成第一鳍部,且所述第一鳍部的材料的导热系数大于所述衬底的材料的导热系数;回刻蚀所述初始隔离层,形成覆盖所述第一鳍部部分侧壁的隔离层。
可选的,所述第一鳍部的形成步骤包括:在所述第一凹槽内形成填充材料膜。
可选的,所述填充材料膜的形成工艺包括外延生长工艺和沉积工艺中的一种或两种组合。
可选的,所述填充材料膜的材料包括氮化铝、碳化硅或石墨烯。
可选的,所述衬底上还具有鳍部结构,所述鳍部结构包括至少一个第二鳍部,且所述初始第一鳍部位于所述鳍部结构的一侧或者两侧;所述初始隔离层还覆盖所述第二鳍部的侧壁;在形成第一凹槽之前,还包括:在所述初始隔离层和所述第二鳍部上形成保护层,所述保护层内具有初始凹槽,且所述初始第一鳍部位于所述初始凹槽的底部;以所述初始隔离层和所述保护层为掩膜,刻蚀所述初始第一鳍部,在所述初始隔离层内形成第一凹槽。
可选的,所述鳍部结构包括若干第二鳍部,且所述初始第一鳍部位于所述鳍部结构至少一侧;所述初始第一鳍部的侧壁到相邻第二鳍部侧壁的距离为第一距离,相邻第二鳍部侧壁之间的距离为第二距离,所述第一距离等于第二距离。
可选的,还包括:在形成第一凹槽之后,去除所述保护层。
可选的,所述保护层的材料包括高分子聚合材料。
可选的,所述高分子聚合材料包括光刻胶。
可选的,所述初始第一鳍部的顶部以及所述第二鳍部的顶部还分别具有掩膜结构;所述初始隔离层的形成步骤包括:在所述衬底上形成隔离膜,所述隔离膜覆盖所述初始第一鳍部的侧壁、所述第二鳍部的侧壁、以及所述掩膜结构的侧壁和顶部表面;平坦化所述隔离膜,直至暴露出所述掩膜结构的顶部表面。
可选的,在形成所述第一凹槽之前还在初始隔离层内形成第二凹槽,所述第二凹槽暴露出所述初始第一鳍部;所述第二凹槽的形成步骤包括:以所述初始隔离层和所述保护层为掩膜,刻蚀初始第一鳍部顶部的所述掩膜结构,直至暴露出所述初始第一鳍部顶部,形成所述第二凹槽。
可选的,所述掩膜结构的材料包括氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
可选的,在所述初始第一鳍部的侧壁表面和第二鳍部的侧壁表面还形成衬垫氧化层。
可选的,所述第一凹槽的底部表面高于或者齐平于所述衬底表面。
可选的,刻蚀所述初始第一鳍部之后,还刻蚀所述衬底,所述第一凹槽贯穿所述初始隔离层,且所述第一凹槽的底部表面低于所述衬底表面。
可选的,还包括:形成隔离层之后,回刻蚀所述第一鳍部,使所述第一鳍部的顶部表面与所述隔离层的顶部表面齐平。
本发明还提供一种鳍式晶体管,包括:衬底;位于所述衬底上的隔离层,且所述隔离层内具有第一凹槽;位于所述第一凹槽内的第一鳍部,且所述第一鳍部的材料的导热系数大于所述衬底的材料的导热系数。
可选的,所述第一鳍部的底部表面低于所述衬底表面。
可选的,所述衬底上还具有鳍部结构,所述鳍部结构包括至少一个第二鳍部,且所述第一鳍部位于所述鳍部结构的一侧或者两侧。
可选的,所述鳍部结构包括若干第二鳍部,且所述第一鳍部位于所述鳍部结构至少一侧;所述第一鳍部的侧壁到相邻第二鳍部侧壁的距离为第一距离,相邻第二鳍部侧壁之间的距离为第二距离,所述第一距离等于第二距离。
与现有技术相比,本发明的技术方案具有以下优点:
本发明技术方案提供的鳍式晶体管的形成方法中,以初始隔离层为掩膜,刻蚀初始第一鳍部,在所述初始隔离层内形成第一凹槽;通过在所述第一凹槽内形成第一鳍部,所述第一鳍部的材料的导热系数大于所述衬底的导热系数,由此在鳍式晶体管加电工作时,所述第一鳍部有效改善所述隔离层与衬底之间的热传递,改善晶体管的自热效应,提高半导体器件的电学性能。
进一步,刻蚀初始第一鳍部之后,还刻蚀衬底,第一凹槽贯穿初始隔离层,且所述第一凹槽的底部表面低于所述衬底表面。通过调整所述衬底的刻蚀深度,从而调整在所述第一凹槽内形成的第一鳍部与所述衬底之间的接触面积,有效提高所述隔离层与衬底之间的热传递,从而提高半导体器件的电学性能。
进一步,所述鳍部结构包括若干第二鳍部,且所述初始第一鳍部位于所述鳍部结构至少一侧;所述初始第一鳍部的侧壁到相邻第二鳍部侧壁的距离为第一距离,相邻第二鳍部侧壁之间的距离为第二距离,所述第一距离等于第二距离。在回刻蚀所述初始隔离层的过程中,所述第一距离等于第二距离,降低刻蚀带来的微负载效应,提高隔离层的厚度均匀性,降低由于隔离层厚度差异导致的器件击穿的风险。
附图说明
图1至图3是一鳍式晶体管的形成过程的剖面结构示意图;
图4至图11是本发明实施例的鳍式晶体管的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述,随着半导体器件的密度提高,尺寸缩小,所形成的鳍式场效应晶体管的性能变差,可靠性下降。
随着半导体器件的集成度提高,自热效应严重影响了晶体管的可靠性和使用寿命。以下将结合附图进行说明。
图1至图3是一种半导体结构的形成过程的剖面结构示意图。
请参考图1,提供衬底100,所述衬底100上具有半导体膜101,所述半导体膜101上具有图形化层102,所述图形化层102定义出第一鳍部的形状和位置。
请参考图2,以所述图形化层102为掩膜,刻蚀所述半导体膜101(如图1所示),直至暴露出所述衬底100的表面,形成第一鳍部110。
请参考图3,去除所述图形化层102(如图2所示),在所述衬底100上形成覆盖所述第一鳍部110的部分侧壁的隔离层103。
所述隔离层103的形成步骤包括:在所述衬底100上形成隔离膜,所述隔离膜覆盖所述第一鳍部110的侧壁和顶部表面;平坦化所述隔离膜,直至暴露出所述第一鳍部110;回刻蚀所述隔离膜。
随着半导体器件的集成度提高,特别是在高电压、大电流条件下,隔离层103阻碍了热量的传播,使得自热效应(SHE,Self-heating Effects)进一步加剧,严重影响了晶体管的可靠性和使用寿命;而且所述第一鳍部110的横截面积受到材料和设计版图的限制,使得源区和漏区内产生的热量不能及时有效地向衬底100传递,给电学可靠性带来严重影响。
为了解决上述技术问题,本发明提供了一种鳍式晶体管的形成方法,包括:以初始隔离层为掩膜,刻蚀初始第一鳍部,在所述初始隔离层内形成第一凹槽;在所述第一凹槽内形成第一鳍部,且所述第一鳍部的材料的导入系数大于所述衬底的导热系数。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图4至图11是本发明实施例的鳍式晶体管的形成过程的剖面结构示意图。
请参考图4,提供衬底200,所述衬底200上具有初始第一鳍部210,以及覆盖所述初始第一鳍部210侧壁的初始隔离层201。
所述衬底200上还具有鳍部结构,所述鳍部结构包括至少一个第二鳍部220,且所述初始第一鳍部210位于所述鳍部结构的一侧或者两侧。
在本实施中,所述鳍部结构包括若干第二鳍部220,且所述初始第一鳍部210位于所述鳍部结构至少一侧;所述初始第一鳍部210的侧壁到相邻第二鳍部220侧壁的距离为第一距离,相邻第二鳍部220侧壁之间的距离为第二距离,所述第一距离等于第二距离。
所述衬底200可以是单晶硅,多晶硅或非晶硅;所述衬底200也可以是硅、锗、锗化硅、砷化镓等半导体材料;所述衬底200可以是体材料,也可以是复合结构,如绝缘体上硅;所述衬底200还可以是其它半导体材料,这里不再一一举例。本实施例中,所述衬底200的材料为硅。
所述初始第一鳍部210以及第二鳍部220通过图形化衬底200而形成。或者,在衬底200上形成鳍部材料层,通过图形化鳍部材料层而形成鳍部所述初始第一鳍部210以及第二鳍部220。
在一实施例中,受刻蚀工艺的影响,所述初始第一鳍部210的底部宽度大于所述初始第一鳍部210的顶部宽度。所述初始第一鳍部210的底部宽度和顶部宽度均指的是在平行于衬底200表面且垂直于所述初始第一鳍部210延伸方向上的尺寸。
在本实施例中,所述初始第一鳍部210和第二鳍部220的顶部宽度等于所述初始第一鳍部210和第二鳍部220的底部宽度
在本实施例中,所述初始第一鳍部210和所述第二鳍部220上还具有掩膜结构230。
所述掩膜结构230用于在后续形成初始隔离层时,用作平坦化的终止判断,同时保护所述初始第一鳍部210和第二鳍部220的顶部不受损伤。
所述掩膜结构230的材料包括氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
在本实施例中,所述掩膜结构230为单层结构。
在另一实施例中,所述掩膜结构230为叠层结构,所述掩膜结构230包括位于初始第一鳍部210和第二鳍部220的顶部表面的第一掩膜层(未图示)和位于第一掩膜层顶部表面的第二掩膜层(未图示)。所述第一掩膜层的材料包括氧化硅,所述第二掩膜层的材料包括氮化硅。所述第一掩膜层能够减小第二掩膜层对初始第一鳍部210和第二鳍部220的顶部表面的应力。
在一个实施例中,形成所述初始第一鳍部210、第二鳍部220和掩膜结构230的方法包括:在所述衬底200上形成鳍部材料层;在所述鳍部材料层表面形成掩膜材料层;图形化所述掩膜材料层和鳍部材料层,形成初始第一鳍部210、第二鳍部220和掩膜结构230。所述初始第一鳍部210和第二鳍部220对应所述鳍部材料层,所述掩膜结构230对应所述掩膜材料层。
所述初始隔离层201的形成步骤包括:在所述衬底200上形成隔离膜,所述隔离膜覆盖所述初始第一鳍部210和所述第二鳍部220的侧壁、所述掩膜结构230的侧壁和顶部表面;平坦化所述隔离膜,直至暴露出所述掩膜结构230的顶部表面。
在所述初始第一鳍部210和第二鳍部220的侧壁与所述初始隔离层201之间还形成衬垫氧化层202。
在本实施例中,所述衬垫氧化层202还位于衬底200与初始隔离层201之间。
所述衬垫氧化层202用于提高所述初始第一鳍部210和第二鳍部220与所述初始隔离层201之间的界面结合强度。
所述衬垫氧化层202的形成工艺包括沉积工艺或氧化工艺。
在本实施例中,在形成第一凹槽之前,还包括:在所述初始隔离层上和所述第二鳍部上形成保护层,所述保护层内具有初始凹槽,且所述初始第一鳍部位于所述初始凹槽的底部;以所述初始隔离层和所述保护层为掩膜,刻蚀所述初始第一鳍部,在所述初始隔离层内形成第一凹槽。
在本实施例中,在形成所述第一凹槽之前还在初始隔离层内形成第二凹槽,所述第二凹槽暴露出所述初始第一鳍部;所述第二凹槽的形成步骤包括:以所述初始隔离层和所述保护层为掩膜,刻蚀初始第一鳍部顶部的所述掩膜结构,直至暴露出所述初始第一鳍部顶部,形成所述第二凹槽。
下面结合参考图5至图7具体介绍形成所述保护层、第二凹槽和第一凹槽的步骤。
请参考图5,在所述初始隔离层201和所述第二鳍部上220上形成保护层203,所述保护层203内具有初始凹槽240,且所述初始第一鳍部210位于所述初始凹槽的底部。
所述保护层203用于后续刻蚀初始第一鳍部210时,保护所述第二鳍部220。
所述保护层203的材料包括高分子聚合材料。
所述高分子聚合材料包括光刻胶。
所述光刻胶的材料包括正性光刻胶和负性光刻胶。
所述光刻胶的材料包括I线光刻胶、G线光刻胶或H线光刻胶。
在本实施例中,所述保护层203的材料为光刻胶;所述保护层203和所述初始凹槽240的形成步骤包括:在所述初始隔离层201和隔离结构230上形成光刻胶膜,通过曝光和显影工艺定义出初始凹槽240的形状和位置,形成位于所述初始隔离层201和所述第二鳍部220上的保护层203。
在另一实施例中,为改善所述光刻胶膜的缩胶现象,在形成所述光刻胶膜之后,对所述光刻胶膜进行软烘烤;软烘烤之后,对所述光刻胶膜进行固胶处理,确保保护层203的关键尺寸(Critical dimension,简称CD)满足设计规格。
请参考图6,在初始隔离层201内形成第二凹槽241,所述第二凹槽241暴露出所述初始第一鳍部210。
所述第二凹槽241的形成步骤包括:以所述初始隔离层201和所述保护层203为掩膜,刻蚀位于初始第一鳍部210顶部的掩膜结构230,直至暴露出所述初始第一鳍部210的顶部,形成第二凹槽241。
在本实施例中,所述第二凹槽241位于所述初始凹槽240的底部。
形成所述第二凹槽241的工艺为刻蚀工艺。
在一实施例中,采用各向异性的干法刻蚀工艺,基于F的蚀刻气氛刻蚀所述掩膜结构230;所述蚀刻气体包括C4F8、C4F6、C5F8和C3H8中的一种或多种组合,刻蚀功率为300W~400W,刻蚀压强为10mtorr~30mtorr。
需要说明的是,在采用干刻刻蚀工艺形成所述第二凹槽241的过程中,刻蚀气体会对所述保护层203具有一定的冲击力,在所述冲击力的作用下,所述保护层203表面会形成硬壳(hard crust,未图示),所述硬壳的结构致密,在后续去除所述保护层203时,会影响保护层203的去除效果。
请参考图7,以所述初始隔离层201和所述保护层203为掩膜,刻蚀所述初始第一鳍部210,在所述初始隔离层201内形成第一凹槽242。
在本实施例中,所述第一凹槽位于所述第二凹槽241的底部(如图6所示),且所述第一凹槽242的侧壁暴露出部分衬垫氧化层202。
通过以所述初始隔离层201为掩膜,降低刻蚀过程中造成的第一凹槽242的侧壁损伤,提高后续形成的第一鳍部的侧壁形貌,同时降低刻蚀对第一鳍部的侧壁损伤,从而提高鳍式晶体管的沟道区质量,减少漏电流,提高半导体器件的电学性能和可靠性。
采用刻蚀工艺形成所述第一凹槽242,所述第一凹槽242的底部表面高于或者齐平于所述衬底表面。
在一实施例中,刻蚀所述初始第一鳍部210之后,还刻蚀所述衬底200,所述第一凹槽242贯穿所述初始隔离层201,且所述第一凹槽242的底部表面低于所述衬底表面200。通过调整所述衬底的刻蚀深度,从而调整在所述第一凹槽内形成的第一鳍部与所述衬底之间的接触面积,有效提高热传导,从而提高半导体器件的电学性能。
所述第一凹槽242的底部表面与所述衬底200表面之间的垂直距离为-200埃~300埃。所述垂直距离过大时,后续在第一凹槽242形成的第一鳍部高度不足,无法匹配设计的散热需求和改善自热效应;所述垂直距离过小时,造成工艺浪费。
在本实施例中,所述第一凹槽242的底部为所述初始第一鳍部210,所述第一凹槽242的底部表面高于所述衬底表面。
在另一实施例中,以所述初始隔离层201为掩膜,刻蚀初始第一鳍部210和所述鳍部结构,在所述初始隔离层201内形成第一凹槽242。
需要说明的是,在采用干刻刻蚀工艺形成所述第一凹槽242的过程中,刻蚀气体会对所述保护层203具有一定的冲击力,在所述冲击力的作用下,所述保护层203表面会形成硬壳(hard crust,未图示),所述硬壳的结构致密,在后续去除所述保护层203时,会影响保护层203的去除效果。
在本实施例中,在形成第一凹槽之后,去除所述保护层。
请参考图8,在形成第一凹槽242之后,去除所述保护层203(如图7所示)。
所述保护层203的去除工艺包括灰化工艺和湿法工艺中的一种或两种组合
在一实施例中,首先采用含氧离子的等离子体灰化所述保护层203,再采用湿法刻蚀工艺去除所述保护层203;所述湿法刻蚀工艺采用氢氟酸和硫酸的混合溶液去除灰化过程中产生的含碳的残留物,由此确保所述保护层203的去除效果,同时对第一凹槽242内的进行清洗,确保后续形成的第一鳍部不会受到杂质的污染,保证晶体管的散热效果和电学特性。
在另一实施例中,在灰化工艺中的工艺气体还包括氮气和氢气的一种或两种组合气体。所述组合气体用于去除所述保护层203表面的硬壳。
在一实施例中,对所述保护层203先进行第一步灰化,在第一步灰化完成之后,再进行第二步灰化。所述第一步灰化的等离子体灰化速率大于第二步灰化中的等离子体的灰化速率,用于更快速的去除所述保护层203,同时第二步灰化的反应生成物较少,确保所述第一凹槽242的洁净度。
在一实施例中,在采用湿法工艺之前,对所述保护层203进行紫外光照射;所述紫外光的波长范围为254纳米~300纳米,光能密度范围为25mW/cm2~28mW/cm2。利用紫外光对位于保护层203表面的硬壳进行改性,使得改性后的硬壳能快速被湿法工艺去除,由此避免灰化工艺中对掩膜结构230以及初始隔离层201的产生损伤,降低第一凹槽242的电荷污染和缺陷。
在另一实施例中,在后续形成第一鳍部之后,再去除所述保护层203,避免鳍部结构受到污染,影响晶体管的电学特性。
请参考图9,在所述第一凹槽242(如图8所示)内形成第一鳍部211,且所述第一鳍部211的材料的导热系数大于所述衬底200的材料的导热系数。
所述填充材料膜的材料的导热系数大于所述衬底200的材料的导热系数,由此在鳍式晶体管加电工作时,所述第一鳍部211通过与衬底200以及后续形成的隔离层相接触,从而有效改善所述衬底200与后续形成的隔离层之间的热传递,改善晶体管的自热效应,提高半导体器件的电学性能。
在本实施例中,所述第一鳍部211的形成步骤包括:在所述第一凹槽242内形成填充材料膜(未图示)。
所述填充材料膜的形成工艺包括外延生长工艺和沉积工艺中的一种或两种组合。
在一实施例中,所述第一鳍部211的形成步骤还包括:对所述填充材料膜进行化学机械研磨(CMP),暴露出所述初始隔离层201的顶部表面。
所述填充材料膜的材料包括氮化铝、碳化硅或石墨烯。
本实施例中,所述初始第一鳍部210通过图形化材料为硅的衬底200而形成,因此,所述初始第一鳍部210和所述衬底200的导热系数为150W/mK,所述第一鳍部211的材料为碳化硅(导热系数:490W/mK)或者石墨烯(导热系数:5300W/mK)时,所述第一鳍部211的材料的导入系数大于所述衬底200和初始第一鳍部210的材料的导热系数,由此降低晶体管加电时产生的热能积聚,改善自热效应。
在一实施例中,采用外延生长工艺形成材料为碳化硅的填充材料膜。所述外延生长工艺的工艺参数包括:工艺气体包括SiH4、C3H8、N2和H2
在一实施例中,采用物理气相传输(PVT)工艺形成材料为氮化铝的填充材料膜,所述物理气象传输工艺采用物理蒸发冷凝的方式将高纯氮化铝原料物理蒸发。
在另一实施例中,采用原子层沉积工艺形成材料为氮化铝的填充材料膜,所述原子层沉积工艺的工艺参数包括:工艺气体包括含Al的气源、NH3和N2,沉积温度为300℃~800℃,压强为0.55torr~50torr。
在一实施例中,形成材料为石墨烯的填充材料膜,所述填充材料膜的形成工艺参数包括:工艺气体包括H2、含碳气源和Ar,所述含碳气源包括甲烷、乙炔、乙烯、甲醇、乙醇、聚甲基丙烯酸甲酯、聚苯乙烯或聚二甲基硅氧烷。
在另一实施例中,所述材料为石墨烯的填充材料膜采用直接转移法或PMMA(聚甲基丙烯酸甲酯)转移法形成。
请参考图10,回刻蚀所述初始隔离层201(如图9所示),形成覆盖所述第一鳍部211部分侧壁的隔离层204。
回刻蚀所述初始隔离层201的工艺为湿法刻蚀工艺和干法刻蚀工艺的一种或两种组合。
在本实施例中,所述鳍部结构包括若干第二鳍部220,且所述初始第一鳍部210位于所述鳍部结构至少一侧;所述初始第一鳍部210的侧壁到相邻第二鳍部220侧壁的距离为第一距离,相邻第二鳍部220侧壁之间的距离为第二距离,所述第一距离等于第二距离。在采用干法刻蚀回刻蚀所述初始隔离层201的过程中,位于所述第二鳍部220两侧的等离子体密度相同,降低刻蚀带来的微负载效应,使得所述第二鳍部220两侧的初始隔离层201的刻蚀速率相同,从而提高隔离层204的厚度均匀性,降低由于隔离层201厚度差异导致的器件击穿的风险。
在本实施例中,所述隔离层204还覆盖所述第二鳍部220的部分侧壁。
在本实施列中,回刻蚀所述初始隔离层201的同时,还回刻蚀所述衬垫氧化层202,使得隔离层204的顶部表面与所述衬垫氧化层202的表面平齐。
在本实施例中,采用干法刻蚀工艺对所述初始隔离层201进行回刻蚀。所述干法刻蚀工艺的工艺参数包括:采用的工艺气体包括He、NH3和NF3,所述He的气体流量为600sccm~~2000sccm,所述NH3的气体流量为200sccm~~500sccm,所述NF3的气体流量为20sccm~~200sccm,工艺压强为2torr~10torr,工艺时间为35秒~500秒。
在一实施例中,采用稀释的氢氟酸(DHF)对所述初始隔离层201进行刻蚀。
在另一实施例中,采用Siconi工艺刻蚀初始隔离层201。所述Siconi工艺的工艺气体包括NF3和NH3,且所述Siconi工艺包括远程等离子体刻蚀和原位退火两个步骤:首先将NF3和NH3转变成氟化氨(NH4F)和二氟化氨(NH4F2)的等离子体,所述等离子体与所述初始隔离层201反应,形成六氟硅氨((NH4)SiF6);其次,采用原位退火使得六氟硅氨分解为气态的四氟化硅(SiF4)、氨气(NH3)和氟化氢(HF)并被抽离。
在本实施例中,还包括:回刻蚀所述初始隔离层之后,回刻蚀所述第一鳍部,使所述第一鳍部的顶部表面与所述隔离层的顶部表面平齐。
请参考图11,形成隔离层204之后,回刻蚀所述第一鳍部211,使所述第一鳍部211的顶部表面与所述隔离层204的顶部表面齐平。
回刻蚀所述第一鳍部211的工艺为湿法刻蚀工艺和干法刻蚀工艺中一种或两种组合。
在一实施例中,回刻蚀所述第一鳍部211的工艺为各向异性的干法刻蚀工艺。所述干法刻蚀的反应气体包括N2、CHF3、CF4和SO2,所述N2的气体流量范围为50cssm~300sccm,所述CHF3的气体流量范围为20sccm~500sccm,所述CF4的气体流量范围为10sccm~300sccm,所述SO2的气体流量范围为10sccm~200sccm。
相应的,本实施例还提供一种采用上述方法形成的鳍式晶体管,请参考图10,包括:衬底200;位于所述衬底200上的隔离层204,且所述隔离层204内具有第一凹槽(未图示);位于所述第一凹槽内的第一鳍部211,且所述第一鳍部211的材料的导热系数大于所述衬底200的材料的导热系数。
在一实施例中,所述第一凹槽的底部表面低于所述衬底表面;所述第一鳍部211的底部表面低于所述衬底200表面。
所述第一鳍部211的材料、尺寸和结构均参考前述实施例。
所述第一凹槽的形成、尺寸和结构参考前述实施例。
所述衬底200上还具有鳍部结构,所述鳍部结构包括至少一个第二鳍部220,且所述第一鳍部211位于所述鳍部结构的一侧或者两侧。
在本实施例中,所述鳍部结构包括若干第二鳍部220,且所述第一鳍部211位于所述鳍部结构至少一侧;所述第一鳍部211的侧壁到相邻第二鳍部220侧壁的距离为第一距离,相邻第二鳍部220侧壁之间的距离为第二距离,所述第一距离等于第二距离。
所述第二鳍部220的材料、尺寸和结构均参考前述实施例。
位于第一鳍部211的部分侧壁表面与隔离层204之间的衬垫氧化层202。在本实施例中,所述衬垫氧化层202还位于所述第二鳍部220的部分侧壁表面与隔离层204之间;所述衬垫氧化层202还位于所述隔离层204与所述衬底200之间。
位于所述第一鳍部211和第二鳍部220顶部表面的掩膜结构230。
所述掩膜结构230和衬垫氧化层202的材料、尺寸和结构均参考前述实施例。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种鳍式晶体管的形成方法,其特征在于,包括:
提供衬底,所述衬底上具有初始第一鳍部,以及覆盖所述初始第一鳍部侧壁的初始隔离层;
以所述初始隔离层为掩膜,刻蚀所述初始第一鳍部,在所述初始隔离层内形成第一凹槽;
在所述第一凹槽内形成第一鳍部,且所述第一鳍部的材料的导热系数大于所述衬底的材料的导热系数;
回刻蚀所述初始隔离层,形成覆盖所述第一鳍部部分侧壁的隔离层;
形成隔离层之后,回刻蚀所述第一鳍部,使所述第一鳍部的顶部表面与所述隔离层的顶部表面齐平。
2.如权利要求1所述的鳍式晶体管的形成方法,其特征在于,所述第一鳍部的形成步骤包括:在所述第一凹槽内形成填充材料膜。
3.如权利要求2所述的鳍式晶体管的形成方法,其特征在于,所述填充材料膜的形成工艺包括外延生长工艺和沉积工艺中的一种或两种组合。
4.如权利要求2所述的鳍式晶体管的形成方法,其特征在于,所述填充材料膜的材料包括氮化铝、碳化硅或石墨烯。
5.如权利要求1所述的鳍式晶体管的形成方法,其特征在于,所述衬底上还具有鳍部结构,所述鳍部结构包括至少一个第二鳍部,且所述初始第一鳍部位于所述鳍部结构的一侧或者两侧;所述初始隔离层还覆盖所述第二鳍部的侧壁;在形成第一凹槽之前,还包括:在所述初始隔离层和所述第二鳍部上形成保护层,所述保护层内具有初始凹槽,且所述初始第一鳍部位于所述初始凹槽的底部;以所述初始隔离层和所述保护层为掩膜,刻蚀所述初始第一鳍部,在所述初始隔离层内形成第一凹槽。
6.如权利要求5所述的鳍式晶体管的形成方法,其特征在于,所述鳍部结构包括若干第二鳍部,且所述初始第一鳍部位于所述鳍部结构至少一侧;所述初始第一鳍部的侧壁到相邻第二鳍部侧壁的距离为第一距离,相邻第二鳍部侧壁之间的距离为第二距离,所述第一距离等于第二距离。
7.如权利要求5所述的鳍式晶体管的形成方法,其特征在于,还包括:在形成第一凹槽之后,去除所述保护层。
8.如权利要求5所述的鳍式晶体管的形成方法,其特征在于,所述保护层的材料包括高分子聚合材料。
9.如权利要求8所述的鳍式晶体管的形成方法,其特征在于,所述高分子聚合材料包括光刻胶。
10.如权利要求5所述的鳍式晶体管的形成方法,其特征在于,所述初始第一鳍部的顶部以及所述第二鳍部的顶部还分别具有掩膜结构;所述初始隔离层的形成步骤包括:在所述衬底上形成隔离膜,所述隔离膜覆盖所述初始第一鳍部的侧壁、所述第二鳍部的侧壁、以及所述掩膜结构的侧壁和顶部表面;平坦化所述隔离膜,直至暴露出所述掩膜结构的顶部表面。
11.如权利要求10所述的鳍式晶体管的形成方法,其特征在于,在形成所述第一凹槽之前还在初始隔离层内形成第二凹槽,所述第二凹槽暴露出所述初始第一鳍部;所述第二凹槽的形成步骤包括:以所述初始隔离层和所述保护层为掩膜,刻蚀初始第一鳍部顶部的掩膜结构,直至暴露出所述初始第一鳍部顶部,形成所述第二凹槽。
12.如权利要求10所述的鳍式晶体管的形成方法,其特征在于,所述掩膜结构的材料包括氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
13.如权利要求5所述的鳍式晶体管的形成方法,其特征在于,在所述初始第一鳍部的侧壁表面和第二鳍部的侧壁表面还形成衬垫氧化层。
14.如权利要求1所述的鳍式晶体管的形成方法,其特征在于,所述第一凹槽的底部表面高于或者齐平于所述衬底表面。
15.如权利要求1所述的鳍式晶体管的形成方法,其特征在于,刻蚀所述初始第一鳍部之后,还刻蚀所述衬底,所述第一凹槽贯穿所述初始隔离层,且所述第一凹槽的底部表面低于所述衬底表面。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427888B (zh) * 2017-08-31 2021-10-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111129142B (zh) * 2018-11-01 2023-06-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111508897A (zh) * 2019-01-31 2020-08-07 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111627858B (zh) * 2019-02-27 2023-10-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110752152B (zh) * 2019-10-17 2021-10-15 上海华力集成电路制造有限公司 鳍式晶体管的多晶硅栅截断的工艺方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014063929A (ja) * 2012-09-21 2014-04-10 Toshiba Corp 半導体装置およびその製造方法
CN104425275A (zh) * 2013-09-04 2015-03-18 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN106409789A (zh) * 2015-07-29 2017-02-15 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7544994B2 (en) * 2006-11-06 2009-06-09 International Business Machines Corporation Semiconductor structure with multiple fins having different channel region heights and method of forming the semiconductor structure
KR101894221B1 (ko) * 2012-03-21 2018-10-04 삼성전자주식회사 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치
US20170271499A1 (en) * 2016-03-17 2017-09-21 Qualcomm Incorporated Thermal-aware finfet design

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014063929A (ja) * 2012-09-21 2014-04-10 Toshiba Corp 半導体装置およびその製造方法
CN104425275A (zh) * 2013-09-04 2015-03-18 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN106409789A (zh) * 2015-07-29 2017-02-15 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法

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