KR101727386B1 - 핀 구조물을 포함하는 반도체 디바이스 및 이의 제조 방법 - Google Patents

핀 구조물을 포함하는 반도체 디바이스 및 이의 제조 방법 Download PDF

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KR101727386B1
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Abstract

반도체 디바이스는 Fin FET 트랜지스터를 포함한다. Fin FET 트랜지스터는 제 1 방향으로 연장된 핀 구조물, 게이트 스택, 및 소스 및 드레인을 포함한다. 게이트 스택은 게이트 전극층 및 게이트 유전체층을 포함하고, 핀 구조물의 일부분을 커버하며, 제 1 방향에 수직인 제 2 방향으로 연장된다. 소스 및 드레인 각각은 핀 구조물 위에 배치된 스트레서층을 포함한다. 스트레서층은 게이트 스택 아래의 핀 구조물의 채널층에 응력을 인가한다. 스트레서층은 게이트 스택 아래에 침투한다. 제 1 및 제 2 방향에 수직인 제 3 방향에 있는, 게이트 스택 아래의 스트레서층과 핀 구조물 사이의 수직 계면은 평평한 부분을 포함한다.

Description

핀 구조물을 포함하는 반도체 디바이스 및 이의 제조 방법{SEMICONDUCTOR DEVICE INCLUDING FIN STRUCTURES AND MANUFACTURING METHOD THEREOF}
본 출원은 2015년 2월 13일자에 출원된 미국 가특허 출원 제62/116,321호의 우선권을 주장하고, 이 출원의 전체 내용은 참조에 의해 본 명세서에 통합된다.
본 발명개시는 반도체 집적 회로에 관한 것으로, 보다 구체적으로, 핀 구조물을 갖는 반도체 디바이스 및 그 제조 공정에 관한 것이다.
반도체 산업이 높은 디바이스 밀도, 높은 성능, 및 비용 절감을 추구하여 나노미터 기술 공정 노드로 진행함에 따라, 제조 및 설계 문제 모두의 과제는 핀 전계 효과 트랜지스터(fin field effect transistor; Fin FET)와 같은 입체적인 설계의 개발을 야기하였다. Fin FET 디바이스는 통상적으로 높은 종횡비를 갖는 반도체 핀을 포함하고, 그 반도체 핀에 반도체 트랜지스터 디바이스의 채널 및 소스/드레인 영역이 형성된다. 더욱 빠르고, 더욱 신뢰성 있으며, 더욱 양호하게 제어되는 반도체 트랜지스터 디바이스를 생성하기 위해 채널 및 소스/드레인 영역의 증가된 표면 구역의 장점을 이용하여, 게이트가 핀 구조물의 측면들 위에 그리고 측면들을 따라 (예컨대, 래핑) 형성된다. 일부 디바이스들에서, 예를 들어, 실리콘 게르마늄(SiGe) 또는 실리콘 탄화물(SiC)를 이용하는 Fin FET의 소스/드레인(S/D) 부분의 변형된 물질이 캐리어 이동을 향상시키기 위해 이용될 수 있다.
본 발명의 목적은 핀 구조물을 갖는 반도체 디바이스 및 그 제조 공정을 제공하는 것이다.
본 발명개시의 일 양태에 따라, 반도체 디바이스는 제 1 Fin FET 트랜지스터를 포함한다. 제 1 Fin FET 트랜지스터는 제 1 방향으로 연장된 제 1 핀 구조물, 제 1 게이트 스택, 및 제 1 소스 및 제 1 드레인을 포함한다. 제 1 게이트 스택은 제 1 게이트 전극층 및 제 1 게이트 유전체층을 포함하고, 제 1 핀 구조물의 일부분을 커버하며, 제 1 방향에 수직인 제 2 방향으로 연장된다. 제 1 소스 및 제 1 드레인 각각은 제 1 핀 구조물 위에 배치된 제 1 스트레서층을 포함한다. 제 1 스트레서층은 제 1 게이트 스택 아래의 제 1 핀 구조물의 채널층에 응력을 인가한다. 제 1 스트레서층은 제 1 게이트 스택 아래에 침투한다. 제 1 및 제 2 방향에 수직인 제 3 방향에 있는, 제 1 게이트 스택 아래의 제 1 스트레서층과 제 1 핀 구조물 사이의 수직 계면은 제 1 평평한 부분을 포함한다.
본 발명개시의 다른 양태에 따라, 반도체 디바이스를 제조하기 위한 방법은 핀 구조물 위에 게이트 전극층 및 게이트 유전체층을 포함하는 게이트 스택을 형성하는 단계를 포함한다. 핀 구조물의 하부가 분리 절연층에 의해 커버된다. 리세스된 부분이 게이트 스택 아래의 핀 구조물의 일부분 및 게이트 스택에 의해 커버되지 않은 핀 구조물의 일부분을 제거함으로써 형성된다. 리세스된 부분이 형성된 이후에, 리세스된 부분의 하부는 분리 절연층의 상부 표면 아래에 위치되고, 리세스된 부분은 게이트 스택 아래에 침투한다. 스트레서층이 리세스된 부분에 형성된다. 핀 구조물은 제 1 방향으로 연장되고, 게이트 스택은 제 1 방향에 수직인 제 2 방향으로 연장된다. 리세스된 부분의 형성 시에, 제 1 및 제 2 방향에 수직인 제 3 방향에 있는, 게이트 스택 아래의 핀 구조물 상의 리세스된 부분의 수직 끝 면은 평평한 부분을 포함한다.
본 발명개시의 다른 양태에 따라, 반도체 디바이스를 제조하기 위한 방법은 제 1 핀 구조물 위에 제 1 게이트 전극층 및 제 1 게이트 유전체층을 포함하는 제 1 게이트 스택을 형성하는 단계를 포함하고, 제 1 핀 구조물의 하부가 분리 절연층에 의해 커버된다. 제 2 게이트 전극층 및 제 2 게이트 유전체층을 포함하는 제 2 게이트 스택이 제 2 핀 구조물 위에 형성된다. 제 2 핀 구조물의 하부가 분리 절연층에 의해 커버된다. 제 2 게이트 스택 및 제 2 핀 구조물은 제 1 커버층을 형성함으로써 커버된다. 제 1 리세스된 부분이 제 1 게이트 스택 아래의 제 1 핀 구조물의 일부분 및 제 1 게이트 스택에 의해 커버되지 않은 제 1 핀 구조물의 일부분을 제거함으로써 형성된다. 제 1 리세스된 부분의 하부는 분리 절연층의 상부 표면 아래에 위치되고, 제 1 리세스된 부분은 제 1 게이트 스택 아래에 침투한다. 제 1 스트레서층이 리세스된 부분에 형성된다. 그런 다음, 제 1 스트레서층을 갖는 제 1 핀 구조물 및 제 1 게이트 스택은 제 2 커버층을 형성함으로써 커버되고, 제 2 게이트 스택 및 제 2 핀 구조물은 제 1 커버층을 제거함으로써 노출된다. 제 2 리세스된 부분이 제 2 게이트 스택 아래의 제 2 핀 구조물의 일부분 및 제 2 게이트 스택에 의해 커버되지 않은 제 2 핀 구조물의 일부분을 제거함으로써 형성된다. 제 2 리세스된 부분의 하부는 분리 절연층의 상부 표면 아래에 위치되고, 제 2 리세스된 부분은 제 2 게이트 스택 아래에 침투한다. 제 2 스트레서층이 제 2 리세스된 부분에 형성된다. 제 1 핀 구조물은 제 1 방향으로 연장되고, 제 1 및 제 2 게이트 스택은 제 1 방향에 수직인 제 2 방향으로 연장된다. 제 1 리세스된 부분의 형성 시에, 제 1 및 제 2 방향에 수직인 제 3 방향에 있는, 제 1 게이트 스택 아래의 제 1 핀 구조물 상의 제 1 리세스된 부분의 수직 끝 부분은 제 1 평평한 부분을 포함한다. 제 2 리세스된 부분의 형성 시에, 제 3 방향에 있는, 제 2 게이트 스택 아래의 제 2 핀 구조물 상의 제 2 리세스된 부분의 수직 끝 부분은 제 2 평평한 부분을 포함한다.
본 발명에 따르면, 핀 구조물을 갖는 반도체 디바이스 및 그 제조 공정을 제공하는 것이 가능하다.
본 발명개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았고, 단지 예시를 목적으로 이용됨을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 핀 구조물(Fin FET)을 갖는 반도체 FET 디바이스를 제조하기 위한 예시적인 공정 흐름도이다.
도 2 내지 도 17c는 본 발명개시의 일 실시예에 따라 Fin FET 디바이스를 제조하기 위한 예시적인 공정들을 도시한다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하는 다수의 상이한 실시예들 또는 예들을 제공한다는 것을 이해할 것이다. 컴포넌트 및 배치의 특정한 실시예들 또는 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 요소들의 치수는 개시된 범위 또는 값으로 제한되는 것이 아니라, 디바이스의 원하는 특성 및/또는 공정 조건에 따라 좌우될 수 있다. 더욱이, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 다양한 피처들은 단순함과 명료함을 위해 상이한 크기로 임의적으로 그려질 수 있다.
게다가, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다. 게다가, 용어 "만들어지는"은 "포함하는" 또는 "구성되는" 중 어느 하나를 의미할 수 있다.
도 1은 핀 구조물(Fin FET)을 갖는 반도체 FET 디바이스를 제조하기 위한 예시적인 흐름도이다. 흐름도는 Fin FET 디바이스에 대한 전체 제조 공정의 관련 있는 부분만을 나타낸다. 부가적인 동작들이 도 1에 의해 도시된 공정들 이전에, 공정들 동안에, 그리고 공정들 이후에 제공될 수 있고, 아래에 기술된 동작들의 일부는 상기 방법의 추가적인 실시예들을 위해 교체되거나 제거될 수 있다는 것이 이해된다. 이러한 동작들/공정들의 순서는 변경될 수 있다. 게다가, 핀 구조물에 변형 물질(또는 스트레서(stressor))을 갖는 리세스된 S/D 구조물을 제조하기 위한 일반적인 동작이 미국 특허 제8,440,517호에 개시되어 있고, 이의 전체 내용은 참조에 의해 본 명세서에 통합된다.
S1001에서, 핀 구조물이 기판 위에 제조된다. S1002에서, 게이트 유전체층 및 게이트 전극을 포함하는 게이트 구조물이 핀 구조물의 일부분 위에 형성된다. S1003에서, 제 2 유형의 FET, 예를 들어, p형 FET를 위한 영역이 커버층에 의해 커버되어, 제 1 유형의 FET, 예를 들어, n형 FET를 위한 후속 공정들로부터 제 2 유형의 FET를 위한 영역을 보호한다. S1004에서, 게이트 구조물에 의해 커버되지 않은 핀 구조물은 리세스된다. S1005에서, 스트레서층이 핀 구조물의 리세스된 부분에 형성된다. 제 1 유형의 FET를 위한 스트레서 구조물을 형성한 이후에, S1006에서, 제 1 유형의 FET를 위한 영역은 커버층에 의해 커버되어, 제 2 유형의 FET를 위한 후속 공정들로부터 스트레서 구조물을 갖는 제 1 유형의 FET를 보호한다. S1007에서, 제 2 유형의 FET를 위한 게이트 구조물에 의해 커버되지 않은 핀 구조물은 리세스된다. S1008에서, 스트레서층이 제 2 유형의 FET를 위한 핀 구조물의 리세스된 부분에 형성된다. p형 FET를 먼저 처리하고 그런 다음 n형 FET를 처리하는 것이 가능하다.
도 2 내지 도 17c를 참조하면, Fin FET의 예시적인 제조 공정의 세부 사항이 기술된다.
도 2는 일 실시예에 따라 제조 공정의 다양한 단계들 중 하나에서 기판(10)을 갖는 Fin FET 디바이스(1)의 예시적인 횡단면도이다.
핀 구조물을 제조하기 위해서, 마스크층이, 예를 들어, 열산화 공정 및/또는 화학적 기상 증착(chemical vapor deposition; CVD) 공정에 의해, 기판(10) 위에 형성된다. 기판(10)은, 예를 들어, 불순물 농도가 대략 1.12 x 1015 cm-3 내지 대략 1.68 x 1015 cm-3의 범위에 있는 p형 실리콘 기판이다. 다른 실시예들에서, 기판(10)은 불순물 농도가 대략 0.905 x 1015 cm-3 내지 대략 2.34 x 1015 cm-3의 범위에 있는 n형 실리콘 기판이다. 일부 실시예들에서, 마스크층은, 예를 들어, 패드 산화물(예컨대, 실리콘 산화물) 층 및 실리콘 질화물 마스크층을 포함한다.
대안적으로, 기판(10)은 게르마늄과 같은 다른 원소 반도체; SiC 및 SiGe와 같은 IV-IV 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 III-V 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 기판(10)은 실리콘 온 인슐레이터(silicon-on insulator; SOI) 기판의 실리콘층이다. SOI 기판이 이용되는 경우, 핀 구조물은 SOI 기판의 실리콘층으로부터 돌출되거나, SOI 기판의 절연층으로부터 돌출될 수 있다. 후자의 경우, SOI 기판의 실리콘층이 핀 구조물을 형성하는데 이용된다. 비결정질 Si 또는 비결정질 SiC와 같은 비결정질 기판, 또는 실리콘 산화물과 같은 절연 물질이 또한 기판(10)으로서 이용될 수 있다. 기판(10)은 불순물로 적합하게 도핑된 다양한 영역들(예컨대, p형 전도성 또는 n형 전도성)을 포함할 수 있다.
패드 산화물층은 열산화 또는 CVD 공정을 이용함으로써 형성될 수 있다. 실리콘 질화물 마스크층은 스퍼터링 방법과 같은 물리적 기상 증착(physical vapor deposition; PVD), CVD, 플라즈마 강화 화학적 기상 증착(plasma-enhanced chemical vapor deposition; PECVD), 상압 화학 기상 증착(atmospheric pressure chemical vapor deposition; APCVD), 저압 CVD(low-pressure CVD; LPCVD), 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD), 원자층 증착(atomic layer deposition; ALD) 및/또는 다른 공정에 의해 형성될 수 있다.
일부 실시예들에서, 패드 산화물층의 두께는 대략 2 nm 내지 대략 15 nm의 범위에 있고, 실리콘 질화물 마스크층의 두께는 대략 2 nm 내지 대략 50 nm의 범위에 있다. 마스크 패턴이 또한 마스크층 위에 형성된다. 마스크 패턴은, 예를 들어, 리소그래피 동작에 의해 형성된 레지스트 패턴이다.
에칭 마스크로서 마스크 패턴을 이용함으로써, 패드 산화물층(101) 및 실리콘 질화물 마스크층(102)의 하드 마스크 패턴(100)이 형성된다. 일부 실시예들에서, 하드 마스크 패턴(100)의 폭은 대략 5 nm 내지 대략 40 nm의 범위에 있다. 특정 실시예들에서, 하드 마스크 패턴(100)의 폭은 대략 7 nm 내지 대략 12 nm의 범위에 있다.
도 2에 도시된 바와 같이, 에칭 마스크로서 하드 마스크 패턴(100)을 이용함으로써, 기판(10)은 건식 에칭 방법 및/또는 습식 에칭 방법을 이용하는 트렌치 에칭에 의해 핀 구조물(20)로 패턴화된다. 핀 구조물(20)의 높이(Z 방향)는 대략 100 nm 내지 대략 300 nm 범위에 있다. 특정 실시예들에서, 높이는 대략 50 nm 내지 대략 100 nm의 범위에 있다. 핀 구조물의 높이가 균일하지 않은 경우, 기판으로부터의 높이는 핀 구조물의 평균 높이에 대응하는 면으로부터 측정될 수 있다.
이 실시예에서, 벌크 실리콘 웨이퍼가 출발 재료로서 이용되어 기판(10)을 구성한다. 그러나, 일부 실시예들에서, 다른 유형의 기판이 기판(10)으로서 이용될 수 있다. 예를 들어, 실리콘 온 인슐레이터(SOI) 웨이퍼가 출발 재료로서 이용될 수 있고, SOI 웨이퍼의 절연층은 기판(10)을 구성하며, SOI 웨이퍼의 실리콘층은 핀 구조물(20)에 이용된다.
도 2에 도시된 바와 같이, 두 개의 핀 구조물들(20)이 제 1 디바이스 영역(1A)에 그리고 제 2 디바이스 영역(1B)에 각각 Y 방향으로 서로 인접하게 배치된다. 그러나, 핀 구조물들의 수는 두 개로 제한되지 않는다. 그 수는 하나, 셋, 넷 또는 다섯 또는 그 이상일 수 있다. 게다가, 하나 이상의 더미 핀 구조물들이 패턴화 공정에서 패턴 충실도를 개선하기 위해서 핀 구조물(20)의 양측에 인접하게 배치될 수 있다. 일부 실시예들에서, 핀 구조물(20)의 폭(W1)은 대략 5 nm 내지 대략 40 nm의 범위에 있고, 특정 실시예들에서, 대략 7 nm 내지 대략 15 nm의 범위에 있을 수 있다. 일부 실시예들에서, 핀 구조물(20)의 높이(H1)는 대략 100 nm 내지 대략 300 nm의 범위에 있고, 다른 실시예들에서, 대략 50 nm 내지 대략 100 nm의 범위에 있을 수 있다. 일부 실시예들에서, 핀 구조물들(20) 간의 공간(S1)은 대략 5 nm 내지 대략 80 nm의 범위에 있고, 다른 실시예들에서, 대략 7 nm 내지 대략 15 nm의 범위에 있을 수 있다. 그러나, 당업자는 본 설명 내내 나열되는 치수 및 값은 단지 예시적인 것으로, 집적 회로의 상이한 스케일에 알맞게 변경될 수 있다는 것을 인식할 것이다.
이 실시예에서, 제 1 디바이스 영역(1A)은 n형 Fin FET를 위한 것이고, 제 2 디바이스 영역(1B)은 p형 Fin FET를 위한 것이다.
도 3은 일 실시예에 따라 제조 공정의 다양한 단계들 중 하나에서 핀 구조물(20)을 갖는 Fin FET 디바이스(1)의 예시적인 횡단면도이다.
도 3에 도시된 바와 같이, 분리 절연층(50)이 핀 구조물(20)을 완전히 커버하기 위해서 기판(10) 위에 형성된다.
분리 절연층(50)층은, 예를 들어, LPCVD(저압 화학적 기상 증착), 플라즈마 CVD 또는 유동성(flowable) CVD에 의해 형성된 실리콘 이산화물로 만들어진다. 유동성 CVD에서, 실리콘 산화물 대신에 유동성 유전체 물질이 퇴적된다. 유동성 유전체 물질은 그것들의 이름이 보여주듯이 높은 종횡비를 갖는 간극 또는 공간을 충전하기 위해 퇴적 동안에 "흐르는 것(flow)"이 가능하다. 보통, 다양한 화학 물질이 퇴적된 막을 흐르게 하도록 하기 위해 실리콘 함유 전구체에 부가된다. 일부 실시예들에서, 질소 수소 결합이 부가된다. 유동성 유전체 전구체, 구체적으로 유동성 실리콘 산화물 전구체의 예는, 실리케이트, 실록산, 메틸 실세스퀴옥산(methyl silsesquioxane; MSQ), 수소 실세스퀴옥산(hydrogen silsesquioxane; HSQ), MSQ/HSQ, 퍼하이드로실라잔(perhydrosilazane; TCPS), 퍼하이드로 폴리실라잔(perhydro-polysilazane; PSZ), 테트라에틸 오소실리케이트(tetraethyl orthosilicate; TEOS), 또는 트리실리라민(trisilylamine; TSA)과 같은 실리라민을 포함한다. 이러한 유동성 실리콘 산화물 물질은 다수의 동작 공정들로 형성된다. 유동성 막이 퇴적된 이후에, 원하지 않는 요소(들)을 제거하여 실리콘 산화물을 형성하기 위해 경화되고 그런 다음 어닐링된다. 원하지 않는 요소(들)이 제거된 경우, 유동성 막은 고밀화되고 수축된다. 일부 실시예들에서, 다수의 어닐링 공정들이 수행된다. 유동성 막은 대략 1000 ℃ 내지 대략 1200 ℃의 범위와 같은 온도에서, 총 30 시간 이상과 같은 연장된 기간 동안, 두 세번 경화 및 어닐링된다. 분리 절연층(50)은 SOG를 이용함으로써 형성될 수 있다. 일부 실시예들에서, SiO, SiON, SiOCN 또는 불소 도핑된 실리케이트 유리(FSG)가 분리 절연층(50)으로서 이용될 수 있다.
도 4는 일 실시예에 따라 제조 공정의 다양한 단계들 중 하나에서 핀 구조물(20)을 갖는 Fin FET 디바이스(1)의 예시적인 횡단면도이다.
분리 절연층(50)을 형성한 이후에, 평탄화 공정이 마스크층(100)[패드 산화물층(101) 및 실리콘 질화물 마스크층(102)] 및 분리 절연층(50)의 일부를 제거하기 위해서 수행된다. 그런 다음, 도 4에 도시된 바와 같이, 채널층이 될 핀 구조물(20)의 상위 부분이 노출되도록 분리 절연층(50)은 더욱 제거된다. 평탄화 공정은 화학적 기계적 연마(chemical mechanical polish; CMP) 및/또는 에치 백 공정을 포함할 수 있다.
적어도 하나의 실시예에서, 실리콘 질화물층(102)은 고온 H3PO4를 이용하는 습식 공정을 이용하여 제거될 수 있고, 패드 산화물층(101)은 실리콘 산화물로 형성된 경우 묽은 HF를 이용하여 제거될 수 있다. 일부 대안적인 실시예들에서, 마스크층(100)의 제거는 분리 절연층(50)의 리세스 이후에 수행될 수 있다.
특정 실시예들에서, 분리 절연층(50)을 부분적으로 제거하는 것은, 예를 들어, 염산(HF)에 기판을 침지함으로써 습식 에칭 공정을 이용하여 수행될 수 있다. 다른 실시예에서, 분리 절연층(50)을 부분적으로 제거하는 것은, 예를 들어, 에칭 가스로서 CHF3 또는 BF3를 이용하는 건식 에칭 공정을 이용하여 수행될 수 있다.
분리 절연층(50)을 형성한 이후에, 열처리 공정, 예를 들어, 어닐링 공정이 분리 절연층(50)의 품질을 개선시키기 위해 수행될 수 있다. 특정 실시예들에서, 열처리 공정은 불활성 가스 분위기, 예를 들어, N2, Ar 또는 He 분위기에서 대략 1.5 초 내지 대략 10 초 동안 대략 900 ℃ 내지 대략 1050 ℃의 범위에 있는 온도에서 급속 열처리(rapid thermal annealing; RTA)를 이용함으로써 수행된다.
도 5는 일 실시예에 따라 제조 공정의 다양한 단계들 중 하나에서 핀 구조물(20)을 갖는 Fin FET 디바이스(1)의 예시적인 횡단면도이다. 도 6a 및 도 6b는 핀 구조물이 연장되는 방향(X 방향)을 따른 예시적인 횡단면도이다.
게이트 유전체층(105) 및 폴리 실리콘층이 분리 절연층(50) 및 연장된 핀 구조물(20) 위에 형성되고, 패턴화 동작이 폴리 실리콘층 및 게이트 유전체층(105)으로 만들어진 게이트 전극층(110A 및 110B)를 포함하는 게이트 스택을 획득하기 위해서 수행된다. 일부 실시예들에서, 폴리 실리콘층의 패턴화는 실리콘 질화물층(201) 및 산화물층(202)을 포함하는 하드 마스크(200)를 이용함으로써 수행된다. 다른 실시예들에서, 층(201)은 실리콘 산화물일 수 있고, 층(202)은 실리콘 질화물일 수 있다. 게이트 유전체층(105)은 CVD, PVD, ALD, 전자빔 증착, 또는 다른 적합한 공정에 의해 형성된 실리콘 산화물일 수 있다. 일부 실시예들에서, 게이트 유전체층(105)은 실리콘 질화물, 실리콘 산화질화물, 또는 하이-k 유전체를 포함할 수 있다. 하이-k 유전체는 금속 산화물을 포함한다. 하이-k 유전체에 이용되는 금속 산화물의 예는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 및/또는 이들의 혼합물의 산화물을 포함한다. 일부 실시예들에서, 게이트 유전체층의 두께는 대략 1 nm 내지 대략 5 nm의 범위에 있다.
일부 실시예들에서, 게이트 전극층들(110A 및 110B)은 단일 층 또는 다층 구조물을 포함할 수 있다. 본 실시예에서, 게이트 전극층들(110A 및 110B)은 폴리 실리콘을 포함할 수 있다. 게다가, 게이트 전극층들(110A 및 110B)은 균일 또는 비균일 도핑을 이용하는 도핑된 폴리 실리콘일 수 있다. 일부 대안적인 실시예들에서, 게이트 전극층들(110A 및 110B)은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi와 같은 금속, 기판 물질과 호환 가능한 일 함수를 갖는 다른 전도성 물질들, 또는 이들의 조합을 포함할 수 있다. 게이트 전극층들(110A 및 110B)은 ALD, CVD, PVD, 도금, 또는 이들의 조합과 같은 적합한 공정을 이용하여 형성될 수 있다.
본 실시예에서, 게이트 전극층들(110A 및 110B)의 폭(W2)은 일부 실시예들에서 대략 30 nm 내지 대략 60 nm의 범위에 있다.
게다가, 측벽 절연층(80)이 또한 게이트 전극층들(110A 및 110B)의 양측에 형성된다. 측벽 절연층(80)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 다른 적합한 물질을 포함할 수 있다. 측벽 절연층(80)은 단일 층 또는 다층 구조물을 포함할 수 있다. 측벽 절연 물질의 블랭킷 층이 CVD, PVD, ALD, 또는 다른 적합한 기술에 의해 형성될 수 있다. 그런 다음, 이방성 에칭이 측벽 절연 물질 상에 수행되어 게이트 스택의 두 개의 측면 상에 한 쌍의 측벽 절연층(스페이서)(80)을 형성한다. 일부 실시예들에서, 측벽 절연층(80)의 두께는 대략 5 nm 내지 대략 15 nm의 범위에 있다. 특정 실시예들에서, 측벽 절연층(80)은 이 단계에서 형성되지 않을 수 있다.
도 7a 및 도 7b는 일 실시예에 따라 제조 공정의 다양한 단계들 중 하나에서 핀 구조물 위에 게이트 구조물을 갖는 Fin FET 디바이스(1)의 예시적인 횡단면도이고, 도 7c는 Fin FET 디바이스(1)의 예시적인 배경도이다.
도 7a 내지 도 7c에 도시된 바와 같이, 커버층(120)이 제 1 및 제 2 디바이스 영역에서 게이트 구조물 및 핀 구조물 위에 형성된다. 일부 실시예들에서, 커버층(120)은 대략 5 nm 내지 대략 15 nm의 범위에 있는 두께를 갖는 실리콘 질화물을 포함할 수 있다.
도 8a 및 도 8b는 일 실시예에 따라 제조 공정의 다양한 단계들 중 하나에서 핀 구조물 위에 게이트 구조물을 갖는 Fin FET 디바이스(1)의 예시적인 횡단면도이고, 도 8c는 Fin FET 디바이스(1)의 예시적인 배경도이다.
도 8a 내지 도 8c에 도시된 바와 같이, 마스크층(130)이 커버층 위에 형성되고, 리소그래피 공정을 이용함으로써 추가의 마스크 패턴(135)이 마스크층(130) 위에 형성된다. 마스크 패턴(135)은 도 8b 및 도 8c에 도시된 바와 같이 제 2 디바이스 영역(1B)을 커버한다. 마스크층(130)은 유기 물질을 포함할 수 있다. 일부 실시예들에서, 마스크층은 리소그래피 공정에서 하부 반사 방지 코팅(bottom anti-reflection coating; BARC)에 이용되는 물질을 포함한다. 마스크 패턴(135)은 포토 레지스트를 포함할 수 있다.
도 9a 및 도 9b는 일 실시예에 따라 제조 공정의 다양한 단계들 중 하나에서 핀 구조물 위에 게이트 구조물을 갖는 Fin FET 디바이스(1)의 예시적인 횡단면도이다.
마스크 패턴(135)을 이용함으로써, 마스크층(130)은 에칭되고, 에칭된 마스크층을 이용함으로써, 제 1 디바이스 영역에서의 커버층(120)은 에칭된다. 도 9a 및 도 9b에 도시된 바와 같이, 제 1 디바이스 영역(1A)에서의 커버층(120)은 제거되지만, 커버층은 제 2 디바이스 영역(1B)을 여전히 커버하여 제 1 디바이스 영역에 대한 후속 공정들로부터 제 2 디바이스 영역을 보호한다. 일부 실시예들에서, 포토 레지스트의 단일 층이 제 2 디바이스 영역(1B) 위에 형성되고, 마스크로서 포토 레지스트층을 이용함으로써, 커버층(120)은 에칭된다. 커버층(120)이 에칭된 이후에, 마스크층(130)[남아 있다면, 마스크 패턴(135)]이 제거된다.
도 10a 및 도 10b는 일 실시예에 따라 제조 공정의 다양한 단계들 중 하나에서 핀 구조물(20)을 갖는 Fin FET 디바이스(1)의 예시적인 횡단면도이다.
게이트 구조물에 의해 커버되지 않은 핀 구조물(20)의 일부분이 리세스되어 핀 구조물(20)의 리세스된 부분(140A)을 형성한다. 리세스된 부분(140A)은 상부 표면(141A)이 분리 절연층(50)의 상부 표면(51) 아래에 위치하도록 형성된다.
특정 실시예들에서, 하드 마스크로서 한 쌍의 측벽 절연층(80)을 이용함으로써, 바이어스 에칭 공정이 수행되어 리세스된 부분(140A)을 형성하기 위해 비보호되거나 노출된 핀 구조물(20)의 상부 표면을 리세스한다.
도 10a 및 도 10c에 도시된 바와 같이, 게이트 스택 아래의 핀 구조물(20)의 일부분이 또한 에칭된다. 일부 실시예들에서, 깊이(D1)는 대략 5 nm 내지 대략 10 nm의 범위에 있을 수 있다. 끝 부분(142A)은 측벽 절연층(80) 아래에 위치되거나, 또는 일부 실시예들에서, 끝 부분(142A)은 게이트 전극층(110A) 아래에 위치될 수 있다.
본 발명개시의 일 실시예에서, 리세스 에칭 공정에서의 에칭 조건은 끝 부분(142A)에 대해 원하는 프로파일을 획득하도록 조정된다. 예를 들어, CH4, CHF3, O2, HBr, He, Cl2, NF3, 및/또는 N2를 포함하는 공정 가스를 이용하는 TCP(transform coupled plasma)가 전력 및/또는 바이어스 조건을 변경하는데 이용된다. TCP 에칭은 이방성 에칭, 뒤이어 등방성 에칭을 포함한다. 등방성 에칭에서, 바이어스 전압은 이방성 에칭에서의 것보다 작게 설정된다.
일 실시예에서, 이방성 에칭은 다음의 두 가지 조건으로 수행된다.
조건 1의 에칭 뒤에 조건 2의 에칭을 한다.
압력(mTorr) 전력(W) 바이어스(V) 온도(℃)
조건 1 3~20 100~800 20~400 20~70
조건 2 3~10 100~600 20~300 20~70
제 1 및 제 2 이방성 에칭 공정에 의해, 핀 구조물은 도 11a 및 도 11b에 도시된 바와 같이 리세스된다. 도 11a 및 도 11b에 도시된 바와 같이, 게이트 스택 아래의 리세스된 부분(140A)의 끝 부분(142A)의 끝 프로파일은 대략 둥근 형상을 갖는다.
게다가, 등방성 에칭은 다음 조건으로 수행된다.
압력(mTorr) 전력(W) 바이어스(V) 온도(℃)
조건 3 3~20 100~1500 5~50 20~70
등방성 에칭에 의해, 도 12a 및 도 12b에 도시된 바와 같이, 게이트 스택 아래의 리세스된 부분의 끝 프로파일(142A)은 평평한 표면(143A)을 갖는다.
Y 방향을 따라 리세스된 부분(140A)에서의 핀 구조물(20)의 표면에서 평평한 부분의 폭(W4)은 대략 0.5 × W1 ≤ W4 ≤ W1[핀 구조물(20)의 폭]의 범위에 있을 수 있다. 일부 실시예들에서, W4는 대략 0.7 × W1 ≤ W4 ＜ W1의 범위에 있다.
리세스 에칭 동안에, 핀 구조물(20)의 측면 상에 배치된 게이트 유전체층(105)은 또한 에칭된다.
도 13a 및 도 13b는 일 실시예에 따라 제조 공정의 다양한 단계들 중 하나에서 핀 구조물 위에 게이트 구조물을 갖는 Fin FET 디바이스(1)의 예시적인 횡단면도이고, 도 13c는 Fin FET 디바이스(1)의 예시적인 배경도이다.
리세스된 부분(140A)에, 제 1 스트레서층(300)이 형성된다. 제 1 스트레서층(300)은 리세스된 부분(140A) 위에 그리고 분리 절연층(50) 위에 변형된 물질을 선택적으로 성장시킴으로써 형성될 수 있다. 변형된 물질의 격자 상수가 핀 구조물(20) 및 기판(10)과 상이하기 때문에, 핀 구조물(20)의 채널 영역은 변형되거나 응력을 받아 디바이스의 캐리어 이동을 증가시키고 디바이스 성능을 향상시킨다.
적어도 하나의 실시예에서, 실리콘 탄화물(SiC)과 같은 스트레서층(300)은 n형 Fin FET의 소스 및 드레인 영역을 형성하기 위해 LPCVD 공정에 의해 에피택셜 성장된다. 일부 실시예들에서, LPCVD 공정은 반응 가스로서, Si3H8 또는 SiH3CH를 이용하여, 대략 1 내지 200 Torr의 압력 하에서 대략 400 내지 800 ℃의 온도에서 수행된다.
본 실시예에서, 물질(300)이 리세스된 부분(140A)의 하부로부터 대략 10 내지 100 nm의 범위의 거리로 수직적으로 연장되고, 분리 절연층(50)의 상부 표면 위에 측방향으로 연장될 때까지, 제 1 스트레서층(300)의 선택적 성장은 계속된다. 형성된 제 1 스트레서층(300)은 n형 Fin FET의 소스/드레인에 대응한다.
게이트 스택 아래의 리세스된 부분(140A)의 끝 프로파일이 도 12a 및 도 12b에 도시된 바와 같이 평평한 표면(143A)을 포함하는 경우, 스트레서층(300)과 핀 구조물(20) 사이의 계면도 또한 평평한 표면을 갖는다. 보다 구체적으로, 계면은 도 13d 및 도 13g에 도시된 바와 같이, 평평한 표면(146) 및 둥근 부분(147)을 포함할 수 있다. 일부 실시예들에서, 평평한 표면(146)의 폭(W4')은 0.5 × W1[핀 구조물(20)의 폭]보다 크고, W1보다 작거나 같다. 특정 실시예에서, W4'는 대략 0.7 × W1 이상이고, 또 다른 일부 실시예들에서, W4'는 대략 0.8 × W1 이상이다. W4'의 최대값은 W1보다 작거나 같고, 일부 실시예들에서, 0.98 × W1 이하이며, 또 다른 일부 실시예들에서, W4'는 0.95 × W1 이하이다.
특정 실시예들에서, 평평한 부분의 폭(W4')은 W1 보다 크고 W1'[= W1 + 핀 구조물의 양측 상의 게이트 유전체층(105)의 두께] 보다 작다.
폭(W4)이 커지면 커질 수록, 스트레서층(300)은 채널층에 응력을 더욱 효과적으로 인가한다.
게다가, 일부 실시예들에서, 캡층(310)이 제 1 스트레서층(300) 위에 형성된다. 제 1 스트레서층(300)이 SiC인 경우, 캡층(310)은 LPCVD 공정에 의해 에피택셜 성장된 Si이다. 캡층(310)은 채널층으로의 제 1 스트레서층(300)에 의한 응력의 인가를 향상시킨다.
제 1 디바이스 영역(1A)에 Fin FET(예컨대, n형 Fin FET)가 형성된 이후에, 제 2 디바이스 영역(1B)에서의 Fin FET는 제 1 디바이스 영역과 유사한 방식으로 처리된다.
도 14a 및 도 14b는 일 실시예에 따라 제조 공정의 다양한 단계들 중 하나에서 핀 구조물(20)을 갖는 Fin FET 디바이스(1)의 예시적인 횡단면도이고, 도 14c는 Fin FET 디바이스(1)의 예시적인 배경도이다.
도 7a 및 도 7b와 유사하게, 커버층(140)이 제 1 및 제 2 디바이스 영역에서 게이트 구조물 및 핀 구조물 위에 형성된다. 일부 실시예들에서, 커버층(140)은 대략 5 nm 내지 대략 15 nm의 범위의 두께를 갖는 실리콘 질화물을 포함할 수 있다.
도 8a 내지 도 8c와 유사하게, 마스크층(150)이 커버층(140) 위에 형성되고, 리소그래피 공정을 이용함으로써 추가의 마스크 패턴(155)이 마스크층(150) 위에 형성된다. 마스크 패턴(155)은 도 14a 및 도 14c에 도시된 바와 같이 제 1 디바이스 영역(1A)을 커버한다. 마스크층(150)은 유기 물질을 포함할 수 있다. 일부 실시예들에서, 마스크층(150)은 리소그래피 공정에서 하부 반사 방지 코팅(BARC)에 이용되는 물질을 포함한다. 마스크 패턴(155)은 포토 레지스트를 포함할 수 있다.
도 15a 및 도 15b는 일 실시예에 따라 제조 공정의 다양한 단계들 중 하나에서 핀 구조물(20)을 갖는 Fin FET 디바이스(1)의 예시적인 횡단면도이다.
도 9a 및 도 9b와 유사하게, 마스크 패턴(155)을 이용함으로써, 마스크층(150)은 에칭되고, 에칭된 마스크층(150)을 이용함으로써, 제 2 디바이스 영역에서의 커버층(120 및 140)은 에칭된다. 도 15a 및 도 15b에 도시된 바와 같이, 제 2 디바이스 영역(1B)에서의 커버층들(120 및 140)은 제거되지만, 커버층(140)은 제 1 디바이스 영역(1A)을 여전히 커버하여 제 2 디바이스 영역에 대한 후속 공정들로부터 제 1 디바이스 영역을 보호한다. 일부 실시예들에서, 포토 레지스트의 단일 층이 제 1 디바이스 영역(1A) 위에 형성되고, 포토 레지스트층을 이용함으로써, 제 2 디바이스 영역에서의 커버층들(120 및 140)은 에칭된다. 커버층들(120 및 140)이 에칭된 이후에, 마스크층(150)[남아 있다면, 마스크 패턴(155)]이 제거된다.
도 16a 및 도 16b는 일 실시예에 따라 제조 공정의 다양한 단계들 중 하나에서 핀 구조물(20)을 갖는 Fin FET 디바이스(1)의 예시적인 횡단면도이고, 도 16c는 Fin FET 디바이스(1)의 예시적인 배경도이다.
도 10a와 유사하게, 제 2 디바이스 영역에서의 게이트 스택 아래의 핀 구조물(20)의 일부분이 에칭된다. 일부 실시예들에서, 깊이(D2)는 대략 5 nm 내지 대략 10 nm의 범위에 있을 수 있다. 끝 부분(142B)은 측벽 절연층(80) 아래에 위치되거나, 또는 일부 실시예들에서, 끝 부분(142B)은 게이트 전극층(110B) 아래에 위치될 수 있다.
일부 실시예들에서, 에칭 공정에서의 에칭 조건은 리세스된 부분(140B)에 대해 원하는 프로파일을 획득하도록 조정된다. 리세스된 부분(140A)에 대한 리세스 에칭과 유사하게, 이방성 에칭, 뒤이어 등방성 에칭이 이용된다. 등방성 에칭에 의해, 게이트 스택 아래의 리세스된 부분의 끝 프로파일(142B)은 도 12a 및 도 12b에 도시된 바와 같이, 평평한 표면(143A)을 포함할 수 있다.
도 17a 및 도 17b는 일 실시예에 따라 제조 공정의 다양한 단계들 중 하나에서 핀 구조물 위에 게이트 구조물을 갖는 Fin FET 디바이스(1)의 예시적인 횡단면도이고, 도 17c는 Fin FET 디바이스(1)의 예시적인 배경도이다.
리세스된 부분(140B)에, 제 2 스트레서층(305)이 형성된다. 제 2 스트레서층(305)은 리세스된 부분(140B) 위에 그리고 분리 절연층(50) 위에 변형된 물질을 선택적으로 성장시킴으로써 형성될 수 있다. 제 2 변형된 물질의 격자 상수가 핀 구조물(20) 및 기판(10)과 상이하기 때문에, 핀 구조물(20)의 채널 영역은 변형되거나 응력을 받아 디바이스의 캐리어 이동을 가능하게 하고 디바이스 성능을 향상시킨다.
적어도 하나의 실시예에서, 실리콘 게르마늄(SiGe)과 같은 제 2 스트레서층(305)은 p형 Fin FET의 소스 및 드레인 영역을 형성하기 위해 LPCVD 공정에 의해 에피택셜 성장된다. 일부 실시예들에서, LPCVD 공정은 반응 가스로서, SiH4 또는 GeH4를 이용하여, 대략 1 내지 200 Torr의 압력 하에서 대략 400 내지 800 ℃의 온도에서 수행된다.
본 실시예에서, 물질(305)이 리세스된 부분(140B)의 하부로부터 대략 10 내지 100 nm의 범위의 거리로 수직적으로 연장되고, 분리 절연층(50)의 상부 표면 위에 측방향으로 연장될 때까지, 제 2 스트레서층(305)의 선택적 성장은 계속된다. 형성된 제 2 스트레서층(305)은 p형 Fin FET의 소스/드레인에 대응한다.
게이트 스택 아래의 리세스된 부분(140B)의 프로파일(142B)이 도 12a 및 도 12b와 유사한 평평한 표면을 포함하는 경우, 제 2 스트레서층(305)과 핀 구조물(20) 사이의 계면도 또한 평평한 표면을 갖는다. 보다 구체적으로, 계면은 도 13g와 유사하게, 평평한 표면 및 둥근 부분을 포함할 수 있다. 일부 실시예들에서, 평평한 표면의 폭은 0.5 × W1[핀 구조물(20)의 폭]보다 크고, W1보다 작다. 특정 실시예에서, 평평한 표면의 폭은 대략 0.7 × W1 이상이고, 또 다른 일부 실시예들에서, 평평한 표면의 폭은 대략 0.8 × W1 이상이다. 평평한 표면의 폭의 최대값은 W1보다 작고, 일부 실시예들에서, 0.98 × W1 이하이며, 또 다른 일부 실시예들에서, 대략 0.95 × W1 이하이다.
평평한 표면의 폭이 커지면 커질 수록, 제 2 스트레서층(305)은 채널층에 응력을 더욱 효과적으로 인가한다.
게다가, 일부 실시예들에서, 제 2 캡층(315)이 제 2 스트레서층(305) 위에 형성된다. 제 2 스트레서층(305)이 SiGe인 경우, 제 2 캡층(315)은 LPCVD 공정에 의해 에피택셜 성장된 Si이다. 제 2 캡층(315)은 채널층으로의 제 2 스트레서층(305)에 의한 응력의 인가를 향상시킨다.
제 1 및 제 2 디바이스 영역에서의 Fin FET는 콘택/비아, 상호 접속 금속층, 유전체층, 패시베이션층 등과 같은 다양한 피처들을 형성하기 위해 추가의 CMOS 공정을 격을 수 있다는 것이 이해된다. 수정된 절연 처리 및 변형된 구조물은 Fin FET의 채널 영역 내에 정해진 양의 변형을 제공하여, 이에 의해, 디바이스 성능을 향상시킨다.
본 명세서에 기술된 다양한 실시예들 또는 예들은 기존의 기술에 비해 여러 장점을 제공한다. 예를 들어, 게이트 스택 아래에 핀 구조물과 스트레서층 사이의 계면에 평평한 부분을 제공함으로써, 응력은 채널층에 더욱 적당하게 인가된다. 특히, 평평한 계면의 폭이 크면 클 수록, 스트레서층을 채널층에 응력을 더욱 적당하게 인가한다.
모든 장점이 반드시 본 명세서에서 논의된 것이 아니고, 어떠한 특정한 장점도 모든 실시예들 또는 예들에 요구되는 것이 아니며, 다른 실시예들 또는 예들은 상이한 장점을 제공할 수 있다는 것을 이해할 것이다.
본 발명개시의 일 양태에 따라, 반도체 디바이스는 제 1 Fin FET 트랜지스터를 포함한다. 제 1 Fin FET 트랜지스터는 제 1 방향으로 연장된 제 1 핀 구조물, 제 1 게이트 스택, 및 제 1 소스 및 제 1 드레인을 포함한다. 제 1 게이트 스택은 제 1 게이트 전극층 및 제 1 게이트 유전체층을 포함하고, 제 1 핀 구조물의 일부분을 커버하며, 제 1 방향에 수직인 제 2 방향으로 연장된다. 제 1 소스 및 제 1 드레인 각각은 제 1 핀 구조물 위에 배치된 제 1 스트레서층을 포함한다. 제 1 스트레서층은 제 1 게이트 스택 아래의 제 1 핀 구조물의 채널층에 응력을 인가한다. 제 1 스트레서층은 제 1 게이트 스택 아래에 침투한다. 제 1 및 제 2 방향에 수직인 제 3 방향에 있는, 제 1 게이트 스택 아래의 제 1 스트레서층과 제 1 핀 구조물 사이의 수직 계면은 제 1 평평한 부분을 포함한다.
본 발명개시의 다른 양태에 따라, 반도체 디바이스를 제조하기 위한 방법은 핀 구조물 위에 게이트 전극층 및 게이트 유전체층을 포함하는 게이트 스택을 형성하는 단계를 포함한다. 핀 구조물의 하부가 분리 절연층에 의해 커버된다. 리세스된 부분이 게이트 스택 아래의 핀 구조물의 일부분 및 게이트 스택에 의해 커버되지 않은 핀 구조물의 일부분을 제거함으로써 형성된다. 리세스된 부분이 형성된 이후에, 리세스된 부분의 하부는 분리 절연층의 상부 표면 아래에 위치되고, 리세스된 부분은 게이트 스택 아래에 침투한다. 스트레서층이 리세스된 부분에 형성된다. 핀 구조물은 제 1 방향으로 연장되고, 게이트 스택은 제 1 방향에 수직인 제 2 방향으로 연장된다. 리세스된 부분의 형성 시에, 제 1 및 제 2 방향에 수직인 제 3 방향에 있는, 게이트 스택 아래의 핀 구조물 상의 리세스된 부분의 수직 끝 면은 평평한 부분을 포함한다.
본 발명개시의 다른 양태에 따라, 반도체 디바이스를 제조하기 위한 방법은 제 1 핀 구조물 위에 제 1 게이트 전극층 및 제 1 게이트 유전체층을 포함하는 제 1 게이트 스택을 형성하는 단계를 포함하고, 제 1 핀 구조물의 하부가 분리 절연층에 의해 커버된다. 제 2 게이트 전극층 및 제 2 게이트 유전체층을 포함하는 제 2 게이트 스택이 제 2 핀 구조물 위에 형성된다. 제 2 핀 구조물의 하부가 분리 절연층에 의해 커버된다. 제 2 게이트 스택 및 제 2 핀 구조물은 제 1 커버층을 형성함으로써 커버된다. 제 1 리세스된 부분이 제 1 게이트 스택 아래의 제 1 핀 구조물의 일부분 및 제 1 게이트 스택에 의해 커버되지 않은 제 1 핀 구조물의 일부분을 제거함으로써 형성된다. 제 1 리세스된 부분의 하부는 분리 절연층의 상부 표면 아래에 위치되고, 제 1 리세스된 부분은 제 1 게이트 스택 아래에 침투한다. 제 1 스트레서층이 리세스된 부분에 형성된다. 그런 다음, 제 1 스트레서층을 갖는 제 1 핀 구조물 및 제 1 게이트 스택은 제 2 커버층을 형성함으로써 커버되고, 제 2 게이트 스택 및 제 2 핀 구조물은 제 1 커버층을 제거함으로써 노출된다. 제 2 리세스된 부분이 제 2 게이트 스택 아래의 제 2 핀 구조물의 일부분 및 제 2 게이트 스택에 의해 커버되지 않은 제 2 핀 구조물의 일부분을 제거함으로써 형성된다. 제 2 리세스된 부분의 하부는 분리 절연층의 상부 표면 아래에 위치되고, 제 2 리세스된 부분은 제 2 게이트 스택 아래에 침투한다. 제 2 스트레서층이 제 2 리세스된 부분에 형성된다. 제 1 핀 구조물은 제 1 방향으로 연장되고, 제 1 및 제 2 게이트 스택은 제 1 방향에 수직인 제 2 방향으로 연장된다. 제 1 리세스된 부분의 형성 시에, 제 1 및 제 2 방향에 수직인 제 3 방향에 있는, 제 1 게이트 스택 아래의 제 1 핀 구조물 상의 제 1 리세스된 부분의 수직 끝 부분은 제 1 평평한 부분을 포함한다. 제 2 리세스된 부분의 형성 시에, 제 3 방향에 있는, 제 2 게이트 스택 아래의 제 2 핀 구조물 상의 제 2 리세스된 부분의 수직 끝 부분은 제 2 평평한 부분을 포함한다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들 또는 예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들 또는 예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조물 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제 1 Fin FET 트랜지스터를 포함하고, 상기 제 1 Fin FET 트랜지스터는,
    제 1 방향으로 연장된 제 1 핀 구조물;
    제 1 게이트 전극층 및 제 1 게이트 유전체층을 포함하고, 상기 제 1 핀 구조물의 일부분을 커버하며, 상기 제 1 방향에 수직인 제 2 방향으로 연장되는 제 1 게이트 스택; 및
    각각이 상기 제 1 핀 구조물 위에 배치된 제 1 스트레서층을 포함하는 제 1 소스 및 제 1 드레인으로서, 상기 제 1 스트레서층은 상기 제 1 게이트 스택 아래의 상기 제 1 핀 구조물의 채널층에 응력을 인가하는 것인, 상기 제 1 소스 및 제 1 드레인을 포함하고,
    상기 제 1 스트레서층은 상기 제 1 게이트 스택 아래에 침투하며;
    상기 제 1 및 상기 제 2 방향에 수직인 제 3 방향에 있는, 상기 제 1 게이트 스택 아래의 상기 제 1 스트레서층과 상기 제 1 핀 구조물 사이의 수직 계면은 제 1 평평한 부분을 포함하고,
    상기 제 2 방향을 따른 상기 제 1 게이트 스택 아래의 상기 제 1 핀 구조물의 폭(W1), 및 상기 제 2 방향을 따른 상기 제 1 평평한 부분의 폭(W2)은 0.5 × W1 ≤ W2 ≤ W1을 만족하는 것인, 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 W1 및 W2는 0.7 × W1 ≤ W2 ≤ 0.95 × W1을 만족하는 것인, 반도체 디바이스.
  3. 반도체 디바이스에 있어서,
    제 1 Fin FET 트랜지스터를 포함하고, 상기 제 1 Fin FET 트랜지스터는,
    제 1 방향으로 연장된 제 1 핀 구조물;
    제 1 게이트 전극층 및 제 1 게이트 유전체층을 포함하고, 상기 제 1 핀 구조물의 일부분을 커버하며, 상기 제 1 방향에 수직인 제 2 방향으로 연장되는 제 1 게이트 스택; 및
    각각이 상기 제 1 핀 구조물 위에 배치된 제 1 스트레서층을 포함하는 제 1 소스 및 제 1 드레인으로서, 상기 제 1 스트레서층은 상기 제 1 게이트 스택 아래의 상기 제 1 핀 구조물의 채널층에 응력을 인가하는 것인, 상기 제 1 소스 및 제 1 드레인을 포함하고,
    상기 제 1 스트레서층은 상기 제 1 게이트 스택 아래에 침투하며;
    상기 제 1 및 상기 제 2 방향에 수직인 제 3 방향에 있는, 상기 제 1 게이트 스택 아래의 상기 제 1 스트레서층과 상기 제 1 핀 구조물 사이의 수직 계면은 제 1 평평한 부분을 포함하고,
    상기 제 2 방향을 따른 상기 제 1 게이트 스택 아래의 상기 제 1 핀 구조물의 폭(W1), 및 상기 제 2 방향을 따른 상기 제 1 평평한 부분의 폭(W2)은 W1 ≤ W2 ＜ W1 + 2 × T를 만족하며, 여기서 T는 상기 제 1 게이트 유전체층의 두께인 것인, 반도체 디바이스.
  4. 제 1 항에 있어서, 상기 제 1 핀 구조물은 Si를 포함하고, 상기 제 1 스트레서층은 SiC를 포함하는 것인, 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 제 1 핀 구조물은 Si를 포함하고, 상기 제 1 스트레서층은 SiGe를 포함하는 것인, 반도체 디바이스.
  6. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    핀 구조물 위에 게이트 전극층 및 게이트 유전체층을 포함하는 게이트 스택을 형성하는 단계로서, 상기 핀 구조물의 하부가 분리 절연층에 의해 커버되는 것인, 상기 게이트 스택 형성 단계;
    리세스된 부분의 하부가 상기 분리 절연층의 상부 표면 아래에 위치되고, 상기 리세스된 부분은 상기 게이트 스택 아래에 침투하도록, 상기 게이트 스택 아래의 상기 핀 구조물의 일부분 및 상기 게이트 스택에 의해 커버되지 않은 상기 핀 구조물의 일부분을 제거함으로써 상기 리세스된 부분을 형성하는 단계; 및
    상기 리세스된 부분에 스트레서층을 형성하는 단계
    를 포함하고, 상기 핀 구조물은 제 1 방향으로 연장되고, 상기 게이트 스택은 상기 제 1 방향에 수직인 제 2 방향으로 연장되며,
    상기 리세스된 부분의 형성 시에, 상기 제 1 및 상기 제 2 방향에 수직인 제 3 방향에 있는, 상기 게이트 스택 아래의 상기 핀 구조물 상의 상기 리세스된 부분의 수직 끝 면은 평평한 부분을 포함하고,
    상기 제 2 방향을 따른 상기 게이트 스택 아래의 상기 핀 구조물의 폭(W1), 및 상기 제 2 방향을 따른 상기 리세스된 부분의 상기 평평한 부분의 폭(W3)은 0.5 × W1 ≤ W3 ≤ W1을 만족하는 것인, 반도체 디바이스를 제조하기 위한 방법.
  7. 제 6 항에 있어서, 상기 리세스된 부분 형성 단계는, 이방성 에칭에 뒤이은 등방성 에칭을 포함하는 것인, 반도체 디바이스를 제조하기 위한 방법.
  8. 제 6 항에 있어서, 상기 스트레서층을 형성한 이후에, 상기 게이트 스택 아래의 상기 핀 구조물과 상기 스트레서층 사이의 수직 계면은 평평한 부분을 포함하는 것인, 반도체 디바이스를 제조하기 위한 방법.
  9. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    제 1 핀 구조물 위에 제 1 게이트 전극층 및 제 1 게이트 유전체층을 포함하는 제 1 게이트 스택을 형성하는 단계로서, 상기 제 1 핀 구조물의 하부가 분리 절연층에 의해 커버되는 것인, 상기 제 1 게이트 스택 형성 단계;
    제 2 핀 구조물 위에 제 2 게이트 전극층 및 제 2 게이트 유전체층을 포함하는 제 2 게이트 스택을 형성하는 단계로서, 상기 제 2 핀 구조물의 하부가 상기 분리 절연층에 의해 커버되는 것인, 상기 제 2 게이트 스택 형성 단계;
    제 1 커버층을 형성함으로써 상기 제 2 게이트 스택 및 상기 제 2 핀 구조물을 커버하는 단계;
    제 1 리세스된 부분의 하부가 상기 분리 절연층의 상부 표면 아래에 위치되고, 상기 제 1 리세스된 부분은 상기 제 1 게이트 스택 아래에 침투하도록, 상기 제 1 게이트 스택 아래의 상기 제 1 핀 구조물의 일부분 및 상기 제 1 게이트 스택에 의해 커버되지 않은 상기 제 1 핀 구조물의 일부분을 제거함으로써 상기 제 1 리세스된 부분을 형성하는 단계;
    상기 리세스된 부분에 제 1 스트레서층 형성하는 단계;
    제 2 커버층을 형성함으로써 상기 제 1 스트레서층을 갖는 상기 제 1 핀 구조물 및 상기 제 1 게이트 스택을 커버하고, 상기 제 1 커버층을 제거함으로써 상기 제 2 게이트 스택 및 상기 제 2 핀 구조물을 노출시키는 단계;
    제 2 리세스된 부분의 하부가 상기 분리 절연층의 상부 표면 아래에 위치되고, 상기 제 2 리세스된 부분은 상기 제 2 게이트 스택 아래에 침투하도록, 상기 제 2 게이트 스택 아래의 상기 제 2 핀 구조물의 일부분 및 상기 제 2 게이트 스택에 의해 커버되지 않은 상기 제 2 핀 구조물의 일부분을 제거함으로써 상기 제 2 리세스된 부분을 형성하는 단계; 및
    상기 제 2 리세스된 부분에 제 2 스트레서층을 형성하는 단계
    를 포함하고, 상기 제 1 핀 구조물은 제 1 방향으로 연장되고, 상기 제 1 및 상기 제 2 게이트 스택은 상기 제 1 방향에 수직인 제 2 방향으로 연장되고,
    상기 제 1 리세스된 부분의 형성 시에, 상기 제 1 및 상기 제 2 방향에 수직인 제 3 방향에 있는, 상기 제 1 게이트 스택 아래의 상기 제 1 핀 구조물 상의 상기 제 1 리세스된 부분의 수직 끝 부분은 제 1 평평한 부분을 포함하며,
    상기 제 2 리세스된 부분의 형성 시에, 상기 제 3 방향에 있는, 상기 제 2 게이트 스택 아래의 상기 제 2 핀 구조물 상의 상기 제 2 리세스된 부분의 수직 끝 부분은 제 2 평평한 부분을 포함하고,
    상기 제 1 스트레서층 및 상기 제 2 스트레서층을 형성한 이후에, 상기 제 1 게이트 스택 아래의 상기 제 1 핀 구조물과 상기 제 1 스트레서층 사이의 제 1 수직 계면, 및 상기 제 2 게이트 스택 아래의 상기 제 2 핀 구조물과 상기 제 2 스트레서층 사이의 제 2 수직 계면 중 적어도 하나가 평평한 계면 부분을 포함하고,
    상기 제 2 방향을 따른 상기 평평한 계면 부분의 폭(W2)은 0.5 × W1 ≤ W2 ≤ W1을 만족하고, 여기서 W1은 상기 제 1 핀 구조물 및 상기 제 2 핀 구조물 중 대응하는 하나의 폭인 것인, 반도체 디바이스를 제조하기 위한 방법.
  10. 제 9 항에 있어서, 상기 제 1 게이트 스택을 포함하는 제 1 FET은 상기 제 2 게이트 스택을 포함하는 제 2 FET과는 상이한 전도 유형을 갖는 것인, 반도체 디바이스를 제조하기 위한 방법.
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