KR100971414B1 - 스트레인드 채널을 갖는 반도체 소자 및 그 제조방법 - Google Patents

스트레인드 채널을 갖는 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 리세스패턴의 깊이를 증가시키지 않고도 리세스패턴에 매립되는 에피택셜층의 체적을 증가시킬 수 있는 스트레인드 채널(strained channel)을 갖는 반도체 소자 및 그 제조방법에 관한 것으로, 이를 위한 본 발명의 반도체 소자는 기판상에 형성된 게이트패턴; 상기 게이트패턴 양측 기판에 형성되고, 상기 게이트패턴 아래로 측벽면이 확장된 리세스패턴 및 상기 리세스패턴을 매립하고, 상기 게이트패턴 아래에서 스트레인드 채널을 형성하는 소스 및 드레인을 포함하고 있으며, 상술한 본 발명은 게이트패턴 아래로 측벽면이 확장된 리세스패턴을 구비함으로써, 리세스패턴의 깊이를 증가시키지 않고도 리세스패턴에 매립되는 에피택셜층의 체적을 증가시킬 수 있으며, 이를 통하여 채널에 효과적으로 스트레인을 유발할 수 있다.
스트레인드 채널, 에피택셜층, 선택적 에피택셜 성장

Description

스트레인드 채널을 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE WITH STRAINED CHANNEL AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 스트레인드 채널(strained channel)을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 고직접화가 계속되면서 MOS(Metal Oxide Semiconductor) 소자의 채널 길이가 계속 감소하고 있다. 채널 길이의 감소는 캐리어(carrier)인 전자(electron) 또는 정공(hole)의 이동도(mobility)를 증가시켜 반도체 소자의 동작 속도(operation speed) 및 동작 전류(operation current)를 증가시킨다.
그러나, 채널 길이의 감소는 문턱전압의 감소와 같은 단채널효과(Short Channel Effect, SCE)를 유발하는 문제점이 있다. 이러한 단채널효과를 개선하기 위해서 채널에 불순물 도핑농도를 증가시킬 경우, 채널 내에서 캐리어의 불순물스캐터링(impurity scattering)이 증가하여 결국은 캐리어의 이동도가 저하된다. 이에 따라 소자의 동작 속도 및 동작 전류가 저하되는 문제점이 있다.
따라서, 반도체 소자의 동작 속도 및 동작 전류를 개선하기 위해 채널에 스트레인(Strain)을 유발하여 캐리어 이동도를 증가시키려는 여러가지 방법이 제안되었다. 그 중에서 게이트 측벽 근처의 소스 및 드레인이 형성될 영역에 리세스패턴을 형성한 후 실리콘과 격자상수가 다른 4족 원소의 에피택셜층을 리세스패턴에 매립하여 채널에 응력(stress)를 인가함으로써, 스트레인드 채널(strained channel)을 형성하는 방법이 많이 연구되고 있다.
도 1은 종래기술에 따른 스트레인드 채널을 갖는 반도체 소자를 도시한 단면도이다.
도 1에 도시된 바와 같이, 실리콘기판(11) 상에 게이트패턴(13)이 형성되고, 게이트패턴(13)의 양측벽에 게이트스페이서(14)가 형성된다. 그리고, 게이트패턴(13) 양측 실리콘기판(11)에 소스(S) 및 드레인(D)이 형성될 영역에 리세스패턴(12)이 제공되며, 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG)을 통하여 리세스패턴(12)을 매립하는 에피택셜층(15)이 형성되어 있다. 이때, 리세스패턴(12) 사이의 실리콘기판(11)에 스트레인드 채널(C)이 형성된다. 그리고, 에피택셜층(15)은 실리콘기판(11)과 격자상수가 다른 물질이며, 소스(S) 및 드레인(D)으로 작용한다. 예컨대, 에피택셜층(15)은 에피택셜실리콘저마늄층(Epitaxial SiGe layer) 또는 에피택셜실리콘카본층(Epitaxial SiC layer)이다.
상술한 종래기술에서 채널(C)에 효과적으로 스트레인을 유발하기 위하여 리세스패턴(12)의 깊이를 증가시켜 에피택셜층(15)의 체적(volume)을 증가시키는 방법을 사용하거나, 또는 에피택셜층(15) 내 저마늄(Ge) 또는 카본(carbon)의 농도를 증가시켜 실리콘기판(11)과 에피택셜층(15) 사이의 격자상수 차이를 증가시키는 방법을 사용한다.
하지만, 리세스패턴(12)의 깊이를 증가시킬 경우, 에피택셜층(15)의 성장두께가 증가 되어야하므로 소자의 생산성이 저하되는 문제점이 발생한다. 또한, 선택적 에피택셜 성장을 통하여 결함(derect)없이 성장시킬 수 있는 에피택셜층(15)의 임계두께(critical thickness)로 인하여 에피택셜층(15)의 성장두께가 증가할수록 에피택셜층(15)의 막질이 저하되는 문제점이 발생한다.
또한, 에피택셜층(15) 내 저마늄 또는 카본의 농도를 증가시킬 경우, 에피택셜층(15) 내 저마늄 또는 카본의 농도가 증가할수록 선택적 에피택셜 성장을 통하여 결함없이 성장시킬 수 있는 에피택셜층(15)의 임계두께가 감소하고, 막질이 저하되는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리세스패턴의 깊이를 증가시키지 않고도 소스 및 드레인으로 작용하는 에피택셜층의 체적을 증가시킬 수 있는 스트레인드 채널을 갖는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 소스 및 드레인으로 작용하는 에피택셜층 내 저마늄 또는 카본의 농도를 증가시키지 않고도 채널에 효과적으로 스트레인을 유발할 수 있는 스트레인드 채널을 갖는 반도체 소자 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 스트레인드 채널을 갖는 반도체 소자는, 기판상에 형성된 게이트패턴; 상기 게이트패턴 양측 기판에 형성되고, 상기 게이트패턴 아래로 측벽면이 확장된 리세스패턴 및 상기 리세스패턴을 매립하고, 상기 게이트패턴 아래에서 스트레인드 채널을 형성하는 소스 및 드레인을 포함한다. 또한, 상기 기판과 상기 소스 및 드레인 사이에 게재된 보호층을 더 포함할 수 있다.
상기 기판은 실리콘기판이고, 상기 소스 및 드레인은 상기 기판과 격자상수가 서로 다른 물질일 수 있다.
상기 소스 및 드레인은 선택적 에피택셜 성장(SEG)에 의해 형성된 에피택셜층일 수 있다. 또한, 상기 소스 및 드레인은 에피택셜실리콘저마늄층, 에피택셜실리콘카본층 및 에피택셜실리콘저마늄카본층으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다. 이때, 상기 에피택셜실리콘저마늄층에서 저마늄의 농도는 5% ~ 50%일 수 있고, 상기 에피택셜실리콘카본층에서 카본의 농도는 0.1% ~ 10%일 수 있다. 또한, 상기 소스 및 드레인은 P형 도펀트 또는 N형 도펀트가 도핑된 에피택셜층일 수 있다.
상기 보호층은 상기 기판과 격자상수가 동일한 물질일 수 있다. 또한, 상기 보호층은 선택적 에피택셜 성장을 통해 형성된 에피택셜층일 수 있으며, 예컨대, 상기 보호층은 에피택셜실리콘층일 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 스트레인드 채널을 갖는 반도체 소자의 제조방법은, 기판상에 게이트패턴을 형성하는 단계; 상기 게이트패턴 양측의 상기 기판을 식각하여 상기 게이트패턴 아래로 측벽면이 확장된 리세스패턴을 형성하는 단계 및 에피택셜 성장을 통하여 상기 리세스패턴을 매립하는 소스 및 드레인을 형성하는 단계를 포함한다. 또한, 상기 소스 및 드레인을 형성하기 이전에 에피택셜 성장을 통하여 상기 리세스패턴 표면에 보호층을 형성하는 단계를 더 포함할 수 있다.
상기 기판은 실리콘기판이고, 상기 소스 및 드레인은 상기 기판과 격자상수가 서로 다른 물질일 수 있다.
상기 리세스패턴을 형성하는 단계는, 상기 게이트패턴 양측벽에 제1게이트스 페이서를 형성하는 단계; 비등방성식각법을 이용하여 상기 게이트패턴 및 상기 제1게이트스페이서를 식각장벽으로 상기 기판을 소정 깊이로 1차 식각하는 단계; 상기 게이트패턴 양측벽 및 상기 1차 식각시 노출된 상기 기판 측벽에 제2게이트스페이서를 형성하는 단계 및 등방성식각법을 이용하여 상기 게이트패턴 및 상기 제2게이트스페이서를 식각장벽으로 상기 기판을 2차 식각하는 단계를 포함할 수 있다. 이때, 상기 1차 식각시 식각깊이는 상기 리세스패턴의 전체 높이 대비 20% ~ 50%일 수 있다.
상기 소스 및 드레인은 선택적 에피택셜 성장(SEG)을 통하여 성장시킨 에피택셜층을 형성할 수 있다. 또한, 상기 소스 및 드레인은 에피택셜실리콘저마늄층, 에피택셜실리콘카본층 및 에피택셜실리콘저마늄카본층으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다. 이때, 상기 에피택셜실리콘저마늄층에서 저마늄의 농도는 5∼50%일 수 있으며, 상기 에피택셜실리콘카본층에서 카본의 농도는 0.1∼10%일 수 있다. 또한, 상기 소스 및 드레인은 P형 도펀트 또는 N형 도펀트가 도핑된 에피택셜층으로 형성할 수 있다.
상기 보호층은 상기 기판과 격자상수가 동일한 물질로 형성할 수 있다. 또한, 상기 보호층은 선택적 에피택셜 성장(SEG)을 통하여 성장시킨 에피택셜층으로 형성할 수 있다. 예컨대, 상기 보호층은 에피택셜실리콘층으로 형성할 수 있다. 또한, 상기 보호층과 상기 소스 및 드레인은 인시츄로 형성할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 게이트패턴 아래로 측벽면이 확장된 리세스패턴을 구비함으로써, 리세스패턴의 깊이를 증가시키지 않고도 에피택셜층의 체적을 증가시킬 수 있다. 즉, 에피택셜층의 성장두께를 증가시키지 않고도 에피택셜층의 체적을 증가시킬 수 있다.
이처럼, 에피택셜층의 체적을 증가시킴으로써, 채널에 효과적으로 스트레인을 유발할 수 있으며, 이를 통하여 스트레인드 채널을 갖는 반도체 소자의 전기적인 특성을 향상시킬 수 있다. 또한, 에피택셜층의 체적을 증가시킴으로써, 에피택셜층 내 함유되는 저마늄 또는 카본의 농도를 감소시킬 수 있으며, 이를 통하여 에피택셜층의 막질을 향상시킬 수 있다.
그리고, 에피택셜층의 성장두께를 증가시키지 않음으로써, 막내 결함(defect)이 없는 즉, 우수한 막질을 갖는 에피택셜층을 형성할 수 있으며, 에피택셜층의 생산성을 향상시킬 수 있다.
또한, 본 발명은 보호층을 구비함으로써, 소스 및 드레인으로 작용하는 에피택셜층으로부터의 도펀트 확산을 억제하여 소스 및 드레인의 접합 깊이를 용이하게 조절할 수 있다. 또한, 리세스패턴 표면에 존재하는 잔류물 및 리세스패턴의 표면 손상으로 인하여 소스 및 드레인으로 작용하는 에피택셜층에 결함이 발생하는 것을 방지할 수 있으며, 이를 통하여 에피택셜층의 막질을 향상시킬 수 있다.
이로써, 본 발명은 스트레인드 채널을 갖는 반도체 소자의 동작 속도 및 동작 전류를 증가시켜 소자의 특성을 개선하고, 반도체 소자의 제조 수율(yield)을 향상시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
본 발명은 채널에 가해지는 스트레인(strain)에 의해 캐리어 이동도(carrier mobility)를 향상시켜 반도체 소자의 동작 전류(operation current) 및 동작 속도(operation speed)를 개선할 수 있는 스트레인드 채널(strained channel)을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
도 2는 본 발명의 제1실시예에 따른 스트레인드 채널을 갖는 반도체 소자를 도시한 단면도이다.
도 2에 도시된 바와 같이, 기판(21)상에 형성된 게이트패턴(25), 게이트패턴(25) 양측 기판(21)에 형성되고 게이트패턴(25) 아래로 측벽면(28A)이 확장된 리세스패턴(28) 및 리세스패턴(28)을 매립하고 게이트패턴(25) 아래에서 스트레인드 채널(C)을 형성하는 소스(S) 및 드레인(D)을 포함한다. 또한, 게이트패턴(25) 양측벽에 형성된 제1게이트스페이서(26) 및 제1게이트스페이서(26) 상에 형성되고 일부가 리세스패턴(28) 측벽면(28A)까지 확장된 제2게이트스페이서(27)를 더 포함할 수 있다.
기판(21)은 실리콘기판(Si-substrate)일 수 있다.
소스(S) 및 드레인(D)은 기판(21) 예컨대, 실리콘기판과 격자상수(lattice constant)가 서로 다른 물질이며, 에피택셜 성장법 예컨대, 선택적 에피택셜 성장법(Selective Epitaxial Growth, SEG)으로 형성된 에피택셜층(Epitaxial layer, 29)일 수 있다. 이때, 에피택셜층(29)은 에피택셜실리콘층(Epitaxial Si layer)을 포함하며, 바람직하게는 에피택셜실리콘층에 저마늄(Ge) 또는 카본(carbon) 중 어느 하나를 함유되거나, 또는 이들이 모두 함유된 에피택셜실리콘층일 수 있다. 예컨대, 에피택셜층(29)은 에피택셜실리콘저마늄층(Epitaxial SiGe layer), 에피택셜실리콘카본층(Epitaxial SiC layer) 및 에피택셜실리콘저마늄카본층(Epitaxial SiGeC layer)으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다.
에피택셜층(29)에 함유된 저마늄(Ge) 또는 카본(carbon)의 농도에 따라 채널(C)에 인가되는 응력(stress)의 양을 조절할 수 있다. 왜냐하면, 에피택셜층(29)에 함유된 저마늄 또는 카본의 농도가 증가할수록 기판(21)과 에피택셜층(29) 사이의 격자상수 차이가 증가하기 때문이다. 기판(21)과 에피택셜층(29) 사이의 격자상수 차이가 증가할수록 채널(C)에 인가되는 응력의 양을 증가시켜 보다 효과적으로 스트레인드 채널(C)을 형성할 수 있다. 하지만, 에피택셜층(29)에 함유된 저마늄 또는 카본의 농도가 증가할수록 에피택셜층(29)의 막질이 저하되는 트레이드 오프(trade off) 관계가 성립된다. 따라서, 에피택셜실리콘저마늄층에 함유되는 저마늄의 농도는 5% ~ 50%, 에피택셜실리콘카본층에 함유되는 카본의 농도는 0.1% ~ 10% 범위를 갖도록 제어하는 것이 바람직하다.
또한, 에피택셜층(29)에 함유되는 저마늄 또는 카본의 종류에 따라서 반도체 소자의 전기적인 특성을 조절할 수 있다. 구체적으로, PMOS의 경우 에피택셜층(29) 은 에피택셜실리콘저마늄층으로 형성하는 것이 바람직한데, 이는 에피택셜실리콘저마늄층이 채널(C)에 압축응력(compressive stress)을 인가하여 정공(hole)의 이동도(mobility)를 증가시키기 때문이다. 그리고, NMOS의 경우 에피택셜층(29)은 에피택셜실리콘카본층으로 형성하는 것이 바람직한데, 이는 에피택셜실리콘카본층이 채널(C)에 인장응력(tensile stress)을 인가하여 전자(electron)의 이동도(mobility)를 증가시키기 때문이다.
또한, 에피택셜층(29)은 소스(S) 및 드레인(D)으로 작용하기 때문에 전도성을 조절하기 위하여 도펀트(dopant)를 포함할 수 있다. 이때, 도펀트 종류, 도핑농도 및 도핑방법은 소자 특성에 따라 결정되고 조절될 수 있다. 구체적으로, PMOS의 경우 도펀트로는 붕소(B)와 같은 P형 도펀트를 사용할 수 있고, NMOS의 경우 도펀트로 인(P) 또는 비소(As)와 같은 N형 도펀트를 사용할 수 있다. 도핑농도는 1×1017 ~ 1×1021 atoms/cm3 범위일 수 있다. 그리고, 도핑방법은 에피택셜층(29)을 형성하는 과정에서 인시츄(in-situ)로 도핑하거나, 또는 에피택셜층(29)을 성장시킨 후에 이온주입(ion implantation) 방법을 사용하여 도핑할 수 있다.
게이트패턴(25)은 게이트절연막(22), 게이트전극(23) 및 게이트하드마스크막(24)을 포함할 수 있다. 게이트절연막(22)은 산화막 예컨대, 실리콘산화막(SiO2)일 수 있다. 게이트전극(23)은 폴리실리콘막, 금속막, 도전성 금속질화막, 도전성 금속산화막 및 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막일 수 있다. 금속막으로는 텅스텐(W), 니켈(Ni) 또는 티타늄(Ti)을 사용할 수 있다. 도전성 금속질화막으로는 티타늄질화막(TiN)을 사용할 수 있다. 도전성 금속산화막으로는 이리듐산화막(IrO2)을 사용할 수 있다. 금속실리사이드막으로는 티타늄실리사이드막(TiSi)을 사용할 수 있다. 그리고, 게이트하드마스크막(24)은 산화막, 질화막, 산화질화막(oxynitride) 및 비정질카본막(amorphous carbon layer)으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막일 수 있다. 산화막으로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 또는 SOD(Spin On Dielectric)를 사용할 수 있다. 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다. 산화질화막으로는 실리콘산화질화막(SiON)을 사용할 수 있다.
이와 같이, 본 발명은 게이트패턴(25) 아래로 측벽면(28A)이 확장된 리세스패턴(28)을 구비함으로써, 리세스패턴(28)의 깊이를 증가시키지 않고도 에피택셜층(29)의 체적을 증가시킬 수 있다. 즉, 에피택셜층(29)의 성장 두께를 증가시키지 않고도 에피택셜층(29)의 체적을 증가시킬 수 있다.
이처럼, 에피택셜층(29)의 체적을 증가시킴으로써, 채널(C)에 효과적으로 스트레인을 유발할 수 있으며, 이를 통하여 스트레인드 채널을 갖는 반도체 소자의 전기적인 특성을 향상시킬 수 있다. 또한, 에피택셜층(29)의 체적을 증가시킴으로써, 에피택셜층(29) 내 함유되는 저마늄 또는 카본의 농도를 감소시킬 수 있으며, 이를 통하여 에피택셜층(29)의 막질을 향상시킬 수 있다.
그리고, 에피택셜층(29)의 성장두께를 증가시키지 않음으로써, 막내 결함(defect)이 없는 즉, 우수한 막질을 갖는 에피택셜층(29)을 형성할 수 있으며, 에피택셜층(29)의 생산성을 향상시킬 수 있다.
이로써, 본 발명은 스트레인드 채널을 갖는 반도체 소자의 동작 속도 및 동작 전류를 증가시켜 소자의 특성을 개선할 수 있다.
도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 스트레인드 채널을 갖는 반도체 소자의 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 기판(21) 상에 게이트패턴(25)을 형성한다. 여기서, 도면에는 도시되지 않았지만 게이트패턴(25) 형성 전에 소자간 분리를 위한 소자분리막이 형성된다.
게이트패턴(25)은 게이트절연막(22), 게이트전극(23) 및 게이트하드마스크막(24)을 순차적으로 적층된 구조를 갖도록 형성할 수 있다. 게이트절연막(22)은 산화막 예컨대, 실리콘산화막(SiO2)으로 형성할 수 있으며, 실리콘산화막은 열산화법(thermal oxidation)을 사용하여 형성할 수 있다. 게이트전극(23)은 폴리실리콘막, 금속막, 도전성 금속질화막, 도전성 금속산화막 및 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 그리고, 게이트하드마스크막(24)은 산화막, 질화막, 산화질화 막(oxynitride) 및 비정질카본막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
기판(21)은 실리콘기판(Si-substrate)을 사용할 수 있다.
다음으로, 게이트패턴(25) 양측벽에 제1게이트스페이서(26)를 형성한다. 이때, 제1게이트스페이서(26)는 산화막 또는 질화막으로 이루어진 단일막으로 형성하거나, 또는 산화막과 질화막이 적층된 적층막으로 형성할 수 있다. 산화막으로는 실리콘산화막(SiO2)을 사용할 수 있고, 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다.
여기서, 제1게이트스페이서(26)는 다양한 방법으로 형성할 수 있다. 예컨대, 게이트패턴(25)을 포함하는 기판(21) 전면에 질화막을 형성한 후, 전면식각공정을 실시하여 형성할 수 있다. 전면식각공정으로는 에치백(etch back)을 사용할 수 있다.
도 3b에 도시된 바와 같이, 게이트패턴(25) 및 제1게이트스페이서(26)를 식각장벽(etch barrier)으로 기판(21)을 소정 깊이 식각한다(이하, 1차 식각이라고 약칭함). 이때, 1차 식각은 후속 게이트패턴(25) 아래로 측벽면이 확장된 리세스패턴을 형성하기 위한 것으로, 식각깊이가 후속 공정을 통하여 형성될 리세스패턴의 전체 깊이 대비 20% ~ 50% 범위를 갖도록 제어하는 것이 바람직하다.
여기서, 1차 식각은 비등방성식각(anisotropic etch)으로 진행하는 것이 바람직하다. 따라서, 1차 식각은 비등방성 건식식각법(dry etch)으로 진행할 수 있 다. 또한, 비등방성 건식식각법은 엑시츄(ex-situ) 또는 인시츄(in-situ)로 진행할 수 있다. 참고로, 비등방성 건식식각법을 엑시츄로 진행하는 경우는 제1게이트스페이서(26)를 형성하기 위한 식각과 1차 식각을 서로 다른 챔버에서 진행하거나, 동일챔버에서 불연속적으로 진행하는 것을 의미하며, 인시츄로 진행하는 경우는 제1게이트스페이서(26)를 형성하기 위한 식각과 1차 식각을 동일챔버에서 연속적으로 진행하는 것을 의미한다.
구체적으로, 비등방성 건식식각법을 이용한 1차 식각은 불소(F) 및 카본(corbon)을 포함하는 가스와 산소가스(O2) 및 아르곤가스(Ar)가 혼합된 혼합가스의 플라즈마를 사용하여 진행할 수 있다. 이때, 불소(F) 또는 카본(corbon)을 포함하는 가스로는 불화카본가스(CxFy, x,y는 자연수) 또는 불화메탄가스(CxHyFz, x,y,z는 자연수)를 사용할 수 있다. 불화카본가스로는 CF4, C2F6 등을 사용할 수 있고, 불화메탄가스로는 CHF3, CH2F2 등을 사용할 수 있다. 예컨대, 1차 식각은 CF4/O2/Ar 혼합가스의 플라즈마 또는 CHF3/O2/Ar 혼합가스의 플라즈마를 사용하여 실시할 수 있다.
도 3c에 도시된 바와 같이, 제1게이트스페이서(26)를 포함하는 기판(21) 전면에 게이트스페이서용 절연막을 형성한 후, 전면식각공정 예컨대, 에치백을 실시하여 제1게이트스페이서(26)을 포함하는 게이트패턴(25) 양측벽에 제2게이트스페이서(27)를 형성한다. 이로써, 게이트패턴(25)의 양측벽 및 1차 식각시 돌출된 기 판(21)의 양측벽까지 확장된 제2게이트스페이서(27)를 형성할 수 있다.
여기서, 제2게이트스페이서(27)는 산화막 또는 질화막으로 구성된 단일막으로 형성하거나, 또는 산화막 또는 질화막이 적층된 적층막으로 형성할 수 있다. 그리고, 제2게이트스페이서(27)의 두께는 후속 리세스패턴 형성공정을 고려하여 조절될 수 있다.
다음으로, 게이트패턴(25) 및 제2게이트스페이서(27)를 식각장벽으로 기판(21)을 2차 식각하여 게이트패턴(25) 아래로 측벽면(28A)이 확장된 리세스패턴(28)을 형성한다. 리세스패턴(28)은 후속 공정을 통하여 소스 및 드레인이 형성될 영역이다.
게이트패턴(25) 아래로 측벽면(28A)이 확장된 리세스패턴(28)을 형성하기 위한 2차 식각은 수직방향으로는 100Å ~ 1000Å 범위의 깊이를 식각하도록 진행하는 것이 바람직하며, 수평방향으로는 제1게이트스페이서(26) 두께, 제2게이트스페이서(27) 두께, 채널 길이 및 게이트패턴(25)의 높이를 고려하여 최대한 수평(측면)방향으로 식각되도록 진행하는 것이 바람직하다.
또한, 2차 식각은 리세스패턴(28)의 측벽면(28A)을 게이트패턴(25) 아래로 확장시키기 위하여 등방성식각(isotropic etch)으로 진행하는 것이 바람직하다. 따라서, 2차 식각은 등방성 건식식각법(dry etch) 또는 등방성 습식식각법(wet etch)으로 진행할 수 있다. 이때, 등방성 건식식각법은 엑시츄 또는 인시츄로 진행할 수 있다.
예컨대, 2차 식각을 등방성 건식식각법을 사용하여 진행하는 경우 HBr, Cl2 및 SF6가 혼합된 혼합가스의 플라즈마를 사용하여 진행할 수 있다. 잘 알려진 바와 같이, HBr, Cl2 또는 SF6는 실리콘(Si)과 반응성이 우수한 물질로서 실리콘층(또는 실리콘기판)을 등방성 식각하고자 할 때 많이 사용된다. 여기서, 2차 식각은 등방성식각이기 때문에 식각초기에는 제2게이트스페이서(27)에 의하여 기판(21)의 수직방향으로만 식각이 진행되지만, 수직방향으로 식각이 진행됨에 따라 제2게이트스페이서(27)가 커버(cover)하지 않는 기판(21)이 노출되면 수평(측면)방향으로의 식각이 진행된다. 이로써, 도면에 도시된 바와 같이 측벽면(28A)의 식각프로파일이 '⊂' 자 또는 '<'자 형태를 갖는 리세스패턴(28)을 형성할 수 있다.
한편, 2차 식각시 식각부산물(etch by product)이 발생할 수 있으며, 발생된 식각부산물이 리세스패턴(28)의 표면에 잔류할 수 있다. 만약, 리세스패턴(28) 표면에 식각부산물이 잔류할 경우, 식각부산물로 인하여 후속 에피택셜층 성장시 에피택셜층 내 결함(defect)이 발생하거나, 에피택셜층과 기판(21) 사이의 접착성(adhesion)을 저하되어 에피택셜층이 제대로 성장되지 않을 수 있다.
또한, 2차 식각을 플라즈마를 사용하여 진행하는 경우, 플라즈마에 의해서 리세스패턴(28)의 표면이 손상될 수 있으며, 이로 인하여 리세스패턴(28)의 표면에 결함(defect)이 발생할 수 있다. 리세스패턴(28) 표면에 형성된 결함은 후속 에피택셜층 성장시 에피택셜층 내부로 확장되어 에피택셜층의 막질을 저하시킬 우려가 있다.
따라서, 리세스패턴(28)의 표면에 잔존하는 식각부산물과 같은 잔류물(residue) 제거 및 리세스패턴(28)의 표면 손상을 큐어링(curing)하기 위하여 도 3d에 도시된 바와 같이, 리세스패턴(28)의 표면을 세정처리(cleaning treatmant)한다. 바람직하게, 세정처리는 습식세정(wet cleaning) 또는 건식세정(dry cleaning) 중 하나를 선택하여 진행하거나, 또는 습식세정과 건식세정의 방법을 모두 사용하여 진행할 수 있다. 구체적으로, 건식세정은 CF4와 O2의 혼합가스를 사용하여 진행할 수 있으며, 습식세정은 황산(H2SO4) 및 과산화수소(H2O2)가 혼합된 혼합용액 또는 BOE(Buffered Oxide Echant, NH4F 와 HF의 혼합용액)을 사용할 수 있다.
또한, 세정처리는 후속 에피택셜층 형성 장비내에서 인시츄(in-situ)로 진행할 수 있다.
또한, 세정처리시에는 제1게이트스페이서(26) 및 제2게이트스페이서(27)의 손실을 최소화할 수 있도록 선택비가 좋은 가스 또는 용액을 사용하는 것이 바람직하다. 또한, 세정처리는 상온 내지 600℃ 범위의 낮은 온도 범위에서 진행하는 것이 좋다.
이처럼, 세정처리를 통해 리세스패턴(28) 표면의 잔류하는 자연산화막, 식각부산물과 같은 잔류물(residue)을 제거함과 동시에 리세스패턴(28)의 표면 손상을 큐어링함으로써, 후속 공정을 통하여 형성될 에피택셜층 내 결함(defect)이 발생하는 것을 방지할 수 있다.
도 3e에 도시된 바와 같이, 리세스패턴(28) 상에 에피택셜 성장 장치를 사용 하여 에피택셜층(29)을 성장시킨다. 이때, 에피택셜층(29)은 소스(S) 및 드레인(D)으로 작용하며, 기판(21) 예컨대, 실리콘기판과 격자상수가 서로 다른 물질로 형성한다. 이처럼, 기판(21)과 서로 다른 격자상수를 갖는 물질을 사용하여 에피택셜층(29)을 형성함으로써, 소스(S) 및 드레인(D) 사이의 기판(21)에 스트레인드 채널(C)을 형성할 수 있다.
여기서, 에피택셜층(29)의 성장 두께는 리세스패턴(28)의 깊이 및 소자 특성에 따라 결정되는 것으로 바람직하게는 100Å ∼ 2000Å의 범위이다.
또한, 에피택셜층(29)은 에피택셜 성장 예컨대, 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG)을 통하여 형성할 수 있다. 이때, 에피택셜층(29)은 에피택셜실리콘층(Epitaxial Si layer)을 포함하며, 에피택셜실리콘층에 저마늄(Ge) 또는 카본(carbon) 중 어느 하나가 함유되거나, 또는 이들이 모두 함유된 에피택셜실리콘층으로 형성하는 것이 바람직하다. 예컨대, 에피택셜층(29)은 에피택셜실리콘저마늄층(Epitaxial SiGe layer), 에피택셜실리콘카본층(Epitaxial SiC layer) 및 에피택셜실리콘저마늄카본층(Epitaxial SiGeC layer)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
에피택셜층(29)에 함유되는 저마늄 또는 카본의 종류에 따라서 반도체 소자의 전기적인 특성을 조절할 수 있다. 구체적으로, 에피택셜실리콘저마늄층(Epitaxial SiGe layer)은 채널(C)에 압축응력(compressive stress)을 인가하여 정공(hole)의 이동도(mobility)가 증가하므로 PMOS 소자에 적용하는 것이 바람직하다. 그리고, 에피택셜실리콘카본층(Epitaxial SiC layer)은 채널(C)에 인장응 력(tensile stress)을 인가하여 전자(electron)의 이동도(mobility)가 증가하므로 NMOS 소자에 적용하는 것이 바람직하다.
여기서, 에피택셜층(29)에 함유된 저마늄(Ge) 또는 카본(carbon)의 농도에 따라 채널(C)에 인가되는 응력(stress)의 양을 조절할 수 있다. 왜냐하면, 에피택셜층(29)에 함유되는 저마늄 또는 카본의 농도가 증가할수록 기판(21)과 에피택셜층(29) 사이의 격자상수 차이가 증가하 때문이다. 기판(21)과 에피택셜층(29) 사이의 격자상수 차이가 증가할수록 채널(C)에 인가되는 응력의 양을 증가시킬 수 있으며, 채널(C)에 인가되는 응력의 양이 증가할수록 보다 효과적으로 스트레인드 채널(C)을 형성할 수 있다. 하지만, 에피택셜층(29)에 함유된 저마늄 또는 카본의 농도가 증가할수록 에피택셜층(29)의 막질이 저하되는 트레이드 오프(trade off) 관계가 성립된다. 따라서, 에피택셜실리콘저마늄층에 함유되는 저마늄의 농도는 5% ~ 50%, 에피택셜실리콘카본층에 함유되는 카본의 농도는 0.1% ~ 10% 범위를 갖도록 제어하는 것이 바람직하다.
또한, 에피택셜층(29)의 소스(S) 및 드레인(D)으로 작용하기 때문에 도펀트(dopant)를 포함할 수 있다. 이때, 도펀트 종류, 도핑농도 및 도핑방법은 소자 특성에 따라 결정되고 조절될 수 있다. 도펀트의 종류는 소자의 특성에 따라 PMOS의 경우 붕소(Boron)와 같은 P형 도펀트를 사용할 수 있으며, NMOS의 경우 인(P) 또는 비소(As)와 같은 N형 도편트를 사용할 수 있다. 도핑농도는 1×1016 ∼ 1×1021 atoms/cm3 범위를 갖도록 할 수 있다. 그리고, 도핑방법은 에피택셜층(29) 성장과 동시에 인시츄(in-situ)로 도핑하거나, 또는 에피택셜층(29)을 성장시킨 후에 이온주입(ion implantation)하는 방법을 사용하여 도핑할 수 있다.
또한, 에피택셜층(29)은 LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD) 또는 APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)로 이루어진 그룹으로부터 선택된 어느 하나의 장비에서 진행할 수 있다. 그리고, 에피택셜층(29)은 400℃ ∼ 800℃ 범위의 온도에서 성장시킬 수 있다.
상술한 공정과정을 통하여 본 발명의 제1실시예에 따른 스트레인드 채널(C)을 갖는 반도체 소자를 제조할 수 있다.
이와 같이, 본 발명은 게이트패턴(25) 아래로 측벽면(28A)이 확장된 리세스패턴(28)을 구비함으로써, 리세스패턴(28)의 깊이를 증가시키지 않고도 에피택셜층(29)의 체적을 증가시킬 수 있다. 즉, 에피택셜층(29)의 성장 두께를 증가시키지 않고도 에피택셜층(29)의 체적을 증가시킬 수 있다.
이처럼, 에피택셜층(29)의 체적을 증가시킴으로써, 채널(C)에 효과적으로 스트레인을 유발할 수 있으며, 이를 통하여 스트레인드 채널을 갖는 반도체 소자의 전기적인 특성을 향상시킬 수 있다. 또한, 에피택셜층(29)의 체적을 증가시킴으로써, 에피택셜층(29) 내 함유되는 저마늄 또는 카본의 농도를 감소시킬 수 있으며, 이를 통하여 에피택셜층(29)의 막질을 향상시킬 수 있다.
그리고, 에피택셜층(29)의 성장두께를 증가시키지 않음으로써, 막내 결 함(defect)이 없는 즉, 우수한 막질을 갖는 에피택셜층(29)을 형성할 수 있으며, 에피택셜층(29)의 생산성을 향상시킬 수 있다.
이로써, 본 발명은 스트레인드 채널을 갖는 반도체 소자의 동작 속도 및 동작 전류를 증가시켜 소자의 특성을 개선할 수 있으며, 반도체 소자의 제조 수율(yield)을 향상시킬 수 있다.
도 4는 본 발명의 제2실시예에 따른 스트레인드 채널을 갖는 반도체 소자를 도시한 단면도이다.
도 4에 도시된 바와 같이, 기판(31)상에 형성된 게이트패턴(35), 게이트패턴(35) 양측 기판(31)에 형성되고 게이트패턴(35) 아래로 측벽면(38A)이 확장된 리세스패턴(38), 리세스패턴(38) 표면상에 형성된 보호층 및 보호층 상에서 리세스패턴(38)을 매립하고 게이트패턴(35) 아래에서 스트레인드 채널(C)을 형성하는 소스(S) 및 드레인(D)을 포함한다. 또한, 게이트패턴(35) 양측벽에 형성된 제1게이트스페이서(36) 및 제1게이트스페이서(36) 상에 형성되고 일부가 리세스패턴(38) 측벽면(38A)까지 확장된 제2게이트스페이서(37)를 더 포함할 수 있다.
기판(31)은 실리콘기판(Si-substrate)일 수 있다.
보호층과 소스(S) 및 드레인(D)은 에피택셜 성장을 통하여 형성된 에피택셜층의 적층구조일 수 있다. 구체적으로, 리세스패턴(38) 표면상에 형성된 제1에피택셜층(39A)은 보호층으로 작용하며, 제1에피택셜층(39A) 상에서 리세스패턴(38)을 매립하는 제2에피택셜층(39B)은 소스(S) 및 드레인(D)으로 작용한다.
보호층으로 작용하는 제1에피택셜층(39A)은 에피택셜 성장 예컨대, 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG)을 통하여 형성된 에피택셜층(Epitaxial layer)일 수 있으며, 소스(S) 및 드레인(D)으로 작용하는 제2에피택셜층(39B)의 막질을 향상시키는 역할을 수행한다. 구체적으로, 제1에피택셜층(39A)은 리세스패턴(38)을 형성하는 과정에서 발생 되었던 리세스패턴(38)의 표면 결함(defect)을 커버(cover)하여 리세스패턴(38)의 표면 결함이 제2에피택셜층(39B) 내부로 확장되어 제2에피택셜층(39B)의 막질이 저하되는 것을 방지하는 역할을 수행한다. 이를 위하여 제1에피택셜층은 기판(31) 예컨대, 실리콘기판과 동일한 격자상수를 갖는 물질로 형성하는 것이 바람직하다. 따라서, 제1에피택셜층(39A)은 에피택셜실리콘층(Epitaxial Si layer)일 수 있다.
또한, 제1에피택셜층(39A)은 제2에피택셜층(39B)으로부터의 도펀트 확산을 억제하여 소스(S) 및 드레인(D)의 접합 깊이(junction depth)를 얕게(shallow) 유지시키는 역할을 수행한다. 이를 위하여 제1에피택셜층(39A)은 도펀트가 도핑되지 않은 즉, 언도프드(undoped) 에피택셜실리콘층으로 형성하는 것이 바람직하다.
소스(S) 및 드레인(D)으로 작용하는 제2에피택셜층(39B)은 기판(31) 예컨대, 실리콘기판과 격자상수가 서로 다른 물질이며, 에피택셜 성장법 예컨대, 선택적 에피택셜 성장을 통하여 형성된 에피택셜층일 수 있다. 이때, 제2에피택셜층(39B)은 에피택셜실리콘층(Epitaxial Si layer)을 포함하며, 바람직하게는 에피택셜실리콘층에 저마늄(Ge) 또는 카본(carbon) 중 어느 하나가 함유되거나, 또는 이들이 모두 함유된 에피택셜실리콘층일 수 있다. 예컨대, 제2에피택셜층(39B)은 에피택셜실리 콘저마늄층(Epitaxial SiGe layer), 에피택셜실리콘카본층(Epitaxial SiC layer) 및 에피택셜실리콘저마늄카본층(Epitaxial SiGeC layer)으로 이루어진 그룹으로부터 선택된 어느 하나일 수 있다.
제2에피택셜층(39B)에 함유된 저마늄(Ge) 또는 카본(carbon)의 농도에 따라 채널(C)에 인가되는 응력(stress)의 양을 조절할 수 있다. 왜냐하면, 제2에피택셜층(39B)에 함유된 저마늄 또는 카본의 농도가 증가할수록 기판(31)과 제2에피택셜층(39B) 사이의 격자상수(lattice constant) 차이가 증가하기 때문이다. 기판(31)과 제2에피택셜층(39B) 사이의 격자상수 차이가 증가할수록 채널(C)에 인가되는 응력의 양을 증가시켜 보다 효과적으로 스트레인드 채널(C)을 형성할 수 있다. 하지만, 제2에피택셜층(39B)에 함유된 저마늄 또는 카본의 농도가 증가할수록 제2에피택셜층(39B)의 막질이 저하되는 트레이드 오프(trade off) 관계가 성립된다. 따라서, 에피택셜실리콘저마늄층에 함유되는 저마늄의 농도는 5% ~ 50%, 에피택셜실리콘카본층에 함유되는 카본의 농도는 0.1% ~ 10% 범위를 갖도록 제어하는 것이 바람직하다.
또한, 제2에피택셜층(39B)에 함유되는 저마늄 또는 카본의 종류에 따라서 반도체 소자의 전기적인 특성을 조절할 수 있다. 구체적으로, PMOS의 경우 제2에피택셜층(39B)을 에피택셜실리콘저마늄층으로 형성하는 것이 바람직한데, 이는 에피택셜실리콘저마늄층이 채널(C)에 압축응력(compressive stress)을 인가하여 정공(hole)의 이동도(mobility)를 증가시키기 때문이다. 그리고, NMOS의 경우 제2에피택셜층(39B)을 에피택셜실리콘카본층으로 형성하는 것이 바람직한데, 이는 에피 택셜실리콘카본층이 채널(C)에 인장응력(tensile stress)을 인가하여 전자(electron)의 이동도(mobility)를 증가시키기 때문이다.
또한, 제2에피택셜층(39B)은 소스(S) 및 드레인(D)으로 작용하기 때문에 전도성을 조절하기 위하여 도펀트(dopant)를 포함할 수 있다. 이때, 도펀트 종류, 도핑농도 및 도핑방법은 소자 특성에 따라 결정되고 조절될 수 있다. 구체적으로, PMOS의 경우 도펀트로는 붕소(B)와 같은 P형 도펀트를 사용할 수 있고, NMOS의 경우 도펀트로 인(P) 또는 비소(As)와 같은 N형 도펀트를 사용할 수 있다. 도핑농도는 1×1017 ~ 1×1021 atoms/cm3 범위일 수 있다. 그리고, 도핑방법은 제2에피택셜층(39B)을 형성하는 과정에서 인시츄(in-situ)로 도핑하거나, 또는 제2에피택셜층(39B)을 성장시킨 후에 이온주입(ion implantation)하는 방법을 사용하여 도핑할 수 있다.
게이트패턴(35)은 게이트절연막(32), 게이트전극(33) 및 게이트하드마스크막(34)을 포함할 수 있다. 게이트절연막(32)은 산화막 예컨대, 실리콘산화막(SiO2)일 수 있다. 게이트전극(33)은 폴리실리콘막, 금속막, 도전성 금속질화막, 도전성 금속산화막 및 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나로 구성된 단일막 또는 이들이 적층된 적층막일 수 있다. 금속막으로는 텅스텐(W) 니켈(Ni) 또는 티타늄(Ti)을 사용할 수 있다. 도전성 금속질화막으로는 티타늄질화막(TiN)을 사용할 수 있다. 도전성 금속산화막으로는 이리듐산화막(IrO2)을 사용할 수 있다. 금속실리사이드막으로는 티타늄실리사이드막(TiSi)을 사용할 수 있다. 그 리고, 게이트하드마스크막(34)은 산화막, 질화막, 산화질화막(oxynitride) 및 비정질카본막(amorphous carbon layer)으로 이루어진 그룹으로부터 선택된 어느 하나로 구성된 단일막 또는 이들이 적층된 적층막일 수 있다. 산화막으로는 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 또는 SOD(Spin On Dielectric)를 사용할 수 있다. 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다. 산화질화막으로는 실리콘산화질화막(SiON)을 사용할 수 있다.
이와 같이, 본 발명은 게이트패턴(35) 아래로 측벽면(38A)이 확장된 리세스패턴(38)을 구비함으로써, 리세스패턴(38)의 깊이를 증가시키지 않고도 제2에피택셜층(39B)의 체적을 증가시킬 수 있다. 즉, 제2에피택셜층(39B)의 성장 두께를 증가시키지 않고도 제2에피택셜층(39B)의 체적을 증가시킬 수 있다.
이처럼, 제2에피택셜층(39B)의 체적을 증가시킴으로써, 채널(C)에 효과적으로 스트레인을 유발할 수 있으며, 이를 통하여 스트레인드 채널을 갖는 반도체 소자의 전기적인 특성을 향상시킬 수 있다. 또한, 제2에피택셜층(39B)의 체적을 증가시킴으로써, 제2에피택셜층(39B) 내 함유되는 저마늄 또는 카본의 농도를 감소시킬 수 있으며, 이를 통하여 제2에피택셜층(39B)의 막질을 향상시킬 수 있다.
그리고, 제2에피택셜층(39B)의 성장 두께를 증가시키지 않음으로써, 막내 결함(defect)이 없는 즉, 우수한 막질을 갖는 제2에피택셜층(39B)을 형성할 수 있으 며, 제2에피택셜층(39B)의 생산성을 향상시킬 수 있다.
또한, 본 발명은 제1에피택셜층(39A)을 형성함으로써, 소스(S) 및 드레인(D)으로 작용하는 제2에피택셜층(39B)으로부터의 도펀트 확산을 억제하여 소스(S) 및 드레인(D)의 접합 깊이를 조절할 수 있다. 또한, 리세스패턴(38) 표면에 존재하는 잔류물 또는 표면 결함으로 인하여 제2에피택셜층(39B)의 막질이 저하되는 것을 방지할 수 있다.
이로써, 본 발명은 스트레인드 채널을 갖는 반도체 소자의 동작 속도 및 동작 전류를 증가시켜 소자의 특성을 개선할 수 있다.
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 스트레인드 채널을 갖는 반도체 소자의 제조방법을 도시한 공정단면도이다.
도 5a에 도시된 바와 같이, 기판(31) 상에 게이트패턴(35)을 형성한다. 여기서, 도면에는 도시되지 않았지만 게이트패턴(35) 형성 전에 소자간 분리를 위한 소자분리막이 형성된다.
게이트패턴(35)은 게이트절연막(32), 게이트전극(33) 및 게이트하드마스크막(34)을 포함할 수 있다. 게이트절연막(32)은 산화막 예컨대, 실리콘산화막(SiO2)으로 형성할 수 있으며, 실리콘산화막은 열산화법(thermal oxidation)을 사용하여 형성할 수 있다. 게이트전극(33)은 폴리실리콘막, 금속막, 도전성 금속질화막, 도전성 금속산화막 및 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하 나로 구성된 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 그리고, 게이트하드마스크막(34)은 산화막, 질화막, 산화질화막(oxynitride) 및 비정질카본막으로 이루어진 그룹으로부터 선택된 어느 하나로 구성된 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
기판(31)은 실리콘기판(Si-substrate)을 사용할 수 있다.
다음으로, 게이트패턴(35) 양측벽에 제1게이트스페이서(36)를 형성한다. 이때, 제1게이트스페이서(36)는 산화막 또는 질화막으로 이루어진 단일막으로 형성하거나, 또는 산화막과 질화막이 적층된 적층막으로 형성할 수 있다. 산화막으로는 실리콘산화막(SiO2)을 사용할 수 있고, 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다.
여기서, 제1게이트스페이서(36)는 다양한 방법으로 형성할 수 있다. 예컨대, 게이트패턴(35)을 포함하는 기판(31) 전면에 질화막을 형성한 후, 전면식각공정을 실시하여 형성할 수 있다. 전면식각공정으로는 에치백(etch back)을 사용할 수 있다.
도 5b에 도시된 바와 같이, 게이트패턴(35) 및 제1게이트스페이서(36)를 식각장벽(etch barrier)으로 기판(31)을 소정 깊이 식각한다(이하, 1차 식각이라고 약칭함). 이때, 1차 식각은 후속 소스 및 드레인이 형성될 영역에 게이트패턴(35) 아래로 측벽면이 확장된 리세스패턴을 형성하기 위한 것으로, 식각깊이가 후속 공정을 통하여 형성될 리세스패턴의 전체 깊이 대비 20% ~ 50% 범위를 갖도록 제어하 는 것이 바람직하다.
여기서, 1차 식각은 비등방성식각(anisotropic etch)으로 진행하는 것이 바람직하다. 따라서, 1차 식각은 비등방성 건식식각법(dry etch)으로 진행할 수 있다. 또한, 비등방성 건식식각법은 엑시츄(ex-situ) 또는 인시츄(in-situ)로 진행할 수 있다. 참고로, 비등방성 건식식각법을 엑시츄로 진행하는 경우는 제1게이트스페이서(36)를 형성하기 위한 식각과 1차 식각을 서로 다른 챔버에서 진행하거나, 동일챔버에서 불연속적으로 진행하는 것을 의미하며, 인시츄로 진행하는 경우는 제1게이트스페이서(36)를 형성하기 위한 식각과 1차 식각을 동일챔버에서 연속적으로 진행하는 것을 의미한다.
구체적으로, 비등방성 건식식각법을 이용한 1차 식각은 불소(F) 및 카본(corbon)을 포함하는 가스와 산소가스(O2) 및 아르곤가스(Ar)가 혼합된 혼합가스의 플라즈마를 사용하여 진행할 수 있다. 이때, 불소(F) 또는 카본(corbon)를 포함하는 가스로는 불화카본가스(CxFy, x,y는 자연수) 또는 불화메탄가스(CxHyFz, x,y,z는 자연수)를 사용할 수 있다. 불화카본가스로는 CF4, C2F6 등을 사용할 수 있고, 불화메탄가스로는 CHF3, CH2F2 등을 사용할 수 있다. 예컨대, 1차 식각은 CF4/O2/Ar 혼합가스의 플라즈마 또는 CHF3/O2/Ar 혼합가스의 플라즈마를 사용하여 실시할 수 있다.
도 5c에 도시된 바와 같이, 제1게이트스페이서(36)를 포함하는 기판(31) 전 면에 게이트스페이서용 절연막을 형성한 후, 전면식각공정 예컨대, 에치백을 실시하여 제1게이트스페이서(36)를 포함하는 게이트패턴(35) 양측벽에 제2게이트스페이서(37)를 형성한다. 이로써, 게이트패턴(35)의 양측벽 및 1차 식각시 돌출된 기판(31)의 양측벽까지 확장된 제2게이트스페이서(37)를 형성할 수 있다.
여기서, 제2게이트스페이서(37)는 산화막 또는 질화막으로 구성된 단일막으로 형성하거나, 또는 산화막 또는 질화막이 적층된 적층막으로 형성할 수 있다. 그리고, 제2게이트스페이서(37)의 두께는 후속 리세스패턴 형성공정을 고려하여 조절될 수 있다.
다음으로, 게이트패턴(35) 및 제2게이트스페이서(37)를 식각장벽으로 기판(31)을 2차 식각하여 게이트패턴(35) 아래로 측벽면(38A)이 확장된 리세스패턴(38)을 형성한다. 리세스패턴(38)은 후속 공정을 통하여 소스 및 드레인이 형성될 영역이다.
게이트패턴(35) 아래로 측벽면(38A)이 확장된 리세스패턴(38)을 형성하기 위한 2차 식각은 수직방향으로는 100Å ~ 1000Å 범위의 깊이를 식각하도록 진행하는 것이 바람직하며, 수평방향으로는 제1게이트스페이서(36) 두께, 제2게이트스페이서(37) 두께, 채널 길이 및 게이트패턴(35)의 높이를 고려하여 최대한 수평(측면)방향으로 식각되도록 진행하는 것이 바람직하다.
또한, 2차 식각은 리세스패턴(38)의 측벽면(38A)을 게이트패턴(35) 아래로 확장시키기 위하여 등방성식각(isotropic etch)으로 진행하는 것이 바람직하다. 따라서, 2차 식각은 등방성 건식식각법(dry etch) 또는 등방성 습식식각법(wet etch) 으로 진행할 수 있다. 이때, 등방성 건식식각법은 엑시츄 또는 인시츄로 진행할 수 있다.
예컨대, 2차 식각을 등방성 건식식각법을 사용하여 진행하는 경우 HBr, Cl2 및 SF6가 혼합된 혼합가스의 플라즈마를 사용하여 진행할 수 있다. 잘 알려진 바와 같이, HBr, Cl2 또는 SF6는 실리콘(Si)과 반응성이 우수한 물질로서 실리콘층(또는 실리콘기판)을 등방성 식각하고자 할 때 많이 사용된다. 여기서, 2차 식각은 등방성식각이기 때문에 식각초기에는 제2게이트스페이서(37)에 의하여 기판(31)의 수직방향으로만 식각이 진행되지만, 수직방향으로 식각이 진행됨에 따라 제2게이트스페이서(37)가 커버(cover)하지 않는 기판(31)이 노출되면 수평(측면)방향으로의 식각이 진행된다. 이로써, 도면에 도시된 바와 같이 측벽면(38A)의 식각프로파일이 '⊂' 자 또는 '<'자 형태를 갖는 리세스패턴(38)을 형성할 수 있다.
한편, 2차 식각시 식각부산물(etch by product)이 발생할 수 있으며, 발생된 식각부산물이 리세스패턴(38)의 표면에 잔류할 수 있다. 만약, 리세스패턴(38) 표면에 식각부산물이 잔류할 경우, 식각부산물로 인하여 후속 에피택셜층 성장시 에피택셜층 내 결함(defect)이 발생하거나, 에피택셜층과 기판(31) 사이의 접착성(adhesion)을 저하되어 에피택셜층이 제대로 성장되지 않을 수 있다.
또한, 2차 식각을 플라즈마를 사용하여 진행하는 경우, 플라즈마에 의해서 리세스패턴(38)의 표면이 손상될 수 있으며, 이로 인하여 리세스패턴(38)의 표면에 결함(defect)이 발생할 수 있다. 리세스패턴(38) 표면에 형성된 결함으로 인하여 후속 에피택셜층 성장시 에피택셜층 내부로 확장되어 에피택셜층의 막질을 저하시킬 우려가 있다.
따라서, 리세스패턴(38)의 표면에 잔존하는 식각부산물과 같은 잔류물(residue) 제거 및 리세스패턴(38)의 표면 손상을 큐어링(curing)하기 위하여 도 5d에 도시된 바와 같이, 리세스패턴(38)의 표면을 세정처리(cleaning treatmant)한다. 바람직하게, 세정처리는 습식세정(wet cleaning) 또는 건식세정(dry cleaning) 중 하나를 선택하여 진행하거나, 또는 습식세정과 건식세정의 방법을 모두 사용하여 진행할 수 있다. 구체적으로, 건식세정은 CF4와 O2의 혼합가스를 사용하여 진행할 수 있으며, 습식세정은 황산(H2SO4) 및 과산화수소(H2O2)가 혼합된 혼합용액 또는 BOE(Buffered Oxide Echant, NH4F 와 HF의 혼합용액)을 사용할 수 있다.
또한, 세정처리는 후속 에피택셜층 형성 장비내에서 인시츄(in-situ)로 진행할 수 있다.
또한, 세정처리시에는 제1게이트스페이서(36) 및 제2게이트스페이서(37)의 손실을 최소화할 수 있도록 선택비가 좋은 가스 또는 용액을 사용하는 것이 바람직하다. 또한, 세정처리는 상온 내지 600℃ 범위의 낮은 온도 범위에서 진행하는 것이 좋다.
이처럼, 세정처리를 통해 리세스패턴(38) 표면의 자연산화막, 식각부산물과 같은 잔류물을 제거함과 동시에 리세스패턴(38)의 표면 손상을 큐어링함으로써, 후속 공정을 통하여 형성될 에피택설층 내 결함(defect)이 발생하는 것을 방지할 수 있다.
한편, 상술한 세정처리를 세정가스(또는 세정용액)의 화학반응을 기본 메커니즘으로 진행되기 때문에 리세스패턴(28) 표면에 잔류하는 잔류물은 효과적으로 제거할 수 있지만, 플라즈마에 의하여 생성된 리세스패턴(38) 표면 결함 예컨대, 격자 부정합(lattice unconformity)과 같은 물리적인 결함을 제거하는데는 한계가 있다.
따라서, 세정처리 후 잔존하는 리세스패턴(38) 표면의 물리적인 결함을 큐어링하기 위하여 도 5e에 도시된 바와 같이, 리세스패턴(28) 상에 보호층으로 작용하는 제1에피택셜층(39A)을 형성한다. 이때, 제1에피택셜층(39A)은 선택적 에피택셜 성장을 통하여 형성할 수 있다. 제1에피택셜층(39A)은 리세스패턴(38) 표면에 형성된 격자 부정합과 같은 물리적인 결함을 효과적으로 큐어링하기 위하여 기판(31) 예컨대, 실리콘기판과 동일한 격자상수를 갖는 물질을 사용하여 형성하는 것이 바람직하다. 즉, 제1에피택셜층(39A)은 에피택셜실리콘층으로 형성하는 것이 바람직하다.
또한, 제1에피택셜층(39A)은 소스(S) 및 드레인(D)으로 작용하는 제2에피택셜층(39B)에 도핑된 도펀트의 확산을 억제하여 소스(S) 및 드레인(D)의 접합 깊이를 얕게 유지시키는 역할을 수행한다. 따라서, 제1에피택셜층(39A)은 도펀트가 도핑되지 않은 언도프드 에리택셜실리콘층으로 형성하는 것이 바람직하다.
다음으로, 제1에피택셜층(39A) 상에서 리세스패턴(38)을 매립하도록 에피택셜 성장 장치를 사용하여 제2에피택셜층(39B)을 성장시킨다. 이때, 제2에피택셜 층(39B)은 소스(S) 및 드레인(D)으로 작용하며, 기판(31) 예컨대, 실리콘기판과 격자상수가 서로 다른 물질이다. 이처럼, 기판(31)과 서로 다른 격자상수를 갖는 물질을 사용하여 제2에피택셜층(39B)을 형성함으로써, 소스(S) 및 드레인(D) 사이의 기판(31)에 스트레인드 채널(C)을 형성할 수 있다.
여기서, 제2에피택셜층(39B)의 성장 두께는 리세스패턴(38)의 깊이 및 소자 특성에 따라 결정되는 것으로 바람직하게는 100Å ∼ 2000Å의 범위이다.
또한, 제2에피택셜층(39B)은 에피택셜 성장 예컨대, 선택적 에피택셜 성장을 통하여 형성할 수 있으며, 제1에피택셜층(39A)과 인시츄로 형성할 수 있다. 이때, 제2에피택셜층(39B)은 에피택셜실리콘층(Epitaxial Si layer)을 포함하며, 에피택셜실리콘층에 저마늄(Ge) 또는 카본(carbon) 중 어느 하나가 함유되거나, 또는 이들이 모두 함유된 에피택셜실리콘층으로 형성하는 것이 바람직하다. 예컨대, 제2에피택셜층(39B)은 에피택셜실리콘저마늄층(Epitaxial SiGe layer), 에피택셜실리콘카본층(Epitaxial SiC layer) 및 에피택셜실리콘저마늄카본층(Epitaxial SiGeC layer)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
또한, 제2에피택셜층(39B)에 함유된 저마늄 또는 카본의 종류에 따라서 반도체 소자의 전기적인 특성을 조절할 수 있다. 따라서, PMOS의 경우 제2에피택셜층(39B)은 에피택셜실리콘저마늄층(Epitaxial SiGe layer)으로 형성하는 것이 바람직한데, 이는 에피택셜실리콘저마늄층이 채널(C)에 압축응력(compressive stress)을 인가하여 정공(hole)의 이동도(mobility)가 증가하기 때문이다. 그리고, NMOS의 경우 제2에피택셜층(39B)은 에피택셜실리콘카본층(Epitaxial SiC layer)으로 형성 하는 것이 바람직한데, 이는 에피택셜실리콘카본층이 채널(C)에 인장응력(tensile stress)을 인가하여 전자(electron)의 이동도(mobility)가 증가하기 때문이다.
또한, 제2에피택셜층(39B)에 함유된 저마늄(Ge) 또는 카본(carbon)의 농도에 따라 채널(C)에 인가되는 응력(stress)의 양을 조절할 수 있다. 왜냐하면, 제2에피택셜층(39B)에 함유되는 저마늄 또는 카본의 농도가 증가할수록 기판(31)과 제2에피택셜층(39B) 사이의 격자상수 차이가 증가하기 때문이다. 기판(31)과 제2에피택셜층(39B) 사이의 격자상수 차이가 증가할수록 채널(C)에 인가되는 응력의 양이 증가하기 때문에 보다 효과적으로 스트레인드 채널(C)을 형성할 수 있다. 하지만, 제2에피택셜층(39B)에 함유된 저마늄 또는 카본의 농도가 증가할수록 제2에피택셜층(39B)의 막질이 저하되는 트레이드 오프(trade off) 관계가 성립된다. 따라서, 에피택셜실리콘저마늄층에 함유되는 저마늄의 농도는 5% ~ 50%, 에피택셜실리콘카본층에 함유되는 카본의 농도는 0.1% ~ 10% 범위를 갖도록 제어하는 것이 바람직하다.
또한, 제2에피택셜층(39B)은 소스(S) 및 드레인(D)으로 작용하기 때문에 도펀트(dopant)를 포함할 수 있다. 이때, 도펀트 종류, 도핑농도 및 도핑방법은 소자 특성에 따라 결정되고 조절될 수 있다. 도펀트의 종류는 소자의 특성에 따라 PMOS의 경우 붕소(Boron)와 같은 P형 도펀트를 사용할 수 있으며, NMOS의 경우 인(P) 또는 비소(As)와 같은 N형 도편트를 사용할 수 있다. 도핑농도는 1×1016 ∼ 1×1021 atoms/cm3 범위를 갖도록 할 수 있다. 그리고, 도핑방법은 제2에피택셜층(39B) 성장 과 동시에 인시츄(in-situ)로 도핑하거나, 또는 제2에피택셜층(39B)을 성장시킨 후에 이온주입(ion implantation)하는 방법을 사용하여 도핑할 수 있다.
상술한 제1에피택셜층(39A) 및 제2에피택셜층(39B)은 LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD) 또는 APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)로 이루어진 그룹으로부터 선택된 어느 하나의 장비에서 진행할 수 있다. 그리고, 제1에피택셜층(39A) 및 제2에피택셜층(39B)은 400℃ ∼ 800℃ 범위의 온도에서 성장시킬 수 있다.
상술한 공정과정을 통하여 본 발명의 제2실시예에 따른 스트레인드 채널(C)을 갖는 반도체 소자를 제조할 수 있다.
이와 같이, 본 발명은 게이트패턴(35) 아래로 측벽면(38A)이 확장된 리세스패턴(38)을 구비함으로써, 리세스패턴(38)의 깊이를 증가시키지 않고도 제2에피택셜층(39B)의 체적을 증가시킬 수 있다. 즉, 제2에피택셜층(39B)의 성장 두께를 증가시키지 않고도 제2에피택셜층(39B)의 체적을 증가시킬 수 있다.
이처럼, 제2에피택셜층(39B)의 체적을 증가시킴으로써, 채널(C)에 효과적으로 스트레인을 유발할 수 있으며, 이를 통하여 스트레인드 채널을 갖는 반도체 소자의 전기적인 특성을 향상시킬 수 있다. 또한, 제2에피택셜층(39B)의 체적을 증가시킴으로써, 제2에피택셜층(39B) 내 함유되는 저마늄 또는 카본의 농도를 감소시킬 수 있으며, 이를 통하여 제2에피택셜층(39B)의 막질을 향상시킬 수 있다.
그리고, 제2에피택셜층(39B)의 성장두께를 증가시키지 않음으로써, 막내 결 함(defect)이 없는 즉, 우수한 막질을 갖는 제2에피택셜층(39B)을 형성할 수 있으며, 제2에피택셜층(39B)의 생산성을 향상시킬 수 있다.
또한, 본 발명은 제1에피택셜층(39A)을 형성함으로써, 소스(S) 및 드레인(D)으로 작용하는 제2에피택셜층(39B)으로부터의 도펀트 확산을 억제하여 소스(S) 및 드레인(D)의 접합 깊이를 조절할 수 있으며, 리세스패턴(38) 표면에 잔류하는 결함을 제거하여 제2에피택셜층(39B)의 성장을 안정적으로 수행할 수 있다.
결국, 본 발명은 스트레인드 채널을 갖는 반도체 소자의 동작 속도 및 동작 전류를 증가시킬 수 있으며, 반도체 소자의 제조 수율(yield)을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 스트레인드 채널을 갖는 반도체 소자를 도시한 단면도.
도 2는 본 발명의 제1실시예에 따른 스트레인드 채널을 갖는 반도체 소자를 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 스트레인드 채널을 갖는 반도체 소자의 제조방법을 도시한 공정단면도.
도 4는 본 발명의 제2실시예에 따른 스트레인드 채널을 갖는 반도체 소자를 도시한 단면도.
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 스트레인드 채널을 갖는 반도체 소자의 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
21, 31 : 기판 22, 32 : 게이트절연막
23, 33 : 게이트전극 24, 34 : 게이트하드마스크막
25, 35 : 게이트패턴 26, 36 : 제1게이트스페이서
27, 37 : 제2게이트스페이서 28, 38 : 리세스패턴
28A, 38A : 리세스패턴 측벽면 29, 39 : 에피택셜층
39A : 제1에피택셜층 39B : 제2에피택셜층
S : 소스 D : 드레인
C : 채널

Claims (25)

  1. 기판상에 형성된 게이트패턴;
    상기 게이트패턴 양측 기판에 형성되고, 상기 게이트패턴 아래로 측벽면이 확장된 리세스패턴;
    상기 리세스패턴을 매립하고, 상기 게이트패턴 아래에서 스트레인드 채널을 형성하는 소스 및 드레인; 및
    상기 기판과 상기 소스 및 드레인 사이에 게재된 보호층
    을 포함하는 반도체 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 소스 및 드레인은 선택적 에피택셜 성장에 의해 형성된 에피택셜층인 반도체 소자.
  4. 제1항에 있어서,
    상기 소스 및 드레인은 에피택셜실리콘저마늄층, 에피택셜실리콘카본층 및 에피택셜실리콘저마늄카본층으로 이루어진 그룹으로부터 선택된 어느 하나인 반도체 소자.
  5. 제4항에 있어서,
    상기 에피택셜실리콘저마늄층에서 저마늄의 농도는 5% ~ 50%인 반도체 소자.
  6. 제4항에 있어서,
    상기 에피택셜실리콘카본층에서 카본의 농도는 0.1% ~ 10%인 반도체 소자.
  7. 제1항에 있어서,
    상기 소스 및 드레인은 P형 도펀트 또는 N형 도펀트가 도핑된 에피택셜층인 반도체 소자.
  8. 제1항에 있어서,
    상기 보호층은 상기 기판과 격자상수가 동일한 물질인 반도체 소자.
  9. 제1항에 있어서,
    상기 보호층은 선택적 에피택셜 성장을 통해 형성된 에피택셜층인 반도체 소자.
  10. 제1항에 있어서,
    상기 보호층은 에피택셜실리콘층인 반도체 소자.
  11. 제1항, 제3항 내지 제10항 중 어느 한 항에 있어서,
    상기 기판은 실리콘기판이고, 상기 소스 및 드레인은 상기 기판과 격자상수가 서로 다른 물질인 반도체 소자.
  12. 기판상에 게이트패턴을 형성하는 단계;
    상기 게이트패턴 양측의 상기 기판을 식각하여 상기 게이트패턴 아래로 측벽면이 확장된 리세스패턴을 형성하는 단계; 및
    상기 리세스패턴 표면에 보호층을 형성하는 단계;
    에피택셜 성장을 통하여 상기 리세스패턴을 매립하는 소스 및 드레인을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  13. 삭제
  14. 제12항에 있어서,
    상기 리세스패턴을 형성하는 단계는,
    상기 게이트패턴 양측벽에 제1게이트스페이서를 형성하는 단계;
    비등방성식각법을 이용하여 상기 게이트패턴 및 상기 제1게이트스페이서를 식각장벽으로 상기 기판을 소정 깊이로 1차 식각하는 단계;
    상기 게이트패턴 양측벽 및 상기 1차 식각시 노출된 상기 기판 측벽에 제2게이트스페이서를 형성하는 단계; 및
    등방성식각법을 이용하여 상기 게이트패턴 및 상기 제2게이트스페이서를 식각장벽으로 상기 기판을 2차 식각하는 단계
    를 포함하는 반도체 소자의 제조방법.
  15. 제14항에 있어서,
    상기 1차 식각시 식각깊이는 상기 리세스패턴의 전체 높이 대비 20% ~ 50%인 반도체 소자의 제조방법.
  16. 제12항에 있어서,
    상기 소스 및 드레인은 선택적 에피택셜 성장(SEG)을 통하여 성장시킨 에피택셜층으로 형성하는 반도체 소자의 제조방법.
  17. 제12항에 있어서,
    상기 소스 및 드레인은 에피택셜실리콘저마늄층, 에피택셜실리콘카본층 및 에피택셜실리콘저마늄카본층으로 이루어진 그룹으로부터 선택된 어느 하나로 형성하는 반도체 소자의 제조방법.
  18. 제17항에 있어서,
    상기 에피택셜실리콘저마늄층에서 저마늄의 농도는 5∼50%인 반도체 소자의 제조방법.
  19. 제17항에 있어서,
    상기 에피택셜실리콘카본층에서 카본의 농도는 0.1∼10%인 반도체 소자의 제조방법.
  20. 제12항에 있어서,
    상기 소스 및 드레인은 P형 도펀트 또는 N형 도펀트가 도핑된 에피택셜층으로 형성하는 반도체 소자의 제조방법.
  21. 제12항에 있어서,
    상기 보호층은 상기 기판과 격자상수가 동일한 물질로 형성하는 반도체 소자의 제조방법.
  22. 제12항에 있어서,
    상기 보호층은 선택적 에피택셜 성장(SEG)을 통하여 성장시킨 에피택셜층으로 형성하는 반도체 소자의 제조방법.
  23. 제12항에 있어서,
    상기 보호층은 에피택셜실리콘층으로 형성하는 반도체 소자의 제조방법.
  24. 제12항에 있어서,
    상기 소스 및 드레인과 상기 보호층은 인시츄로 형성하는 반도체 소자의 제조방법.
  25. 제12항, 제14항 내지 제24항 중 어느 한 항에 있어서,
    상기 소스 및 드레인은 상기 기판과 격자상수가 서로 다른 물질로 형성하는 반도체 소자의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200066545A (ko) * 2018-11-30 2020-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 전계 효과 트랜지스터 디바이스 및 그 형성 방법

Families Citing this family (224)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008049733B3 (de) * 2008-09-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand zum Kanalgebiet und Verfahren zur Herstellung des Transistors
US8623728B2 (en) * 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US9698054B2 (en) * 2010-10-19 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of a p-type field effect transistor
US8455952B2 (en) * 2010-11-22 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer elements for semiconductor device
US8709897B2 (en) * 2010-11-30 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. High performance strained source-drain structure and method of fabricating the same
DE102010064282B4 (de) * 2010-12-28 2012-09-06 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Transistor mit eingebetteten sigma-förmigen sequenziell hergestellten Halbleiterlegierungen
US8704306B2 (en) 2011-03-10 2014-04-22 Tsinghua University Strained Ge-on-insulator structure and method for forming the same
US8890209B2 (en) 2011-03-10 2014-11-18 Tsinghua University Strained GE-ON-insulator structure and method for forming the same
US8786017B2 (en) * 2011-03-10 2014-07-22 Tsinghua University Strained Ge-on-insulator structure and method for forming the same
CN102779752A (zh) * 2011-05-12 2012-11-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US8497180B2 (en) * 2011-08-05 2013-07-30 Globalfoundries Inc. Transistor with boot shaped source/drain regions
US8884341B2 (en) * 2011-08-16 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits
US8815712B2 (en) * 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US9224604B2 (en) * 2012-04-05 2015-12-29 Globalfoundries Inc. Device and method for forming sharp extension region with controllable junction depth and lateral overlap
CN103545366B (zh) * 2012-07-16 2018-02-13 中国科学院微电子研究所 半导体器件及其制造方法
CN103594366A (zh) * 2012-08-14 2014-02-19 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN103594370B (zh) * 2012-08-16 2016-07-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US10134896B2 (en) * 2013-03-01 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Cyclic deposition etch chemical vapor deposition epitaxy to reduce EPI abnormality
JP2014220387A (ja) * 2013-05-08 2014-11-20 東京エレクトロン株式会社 プラズマエッチング方法
US9339733B2 (en) 2013-05-22 2016-05-17 Wesley John Boudville Barcode-based methods to enhance mobile multiplayer games
US9024368B1 (en) * 2013-11-14 2015-05-05 Globalfoundries Inc. Fin-type transistor structures with extended embedded stress elements and fabrication methods
CN104851911A (zh) * 2014-02-14 2015-08-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US10008383B2 (en) * 2014-03-10 2018-06-26 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
CN105097484A (zh) * 2014-04-21 2015-11-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
KR102155327B1 (ko) 2014-07-07 2020-09-11 삼성전자주식회사 전계 효과 트랜지스터 및 그 제조 방법
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
CN105762185A (zh) * 2014-12-16 2016-07-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
US9406680B1 (en) * 2015-02-13 2016-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US9443957B1 (en) * 2015-03-12 2016-09-13 International Business Machines Corporation Self-aligned source and drain regions for semiconductor devices
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US9812570B2 (en) * 2015-06-30 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
KR102597978B1 (ko) 2017-11-27 2023-11-06 에이에스엠 아이피 홀딩 비.브이. 배치 퍼니스와 함께 사용하기 위한 웨이퍼 카세트를 보관하기 위한 보관 장치
CN111344522B (zh) 2017-11-27 2022-04-12 阿斯莫Ip控股公司 包括洁净迷你环境的装置
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
KR20200108016A (ko) 2018-01-19 2020-09-16 에이에스엠 아이피 홀딩 비.브이. 플라즈마 보조 증착에 의해 갭 충진 층을 증착하는 방법
TW202325889A (zh) 2018-01-19 2023-07-01 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
CN111699278B (zh) 2018-02-14 2023-05-16 Asm Ip私人控股有限公司 通过循环沉积工艺在衬底上沉积含钌膜的方法
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
TWI811348B (zh) 2018-05-08 2023-08-11 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11270899B2 (en) 2018-06-04 2022-03-08 Asm Ip Holding B.V. Wafer handling chamber with moisture reduction
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
US10797133B2 (en) * 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
CN112292478A (zh) 2018-06-27 2021-01-29 Asm Ip私人控股有限公司 用于形成含金属的材料的循环沉积方法及包含含金属的材料的膜和结构
TWI815915B (zh) 2018-06-27 2023-09-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於形成含金屬材料及包含含金屬材料的膜及結構之循環沉積方法
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
CN110660669B (zh) * 2018-06-29 2024-01-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
TW202037745A (zh) 2018-12-14 2020-10-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成裝置結構之方法、其所形成之結構及施行其之系統
TW202405220A (zh) 2019-01-17 2024-02-01 荷蘭商Ａｓｍ Ｉｐ 私人控股有限公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20200102357A (ko) 2019-02-20 2020-08-31 에이에스엠 아이피 홀딩 비.브이. 3-d nand 응용의 플러그 충진체 증착용 장치 및 방법
CN111593319B (zh) 2019-02-20 2023-05-30 Asm Ip私人控股有限公司 用于填充在衬底表面内形成的凹部的循环沉积方法和设备
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
JP2020136678A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための方法および装置
JP2020133004A (ja) 2019-02-22 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材を処理するための基材処理装置および方法
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
US11742198B2 (en) 2019-03-08 2023-08-29 Asm Ip Holding B.V. Structure including SiOCN layer and method of forming same
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
KR20200141002A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP7499079B2 (ja) 2019-07-09 2024-06-13 エーエスエム・アイピー・ホールディング・ベー・フェー 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
CN112242296A (zh) 2019-07-19 2021-01-19 Asm Ip私人控股有限公司 形成拓扑受控的无定形碳聚合物膜的方法
TW202113936A (zh) 2019-07-29 2021-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於利用n型摻雜物及/或替代摻雜物選擇性沉積以達成高摻雜物併入之方法
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
CN112323048B (zh) 2019-08-05 2024-02-09 Asm Ip私人控股有限公司 用于化学源容器的液位传感器
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
KR20210042810A (ko) 2019-10-08 2021-04-20 에이에스엠 아이피 홀딩 비.브이. 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법
CN112635282A (zh) 2019-10-08 2021-04-09 Asm Ip私人控股有限公司 具有连接板的基板处理装置、基板处理方法
KR20210043460A (ko) 2019-10-10 2021-04-21 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
US12009241B2 (en) 2019-10-14 2024-06-11 Asm Ip Holding B.V. Vertical batch furnace assembly with detector to detect cassette
TWI834919B (zh) 2019-10-16 2024-03-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽之拓撲選擇性膜形成之方法
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
US11450529B2 (en) 2019-11-26 2022-09-20 Asm Ip Holding B.V. Methods for selectively forming a target film on a substrate comprising a first dielectric surface and a second metallic surface
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11885013B2 (en) 2019-12-17 2024-01-30 Asm Ip Holding B.V. Method of forming vanadium nitride layer and structure including the vanadium nitride layer
KR20210080214A (ko) 2019-12-19 2021-06-30 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
TW202140135A (zh) 2020-01-06 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氣體供應總成以及閥板總成
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
TW202129068A (zh) 2020-01-20 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 形成薄膜之方法及修飾薄膜表面之方法
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
TW202146882A (zh) 2020-02-04 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
TW202146715A (zh) 2020-02-17 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於生長磷摻雜矽層之方法及其系統
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Ａｓｍ Ｉｐ控股公司 專用於零件清潔的系統
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210116249A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 록아웃 태그아웃 어셈블리 및 시스템 그리고 이의 사용 방법
CN113394086A (zh) 2020-03-12 2021-09-14 Asm Ip私人控股有限公司 用于制造具有目标拓扑轮廓的层结构的方法
US11271096B2 (en) * 2020-04-01 2022-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming fin field effect transistor device structure
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
TW202146831A (zh) 2020-04-24 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法
TW202140831A (zh) 2020-04-24 2021-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含氮化釩層及包含該層的結構之方法
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
KR20210145080A (ko) 2020-05-22 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 과산화수소를 사용하여 박막을 증착하기 위한 장치
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
KR20220006455A (ko) 2020-07-08 2022-01-17 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
KR20220010438A (ko) 2020-07-17 2022-01-25 에이에스엠 아이피 홀딩 비.브이. 포토리소그래피에 사용하기 위한 구조체 및 방법
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
US11725280B2 (en) 2020-08-26 2023-08-15 Asm Ip Holding B.V. Method for forming metal silicon oxide and metal silicon oxynitride layers
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
US12009224B2 (en) 2020-09-29 2024-06-11 Asm Ip Holding B.V. Apparatus and method for etching metal nitrides
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
TW202217037A (zh) 2020-10-22 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積釩金屬的方法、結構、裝置及沉積總成
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
KR20220076343A (ko) 2020-11-30 2022-06-08 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치의 반응 챔버 내에 배열되도록 구성된 인젝터
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070096507A (ko) * 2006-03-24 2007-10-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20070100787A (ko) * 2005-01-04 2007-10-11 인텔 코오퍼레이션 Ｃｖｄ 에칭 및 증착 시퀀스에 의해 형성되는 ｃｍｏｓ트랜지스터 접합 영역들
KR20080098894A (ko) * 2007-05-07 2008-11-12 주식회사 하이닉스반도체 스트레인드채널을 갖는 반도체소자 및 그 제조 방법

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950000141B1 (ko) * 1990-04-03 1995-01-10 미쓰비시 뎅끼 가부시끼가이샤 반도체 장치 및 그 제조방법
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
US7307273B2 (en) * 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
US6703648B1 (en) * 2002-10-29 2004-03-09 Advanced Micro Devices, Inc. Strained silicon PMOS having silicon germanium source/drain extensions and method for its fabrication
US6933577B2 (en) * 2003-10-24 2005-08-23 International Business Machines Corporation High performance FET with laterally thin extension
US7138320B2 (en) * 2003-10-31 2006-11-21 Advanced Micro Devices, Inc. Advanced technique for forming a transistor having raised drain and source regions
US20050156229A1 (en) * 2003-12-16 2005-07-21 Yeap Geoffrey C. Integrated circuit device and method therefor
US7413957B2 (en) * 2004-06-24 2008-08-19 Applied Materials, Inc. Methods for forming a transistor
US7060579B2 (en) * 2004-07-29 2006-06-13 Texas Instruments Incorporated Increased drive current by isotropic recess etch
US7402870B2 (en) * 2004-10-12 2008-07-22 International Business Machines Corporation Ultra shallow junction formation by epitaxial interface limited diffusion
US7402872B2 (en) * 2004-11-18 2008-07-22 Intel Corporation Method for forming an integrated circuit
JP4984665B2 (ja) * 2005-06-22 2012-07-25 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7494858B2 (en) * 2005-06-30 2009-02-24 Intel Corporation Transistor with improved tip profile and method of manufacture thereof
US7358551B2 (en) * 2005-07-21 2008-04-15 International Business Machines Corporation Structure and method for improved stress and yield in pFETs with embedded SiGe source/drain regions
US7238561B2 (en) * 2005-08-02 2007-07-03 Freescale Semiconductor, Inc. Method for forming uniaxially strained devices
US7608515B2 (en) * 2006-02-14 2009-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion layer for stressed semiconductor devices
DE102006015077B4 (de) * 2006-03-31 2010-12-23 Advanced Micro Devices, Inc., Sunnyvale Transistor mit abgesenkten Drain- und Source-Gebieten und Verfahren zur Herstellung desselben
US8207523B2 (en) * 2006-04-26 2012-06-26 United Microelectronics Corp. Metal oxide semiconductor field effect transistor with strained source/drain extension layer
DE102006019937B4 (de) * 2006-04-28 2010-11-25 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines SOI-Transistors mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers
US7800182B2 (en) * 2006-11-20 2010-09-21 Infineon Technologies Ag Semiconductor devices having pFET with SiGe gate electrode and embedded SiGe source/drain regions and methods of making the same
US7858529B2 (en) * 2006-12-18 2010-12-28 United Microelectronics Corp. Treatment method of semiconductor, method for manufacturing MOS, and MOS structure
JP5326274B2 (ja) * 2007-01-09 2013-10-30 ソニー株式会社 半導体装置および半導体装置の製造方法
KR100844933B1 (ko) * 2007-06-26 2008-07-09 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
US20090032880A1 (en) * 2007-08-03 2009-02-05 Applied Materials, Inc. Method and apparatus for tunable isotropic recess etching of silicon materials
US7791112B2 (en) * 2007-10-04 2010-09-07 International Business Machines Corporation Channel stress engineering using localized ion implantation induced gate electrode volumetric change
JP2009152394A (ja) * 2007-12-20 2009-07-09 Toshiba Corp 半導体装置及びその製造方法
US7906384B2 (en) * 2008-03-13 2011-03-15 International Business Machines Corporation Semiconductor devices having tensile and/or compressive stress and methods of manufacturing

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070100787A (ko) * 2005-01-04 2007-10-11 인텔 코오퍼레이션 Ｃｖｄ 에칭 및 증착 시퀀스에 의해 형성되는 ｃｍｏｓ트랜지스터 접합 영역들
KR20070096507A (ko) * 2006-03-24 2007-10-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20080098894A (ko) * 2007-05-07 2008-11-12 주식회사 하이닉스반도체 스트레인드채널을 갖는 반도체소자 및 그 제조 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
논문1

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200066545A (ko) * 2018-11-30 2020-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 전계 효과 트랜지스터 디바이스 및 그 형성 방법
KR102258946B1 (ko) * 2018-11-30 2021-06-03 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 전계 효과 트랜지스터 디바이스 및 그 형성 방법
US11088028B2 (en) 2018-11-30 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same
US11527442B2 (en) 2018-11-30 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same

Also Published As

Publication number Publication date
US8253204B2 (en) 2012-08-28
KR20090110487A (ko) 2009-10-22
US20120302024A1 (en) 2012-11-29
US20090261349A1 (en) 2009-10-22
US8912068B2 (en) 2014-12-16

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