KR20200066545A - 핀 전계 효과 트랜지스터 디바이스 및 그 형성 방법 - Google Patents

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치엔-웨이 리
치엔-훙 첸
웬-추 시아오
이-치아 예오
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Abstract

일 실시예에서, 반도체 디바이스를 형성하는 방법은 기판 위로 돌출된 핀을 형성하는 단계; 핀 위에 게이트 구조체를 형성하는 단계; 핀 내에 그리고 게이트 구조체에 인접하여 리세스를 형성하는 단계; 리세스를 세정하기 위해 습식 에칭 공정을 수행하는 단계; 리세스를 플라즈마 공정으로 처리하는 단계; 및 플라즈마 공정 및 습식 에칭 공정 후에 리세스를 세정하기 위해 건식 에칭 공정을 수행하는 단계를 포함한다.

Description

핀 전계 효과 트랜지스터 디바이스 및 그 형성 방법{FIN FIELD-EFFECT TRANSISTOR DEVICE AND METHOD OF FORMING THE SAME}
우선권 주장 및 상호 참조
본 출원은 2018년 11월 30일자에 출원된, 발명의 명칭이 "핀 전계 효과 트랜지스터 디바이스 및 그 형성 방법(Fin Field-Effect Transistor Device and Method of Forming the Same)"인, 미국 가출원 제62/773,909호의 우선권을 주장하며, 이 가출원은 참조에 의해 그 전체가 본 명세서에 포함된다.
반도체 산업은 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 계속되는 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 이러한 직접 밀도의 향상은 최소 피처 크기의 반복된 축소로 인한 것으로, 이는 주어진 영역에 더욱 많은 컴포넌트들이 집적될 수 있도록 한다.
핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 디바이스는 집적 회로에서 일반적으로 사용되고 있다. FinFET 디바이스는 기판으로부터 돌출된 반도체 핀을 포함하는 3차원 구조를 갖는다. FinFET 디바이스의 전도성 채널 내의 전하 캐리어의 흐름을 제어하도록 구성된 게이트 구조체가 반도체 핀 주위를 둘러싼다. 예를 들어, 3중 게이트 FinFET 디바이스에서, 게이트 구조체는 반도체 핀의 3면 주위를 둘러싸며, 이에 따라 반도체 핀의 3면 상에 전도성 채널을 형성한다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따라, 핀 전계 효과 트랜지스터(FinFET) 디바이스의 사시도를 도시한다.
도 2 내지 도 8, 도 9a 내지 도 9c, 도 10, 도 11, 도 12a, 및 도 12b는 일 실시예에 따라, 다양한 제조 단계에서의 FinFET 디바이스의 다양한 단면도를 도시한다.
도 13은 일부 실시예들에 따라, 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다.
다음의 발명개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 하는 실시예들을 또한 포함할 수 있다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
본 발명개시의 실시예들은 FinFET 디바이스를 형성하는 맥락에서 논의되며, 특히 리세스 내에 소스/드레인 영역을 형성하기 위한 준비로 FinFET 디바이스의 핀의 리세스를 세정하는 맥락에서 논의된다. 개시된 실시예들이 예로서 FinFET 디바이스를 사용하여 논의되었지만, 개시된 방법은 또한 평면 디바이스와 같은 다른 유형의 디바이스에도 사용될 수 있다.
일부 실시예들에서, 반도체 물질의 표면을 세정하기 위한 세정 방법은 순차적으로 수행되는 3 개의 세정 단계를 포함한다. 일 실시예에서, 3 개의 세정 단계는 순차적으로 수행되는 플라즈마 세정 단계, 습식 에칭 단계 및 건식 에칭 단계를 포함한다. 다른 실시예에서, 3 개의 세정 단계는 순차적으로 수행되는 습식 에칭 단계, 플라즈마 세정 단계 및 건식 에칭 단계를 포함한다. 습식 에칭 단계 및 건식 에칭 단계는 반도체 물질의 표면에서 산화물 층을 제거할 수 있고, 플라즈마 세정 단계는 산화물 층과 반도체 물질 사이에 배치된 탄소, 불소 및 산소와 같은 불순물을 제거할 수 있다. 일부 실시예들에서, 플라즈마 세정 단계는 반도체 물질의 표면을 수소 라디칼 및 원자 수소(예를 들어, H2 가스)로 처리함으로써 수행된다. 일부 실시예들에서, 3 단계 세정 방법은 소스/드레인 영역의 에피택셜 성장을 위한 준비로 FinFET 디바이스의 핀의 리세스를 세정하기 위해 사용되며, 이 경우 플라즈마 세정 단계는 불순물을 제거하는 세정 공정으로서 기능할뿐만 아니라, 반도체 물질의 일부를 제거하여 리세스의 프로파일(예를 들어, 폭, 깊이)을 조정한다. 일부 실시예들에서, 플라즈마 세정 단계의 압력을 조정함으로써, 플라즈마 세정 단계의 측 방향 에칭률과 수직 에칭률 간의 비율이 조정되어, 리세스의 프로파일을 미세 조정할 수 있다. 그 결과, 드레인 유도 장벽 감소(drain induced barrier lowering; DIBL)가 미세 조정될 수 있고, 디바이스의 채널 저항(Rch) 및 접촉 저항(Rsd)이 조정될 수 있다(예를 들어, 낮아짐).
도 1은 FinFET(30)의 일례를 사시도로 도시한다. FinFET(30)은 기판(50) 및 기판(50) 위로 돌출된 핀(64)을 포함한다. 격리 영역(62)이 핀(64)의 대향 측면 상에 형성되고, 핀(64)은 격리 영역(62) 위로 돌출된다. 게이트 유전체(66)가 핀(64)의 측벽을 따라 그리고 핀(36)의 상부 표면을 위에 있으며, 게이트 전극(68)이 게이트 유전체(66) 위에 있다. 소스/드레인 영역(80)이 핀(64) 내에 그리고 게이트 유전체(66) 및 게이트 전극(68)의 대향 측면 상에 있다. 도 1은 또한 나중 도면들에서 사용되는 기준 단면을 도시한다. 단면(B-B)은 FinFET(30)의 게이트 전극(68)의 세로 축을 따라 연장된다. 단면(A-A)은 단면(B-B)에 수직이고, 핀(64)의 세로 축을 따르고, 예를 들어, 소스/드레인 영역(80) 사이의 전류 흐름의 방향에 있다. 단면(C-C)은 단면(B-B)과 평행하고, 소스/드레인 영역(80)에 걸쳐있다. 후속 도면들은 명확성을 위해 이러한 기준 단면을 참조한다.
도 2 내지 도 8, 도 9a 내지 도 9c, 도 10, 도 11, 도 12a 및 도 12b는 일부 실시예들에 따라, 다양한 제조 단계에서의 FinFET 디바이스(100)의 단면도이다. FinFET 디바이스(100)는 도 1의 FinFET(30)와 유사하지만, 다수의 핀 및 다수의 게이트 구조체를 갖는다. 도 2 내지 도 5는 단면(B-B)을 따른 FinFET 디바이스(100)의 단면도를 도시한다. 도 6 내지 도 8, 도 9a, 도 10, 도 11 및 도 12a는 단면(A-A)을 따른 FinFET 디바이스(100)의 단면도를 도시한다. 도 9b 및 도 9c는 단면(C-C)을 따른 FinFET 디바이스(100)의 단면도를 도시한다. 도 12b는 단면(B-B)을 따른 FinFET 디바이스(100)의 단면도를 도시한다.
도 2는 기판(50)의 단면도를 도시한다. 기판(50)은 벌크 반도체, 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있고, (예컨대, p 형 또는 n 형 도펀트로) 도핑되거나 비도핑될 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연 층 상에 형성된 반도체 물질 층을 포함한다. 절연 층은, 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연 층은 기판 상에 제공되고, 통상적으로, 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 경사 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
도 3을 참조하면, 도 2에 도시된 기판(50)은, 예를 들어, 포토 리소그래피 및 에칭 기술을 사용하여 패턴화된다. 예를 들어, 패드 산화물 층(52) 및 상부의 패드 질화물 층(56)과 같은 마스크 층이 기판(50) 위에 형성된다. 패드 산화물 층(52)은, 예를 들어, 열 산화 공정을 사용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 패드 산화물 층(52)은 기판(50)과 상부의 패드 질화물 층(56) 사이에서 접착 층으로서의 역할을 할 수 있다. 일부 실시예들에서, 패드 질화물 층(56)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 또는 이들의 조합 등으로 형성되며, 예로서 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD) 또는 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD)을 사용하여 형성될 수 있다.
마스크 층은 포토 리소그래피 기술을 사용하여 패턴화될 수 있다. 일반적으로, 포토 리소그래피 기술은 포토 레지스트 물질의 일부를 제거하기 위해 증착, 조사(노광) 및 현상되는 포토 레지스트 물질(도시하지 않음)을 사용한다. 나머지 포토 레지스트 물질은 이 예에서 마스크 층과 같은 하부 물질을 에칭과 같은 후속 공정 단계로부터 보호한다. 이 예에서, 포토 레지스트 물질은 도 3에 도시된 바와 같이 패드 산화물 층(52) 및 패드 질화물 층(56)을 패턴화하여 패턴화된 마스크(58)를 형성하기 위해 사용된다.
패턴화된 마스크(58)는 후속하여 기판(50)의 노출된 부분을 패턴화하여 트렌치(61)를 형성하기 위해 사용되어, 이에 의해 도 3에 도시된 바와 같이 인접한 트렌치(61) 사이에 반도체 핀(64)(예를 들어, 64A 및 64B)을 정의한다. 일부 실시예들에서, 반도체 핀(64)은, 예를 들어, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 또는 이들의 조합 등을 사용하여 기판(50) 내에 트렌치를 에칭함으로써 형성된다. 에칭 공정은 이방성일 수 있다. 일부 실시예들에서, 트렌치(61)는 서로 평행한 스트립(위에서 볼 때)일 수 있고, 서로에 대하여 밀접하게 이격될 수 있다. 일부 실시예들에서, 트렌치(61)는 연속적일 수 있고, 반도체 핀(64)을 둘러쌀 수 있다. 반도체 핀(64)은 또한 이하에서 핀(64)으로 지칭될 수도 있다.
핀(64)은 임의의 적합한 방법에 의해 패턴화될 수 있다. 예를 들어, 핀(64)은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토 리소그래피 공정을 사용하여 패턴화될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토 리소그래피 및 자기 정렬 공정을 결합하여, 예를 들어, 단일의 직접 포토 리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성하게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고, 포토 리소그래피 공정을 사용하여 패턴화된다. 스페이서가 자기 정렬 공정을 사용하여 패턴화된 희생 층 옆에 형성된다. 그런 다음, 희생 층은 제거되고, 나머지 스페이서 또는 맨드릴이 핀을 패턴화하기 위해 사용될 수 있다.
도 4는 격리 영역(62)을 형성하기 위해 이웃하는 반도체 핀(64) 사이에 절연 물질의 형성을 도시한다. 절연 물질은 실리콘 산화물, 질화물, 또는 이들의 조합 등과 같은 산화물일 수 있고, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)(예컨대, 산화물과 같은 다른 물질로 변환시키기 위해 원격 플라즈마 시스템 및 후 경화에서의 CVD 기반 물질 증착) 또는 이들의 조합 등에 의해 형성될 수 있다. 다른 절연 물질 및/또는 다른 형성 공정이 사용될 수 있다. 도시된 실시예에서, 절연 물질은 FCVD 공정에 의해 형성된 실리콘 산화물이다. 일단 절연 물질이 형성되면, 어닐링 공정이 수행될 수 있다. 화학적 기계적 연마(chemical mechanical polish; CMP)와 같은 평탄화 공정이 임의의 과도한 절연 물질을 제거하고, 동일 평면 상에 있는 반도체 핀(64)의 상부 표면 및 격리 영역(62)의 상부 표면을 형성할 수 있다(도시되지 않음). 패턴화된 마스크(58)(도 3 참조)는 또한 평탄화 공정에 의해 제거될 수 있다.
일부 실시예들에서, 격리 영역(62)은 격리 영역(62)과 기판(50)/반도체 핀(64) 사이의 계면에 라이너, 예를 들어, 라이너 산화물(도시되지 않음)을 포함한다. 일부 실시예들에서, 라이너 산화물은 기판(50)과 격리 영역(62) 사이의 계면에서 결정 결함을 감소시키도록 형성된다. 유사하게, 라이너 산화물은 또한 반도체 핀(64)과 격리 영역(62) 사이의 계면에서 결정 결함을 감소시키기 위해 사용될 수 있다. 라이너 산화물(예컨대, 실리콘 산화물)은 기판(50)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있지만, 임의의 적합한 방법이 또한 라이너 산화물을 형성하는 데 사용될 수도 있다.
다음으로, 격리 영역(62)은 리세스되어 얕은 트렌치 격리(shallow trench isolation; STI) 영역(62)을 형성한다. 격리 영역(62)은, 반도체 핀(64)의 상부가 이웃하는 STI 영역(62)으로부터 돌출되도록 리세스된다. STI 영역(62)의 상단 표면은 (도시된 바와 같은) 평평한 표면, 볼록한 표면, 오목한 표면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역(62)의 상단 표면은 적절한 에칭에 의해 평평하게, 볼록하게 및/또는 오목하게 형성될 수 있다. 격리 영역(62)은 격리 영역(62)의 물질에 선택적인 허용 가능한 에칭 공정을 사용하여 리세스될 수 있다. 예를 들어, 건식 에칭 또는 희석된 불화 수소산(dHF)을 사용하는 습식 에칭이 수행되어 격리 영역(62)을 리세스할 수 있다.
도 2 내지 도 4는 핀(64)을 형성하는 실시예를 도시하지만, 핀은 다양한 상이한 공정으로 형성될 수 있다. 예를 들어, 기판(50)의 상부는 형성될 반도체 디바이스의 의도된 유형(예를 들어, N 형 또는 P 형)에 적합한 에피택셜 물질과 같은 적합한 물질로 대체될 수 있다. 그 후, 상부에 에피택셜 물질을 갖는 기판(50)은 패턴화되어 에피택셜 물질을 포함하는 반도체 핀(64)을 형성한다.
다른 예로서, 유전체 층이 기판의 상단 표면 위에 형성될 수 있다; 트렌치가 유전체 층을 통해 에칭될 수 있다; 호모에피택셜 구조가 트렌치에 에피택셜 성장될 수 있다; 유전체 층은 호모에피택셜 구조가 핀을 형성하기 위해 유전체 층으로부터 돌출되도록 리세스될 수 있다.
또 다른 예에서, 유전체 층이 기판의 상단 표면 위에 형성될 수 있다; 트렌치가 유전체 층을 통해 에칭될 수 있다; 헤테로에피택셜 구조가 기판과는 상이한 물질을 사용하여 트렌치에 에피택셜 성장될 수 있다; 유전체 층은 헤테로에피택셜 구조가 핀을 형성하기 위해 유전체 층으로부터 돌출되도록 리세스될 수 있다.
에피택셜 물질(들) 또는 에피택셜 구조(예를 들어, 헤테로에피택셜 구조 또는 호모에피택셜 구조)가 성장되는 실시예들에서, 성장된 물질(들)은 성장 동안 사전 및 후속 주입을 제거할 수 있는 인시츄(in situ) 도핑될 수 있지만, 인시츄 및 주입 도핑이 함께 사용될 수 있다. 여전히 또한, PMOS 영역의 물질과는 상이한 NMOS 영역의 물질을 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예들에서, 핀(64)은 실리콘 게르마늄(SixGe1 -x, 여기서 x는 0과 1 사이에 있을 수 있다), 실리콘 탄화물, 순수하거나 실질적으로 순수한 게르마늄, III-V 족 화합물 반도체, II-VI 족 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V 족 화합물 반도체를 형성하기 위해 사용 가능한 물질은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이들로 한정되는 것은 아니다.
도 5는 반도체 핀(64) 위에 더미 게이트 구조체(75)의 형성을 도시한다. 일부 실시예들에서, 더미 게이트 구조체(75)는 게이트 유전체(66) 및 게이트 전극(68)을 포함한다. 마스크(70)가 더미 게이트 구조체(75) 위에 형성될 수 있다. 더미 게이트 구조체(75)를 형성하기 위해, 반도체 핀(64) 상에 유전체 층이 형성된다. 유전체 층은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 다층 등일 수 있고, 증착되거나 열 성장될 수 있다.
게이트 층이 유전체 층 위에 형성되고, 마스크 층이 게이트 층 위에 형성된다. 게이트 층은 유전체 층 위에 증착되고, 그런 다음 CMP에 의해 평탄화될 수 있다. 마스크 층은 게이트 층 위에 증착될 수 있다. 게이트 층은, 예를 들어, 폴리 실리콘으로 형성될 수 있지만, 다른 물질들이 또한 사용될 수 있다. 마스크 층은, 예를 들어, 실리콘 질화물 등으로 형성될 수 있다.
층들(예를 들어, 유전체 층, 게이트 층, 및 마스크 층)이 형성된 이후에, 마스크 층은 마스크(70)를 형성하기 위해 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 패턴화될 수 있다. 그런 다음, 마스크(70)의 패턴은 게이트 전극(68) 및 게이트 유전체(66)를 각각 형성하기 위해, 허용 가능한 에칭 기술에 의해 게이트 층 및 유전체 층에 전달될 수 있다. 게이트 전극(68) 및 게이트 유전체(66)는 반도체 핀(64)의 개개의 채널 영역을 커버한다. 게이트 전극(68)은 또한 개개의 반도체 핀(64)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 5의 예에서, 게이트 유전체(66)는 핀(64) 위에 (예를 들어, 핀(64)의 상단 표면 및 측벽 위에) 그리고 STI 영역(62) 위에 형성되도록 도시되어 있다. 다른 실시예들에서, 게이트 유전체(66)는 예를 들어 핀(64)의 물질의 열 산화에 의해 형성될 수 있고, 따라서 핀(64) 위에는 형성될 수 있지만 STI 영역(62) 위에는 형성될 수 없다. 이러한 변형 및 다른 변형은 본 발명개시의 범위 내에 포함되도록 완전히 의도된다.
도 6 내지 도 8, 도 9a, 도 10, 도 11 및 도 12a는 단면(A-A)(핀(64)의 세로 축을 따름)을 따라 FinFET 디바이스(100)의 추가 공정의 단면도를 도시한다. 도 6 내지 도 8, 도 9a 및 도 10에서, 3 개의 더미 게이트 구조체(75)(예를 들어, 75A, 75B 및 75C)가 핀(64) 위에 형성됨을 유념한다. 당업자는 3 개보다 많거나 적은 게이트 구조체가 핀(64) 위에 형성될 수 있음을 인식할 것이며, 이러한 변형 및 다른 변형은 본 발명개시의 범위 내에 포함되도록 완전히 의도된다.
도 6에 도시된 바와 같이, 저농도 도핑된 드레인(lightly doped drain; LDD) 영역(65)이 핀(64)에 형성된다. LDD 영역(65)은 플라즈마 도핑 공정에 의해 형성될 수 있다. 플라즈마 도핑 공정은 플라즈마 도핑 공정으로부터 보호될 FinFET의 영역을 커버하기 위해 포토 레지스트와 같은 마스크를 형성 및 패턴화하는 것을 포함할 수 있다. 플라즈마 도핑 공정은 LDD 영역(65)을 형성하기 위해 핀(64)에 N 형 또는 P 형 불순물을 주입할 수 있다. 예를 들어, 붕소와 같은 P 형 불순물이 핀(64)에 주입되어 P 형 디바이스를 위한 LDD 영역(65)을 형성할 수 있다. 다른 예로서, 인과 같은 N 형 불순물이 핀(64)에 주입되어 N 형 디바이스를 위한 LDD 영역(65)을 형성할 수 있다. 일부 실시예들에서, LDD 영역(65)은 FinFET 디바이스(100)의 채널 영역에 인접해 있다. LDD 영역(65)의 일부가 게이트 전극(68) 아래에서 FinFET 디바이스(100)의 채널 영역으로 연장될 수 있다. 도 6은 LDD 영역(65)의 비제한적인 예를 도시한다. LDD 영역(65)의 다른 구성, 모양 및 형성 방법이 또한 가능하며 본 발명개시의 범위 내에 포함되도록 완전히 의도된다. 예를 들어, 게이트 스페이서(87)가 형성된 후에 LDD 영역(65)이 형성될 수 있다. 일부 실시예들에서, LDD 영역(65)은 생략된다. 간결함를 위해, LDD 영역(65)이 핀(64) 내에 형성될 수 있다는 것을 이해하면, 후속하는 도면에는 LDD 영역(65)이 도시되지 않는다.
여전히 도 6을 참조하면, LDD 영역(65)이 형성된 후에, 게이트 스페이서(87)가 더미 게이트 구조체(75) 주위에 형성된다. 게이트 스페이서(87)는 제 1 게이트 스페이서(72) 및 제 2 게이트 스페이서(86)를 포함할 수 있다. 예를 들어, 제 1 게이트 스페이서(72)는 게이트 밀봉 스페이서일 수 있고, 게이트 전극(68)의 대향 측벽 상에 그리고 게이트 유전체(66)의 대향 측벽 상에 형성된다. 제 2 게이트 스페이서(86)는 제 1 게이트 스페이서(72) 상에 형성된다. 제 1 게이트 스페이서(72)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 등 또는 이들의 조합과 같은 질화물로 형성될 수 있으며, 예를 들어, 열 산화, CVD 또는 다른 적합한 증착 공정을 사용하여 형성될 수 있다. 제 2 게이트 스페이서(86)는 적합한 증착 방법을 사용하여 실리콘 질화물, 실리콘 탄질화물 또는 이들의 조합 등으로 형성될 수 있다.
일 실시예에서, 게이트 스페이서(87)는 먼저 FinFET 디바이스(100) 위에 제 1 게이트 스페이서 층을 컨포멀하게 증착하고, 그런 다음, 증착된 제 1 게이트 스페이서 층 위에 제 2 게이트 스페이서 층을 컨포멀하게 증착함으로써 형성된다. 다음으로, 건식 에칭 공정과 같은 이방성 에칭 공정이 수행되어 FinFET 디바이스(100)의 상부 표면(예를 들어, 마스크(70)의 상부 표면) 상에 배치된 제 2 게이트 스페이서 층의 제 1 부분을 제거하면서 게이트 구조체의 측벽을 따라 배치된 제 2 게이트 스페이서 층의 제 2 부분은 유지한다. 이방성 에칭 공정 후에 남아 있는 제 2 게이트 스페이서 층의 제 2 부분은 제 2 게이트 스페이서(86)를 형성한다. 이방성 에칭 공정은 또한 제 2 게이트 스페이서(86)의 측벽의 바깥쪽에 배치된 제 1 게이트 스페이서 층의 일부를 제거하고, 제 1 게이트 스페이서 층의 나머지 부분은 제 1 게이트 스페이서(72)를 형성한다.
도 6에 도시된 게이트 스페이서(87)의 모양 및 형성 방법은 비제한적인 예일 뿐이고, 다른 모양 및 형성 방법이 가능하다. 이러한 변형 및 다른 변형은 본 발명개시의 범위 내에 포함되도록 완전히 의도된다.
다음으로, 도 7에 도시된 바와 같이, 리세스(88)가 더미 게이트 구조체(75)에 인접한, 예컨대, 인접한 더미 게이트 구조체(75) 사이의 및/또는 더미 게이트 구조체(75) 옆의 핀(64) 내에 형성된다. 일부 실시예들에서, 리세스(88)는 예컨대 더미 게이트 구조체(75) 및 게이트 스페이서(87)를 에칭 마스크로 사용하는 이방성 에칭 공정에 의해 형성되지만, 임의의 다른 적합한 에칭 공정이 또한 사용될 수 있다. 리세스(88)는 핀(64)의 측벽(64S) 및 하부 표면(64L)을 노출시키므로, 측벽(64S) 및 하부 표면(64L)은 또한 리세스(88)에 의해 노출된 핀(64)의 표면으로도 지칭될 수 있다. 리세스(88)는 핀(64)의 상부 표면(64U)과 핀(64)의 하부 표면(64L)(예를 들어, 리세스(88)의 바닥) 사이에서 측정된 깊이(D)를 갖는다. 도 7은 또한 (예를 들어, 핀(64)의 상부 표면(64U)에 평행한 방향을 따라 측정된) 리세스(88)의 대향 측 상의 측벽(64S) 사이의 리세스(88)의 폭(W) 및 측벽(64S)과 게이트 전극(68)의 각각의 측벽(68S) 사이의 거리(A)를 도시한다.
리세스(88)를 형성하기 위한 에칭 공정은 리세스(88)에 의해 노출된 핀(64)의 표면 영역에 산소(O), 탄소(C), 염소(Cl), 불소(F)와 같은 불순물을 남길 수 있다. 불순물은 리세스(88)에 의해 노출된 표면(예를 들어, 64S, 64L)에서 핀(64)의 물질(예를 들어, Si 또는 SiGe)과 결합되어 불순물을 포함하는 얇은 층을 형성할 수 있다. 또한, 산화물 층(예를 들어, 실리콘 산화물 층)이 불순물을 포함하는 얇은 층 위에 형성될 수 있으며, 이 경우 산화물 층은 대기 중의 산소에 대한 노출에 의해 및/또는 이전의 에칭 공정에 의해 형성될 수 있다. 산화물 층 및 불순물이 제거되지 않고 남는 경우, 후속 공정에서 리세스(88) 내의 소스/드레인 영역(80)(도 9a 참조)의 형성에 악영향을 미칠 수 있고, 형성되는 디바이스의 성능을 저하시킬 수 있다.
다음으로, 도 8에서, 리세스(88)는 소스/드레인 영역(80)이 리세스(88) 내에 형성되기 전에 세정된다. 다시 말해서, 리세스(88)에 의해 노출된 핀(64)의 표면(64S, 64L)은 소스/드레인 영역(80)을 형성하기 전에 산화물 층 및 불순물을 제거하기 위해 세정된다. 그러나, 리세스(88)를 세정하기 위해 사용되는 기존의 세정 방법(예를 들어, 건식 에칭, 습식 에칭)은 산화물을 제거하도록 설계되므로, 불순물을 제거하는데는 효과적이지 않을 수 있다. 본 발명개시는 산화물 층 및 불순물을 효과적으로 제거하도록 리세스(88)를 세정하기 위한 다양한 실시예의 세정 방법을 도시한다.
일 실시예에 따르면, 리세스(88)를 세정하기 위한 세정 방법은 3 개의 세정 단계를 포함한다. 특히, 제 1 세정 단계로서 습식 에칭 공정이 수행된다. 다음에, 제 2 세정 단계로서 플라즈마 공정(플라즈마 세정 공정 또는 플라즈마 세정 단계로도 지칭됨)이 수행되고, 이어서 제 3 세정 단계로서 건식 에칭 공정이 수행된다. 습식 에칭, 플라즈마 공정 및 건식 에칭의 세부 사항은 이하에서 논의된다.
일부 실시예들에서, 습식 에칭 공정은 탈이온수 및 오존(DIO3)을 포함하는 용액, 또는 희석된 불화 수소산(dHF)과 같은 적합한 에천트를 사용하여 수행된다. 일부 실시예들에서, 습식 에칭 공정은 핀(64)의 표면 영역에서 산화물을 제거한다. 그러나 습식 에칭 공정이 산화물을 제거하는 데 사용되는 동안, 자체적으로 핀(64)의 표면(예를 들어, 64S, 64L)을 산화시키고 핀(64)의 표면 위에 얇은 산화물 층을 형성할 수 있다.
다음에, 플라즈마 공정은 리세스(88)를 처리하여 리세스(88)에 의해 노출된 핀(64)의 표면 영역에서 불순물을 제거하기 위해 수행된다. 대표적인 실시예에서, 플라즈마 공정은 수소(H2)를 포함하는 가스 소스를 사용하여 수행된다. 또한, 가스 소스는 아르곤(Ar), 헬륨(He) 또는 아르곤과 헬륨의 혼합물을 포함한다. 다시 말해서, 가스 소스는 수소와 아르곤의 혼합물, 수소와 헬륨의 혼합물, 또는 수소, 아르곤 및 헬륨의 혼합물일 수 있다. 가스 소스는 변압기 결합 플라즈마 발생기, 유도 결합 플라즈마 시스템, 자기 강화 반응성 이온 에칭 시스템, 전자 사이클로트론 공명 시스템, 원격 플라즈마 발생기 등과 같은 플라즈마 발생 소스에 의해 플라즈마로 활성화된다. 아르곤 및/또는 헬륨은 활성화 공정 중에 수소 가스와 충돌하여 수소 이온을 발생시킴으로써 점화 가스로서 작용할 수 있다.
일부 실시예들에서, 플라즈마 발생 소스는 가스 소스 내의 수소 가스의 일부를 플라즈마로 활성화시키지만, 가스 소스 내의 수소 가스의 일부는 원자 수소(예를 들어, H2 가스)로 남아 있다. 일부 실시예들에서, 플라즈마 발생 소스에 필터링 메커니즘이 사용되어 전기적으로 충전된 (예를 들어, 양으로 충전된 또는 음으로 충전된) 수소 이온을 필터링하고 전기적으로 충전되지 않은 (예를 들어, 전기적으로 중성인) 수소 라디칼(H* 라디칼이라고도 함)을 통과시킨다. 일부 실시예에서, 수소 라디칼은 원자 수소(H2 가스)와 함께 핀(64)의 표면(예를 들어, 64S, 64L)과 접촉하도록 보내지고, 리세스(88)를 처리하는 데 사용된다.
일부 실시예들에서, 수소 라디칼은 작기 때문에, 핀(64)의 표면 영역에서 산화물 층을 관통하여 산화물 층 아래의 불순물과 반응할 수 있다. 예를 들어, 수소 라디칼은 핀(64)(예를 들어, Si, SiGe, 또는 SiC)의 물질과 불순물(예를 들어, O, C, Cl, F) 간의 결합(예를 들어, Si-Si, Si-C, Si-O, Si-Cl, Si-F)을 파괴할 수 있고, 그런 다음, 불순물은 수소 라디칼과 반응하여 휘발성 생성물(예를 들어, H3CSiH3, HF, HCl)을 형성할 수 있으며, 이는 FinFET 디바이스(100)가 있는 챔버(예를 들어, 세정 챔버)로부터 제거될 수 있다. 수소 라디칼은 핀(64)의 물질과 결합(예컨대, Si-H)을 형성할 수 있으며, 이러한 Si-H 결합은 후속 에칭 공정(예를 들어, 건식 에칭)에서 핀(64)의 표면의 산화를 유리하게 방지하거나 감소시킨다. 수소 라디칼은 또한 핀(64)의 표면(예를 들어, 64S, 64L)에서 Si-Si 결합을 파괴할 수 있으며, 이러한 Si-Si 결합은 표면의 거칠기를 증가시킬 수 있다. 높은 레벨의 거칠기는 리세스(88) 내의 소스/드레인 영역(80)의 에피택셜 성장에 악영향을 미칠 수 있기 때문에, 플라즈마 공정의 조건을 핀(64)의 표면(예를 들어, 64S, 64L)의 거칠기를 수용 가능한 수준으로 유지하도록 제어하여 소스/드레인 영역(80)의 에피택셜 성장은 리세스(88) 내의 표면 영역의 거칠기로부터 거의 또는 전혀 악영향을 받지 않고 수행될 수 있다. 플라즈마 처리 조건에 대한 상세한 설명이 이하에서 설명된다.
일부 실시예들에서, 플라즈마 공정은 수소 및 점화 가스를 포함하는 가스 소스로 수행되며, 이 경우 점화 가스는 아르곤, 헬륨 또는 아르곤 및 헬륨의 혼합물일 수 있다. 플라즈마 공정은 약 10 (sccm; standard cubic centimeters per minute)과 약 2000sccm 사이의 수소 유량 및 약 50 sccm과 6000 sccm 사이의 점화 가스(예를 들어, Ar, He 또는 Ar 및 He의 혼합물) 유량으로 수행될 수 있다. 플라즈마 공정의 온도는 약 100 ℃와 약 600 ℃ 사이일 수 있다. 플라즈마 공정의 압력은 약 0.05 Torr와 약 6 Torr 사이일 수 있고, 플라즈마 공정의 지속 시간은 약 10 초와 약 100 초 사이일 수 있다. 플라즈마 공정의 지속 시간은 플라즈마 공정의 온도에 따라 조정될 수 있으며, 예를 들어, 보다 짧은 지속 시간이 더 높은 온도에서 사용될 수 있으며, 그 반대도 가능하다.
도 8을 계속 참조하면, 수소 라디칼은 핀(64)의 물질과 반응하여 핀(64)의 물질의 일부를 제거한다. 따라서, 플라즈마 공정은 리세스(88)를 확장시킨다. 특히, 리세스(88)의 폭은 플라즈마 공정 후에 W'로 증가된다. 따라서, 플라즈마 공정 후에 핀(64)의 측벽(64S)과 게이트 전극(68)의 대응하는 측벽(68S) 사이의 거리는 A'로 감소된다. 리세스(88)의 깊이는 실질적으로 변하지 않고 유지될 수 있거나 리세스(88)의 깊이의 증가가 리세스(88)의 폭의 증가보다 작도록 플라즈마 공정의 조건을 제어함으로써, 플라즈마 공정 후에 D'로 약간 증가할 수 있다. 자세한 내용은 아래에서 논의된다.
일부 실시예들에서, 플라즈마 공정의 압력은 도 8의 수평 방향(예를 들어, 폭(W')의 방향 또는 핀(64)의 길이 방향을 따르는 방향)을 따라 그리고 도 8의 수직 방향(예를 들어, 깊이(D')의 방향 또는 핀(64)의 상부 표면(64U)에 수직한 방향)을 따라 플라즈마 공정의 에칭률(예를 들어, 플라즈마 공정에 의한 핀(64)의 물질의 제거율)을 조정하도록 조정(예를 들어, 증가 또는 감소)된다. 다시 말해서, 플라즈마 공정은 수평 방향을 따라 제 1 에칭률을 가지며, 수직 방향을 따라 제 2 에칭률을 가지며, 여기서 제 1 에칭률은 제 2 에칭률과 상이하다. 도시된 실시예에서, 플라즈마 공정의 압력은 수평 방향을 따르는 제 1 에칭률이 수직 방향을 따르는 제 2 에칭률보다 크도록 제어된다. 대표적인 실시예에서, 제 1 에칭률과 제 2 에칭률 간의 비율은 1 내지 5이다. 따라서, 리세스(88)는 수직 방향에서보다 수평 방향에서 더 확장된다. 본 명세서의 논의에서, 제 1 에칭률은 측 방향 에칭률로 지칭될 수 있고, 제 2 에칭률은 수직 에칭률로 지칭될 수 있다.
일부 실시예들에 따라, 플라즈마 공정의 압력을 증가시키는 것은 제 1 에칭률과 제 2 에칭률 간의 비율을 증가시키고, 플라즈마 공정의 압력을 감소시키는 것은 제 1 에칭률과 제 2 에칭률 간의 비율을 감소시킨다. 따라서, 플라즈마 공정의 압력을 조정함으로써, 리세스(88)의 프로파일(예를 들어, 폭, 깊이)은 목표 프로파일을 달성하기 위해 쉽고 정확하게 조정될 수 있다.
고급 공정 노드에서 피처 크기가 계속 줄어들면서, 드레인 유도 장벽 감소(DIBL)는 형성된 디바이스의 성능에 영향을 미치는 더 중요한 요인이 된다. 일부 실시예들에서, DIBL은 적어도 부분적으로 리세스(88)의 폭에 의해 결정된다. 사용되는 공정 노드 및 FinFET 디바이스(100)의 설계에 따라, 리세스(88)의 폭은 목표 DIBL을 달성하기 위해 미리 결정된 범위 내에 있어야 한다. 리세스(88)의 폭이 너무 크면(예를 들어, 미리 결정된 범위의 상한보다 크면), DIBL은 너무 클 수 있고, 게이트 구조체 아래의 채널 영역은 손상될 수 있다. 리세스(88)의 폭이 너무 작으면(예를 들어, 미리 결정된 범위의 하한보다 작으면), DIBL은 너무 작을 수 있고, 형성된 디바이스의 채널 저항(Rch)은 너무 높을 수 있는데, 소스/드레인 영역(80)이 채널 영역으로부터 너무 멀리 있을 수 있어, 결과적으로, 채널 영역에 대한 도펀트(예를 들어, SiGeB를 포함하는 에피택셜 소스/드레인 영역으로부터의 B, 또는 SiP를 포함하는 에피택셜 소스/드레인 영역으로부터의 P)가 소스/드레인 영역으로부터 확산되어 채널 영역의 올바른 위치에 도달할 수 없기 때문이다. 또한, 리세스(88)에 형성된 소스/드레인 영역(80)의 체적이 너무 작아서, 높은 접촉 저항(Rsd)을 초래할 수 있다.
그러나 리세스(88)(도 7을 참조하여 상기 논의 참조)를 형성하기 위해 사용되는 에칭 공정은 리세스(88)의 치수(예를 들어, 폭, 높이)를 미세 조정하여 목표 DIBL을 달성하는 능력을 제공하지 못할 수 있다. 현재 개시된 플라즈마 공정(예를 들어, 리세스(88)로부터 불순물을 제거하는 데 사용됨)은 플라즈마 공정의 조건(예를 들어, 압력)을 제어함으로써 리세스(88)의 치수를 미세 조정할 수 있는 부가적인 이익을 제공함으로써, 채널 저항(Rch)과 DIBL을 미세 조정하기 위한 쉽고 정확한 제어 노브를 제공한다. 다시 말해서, 도 8을 참조하여 위에서 논의된 플라즈마 공정은 리세스(88)를 세정하고 동시에 리세스(88)의 프로파일을 변경한다.
도시된 실시예에서, 플라즈마 공정은 핀(64)의 물질(예를 들어, Si, SiGe, SiC)과 산화물/질화물 사이에 높은 에칭 선택도를 갖는다. 특히, 수소 라디칼은 예를 들어 Si, SiGe 또는 SiC에 대해 높은 에칭률을 갖지만, 산화물 또는 질화물을 에칭(예를 들어, 제거)하지 않는다. 따라서, 플라즈마 공정은 게이트 스페이서(87) 및 마스크(70)와 같은 FinFET 디바이스(100)의 다른 구조를 공격하지 않으면서, 불순물을 제거하고 리세스(88)의 프로파일을 변경시키기 위해 수행될 수 있다.
플라즈마 공정이 완료된 후에, 건식 에칭 공정(제 3 세정 단계)이 수행되어 핀(64)의 표면(예를 들어, 64S, 64L)으로부터 산화물을 제거한다. 건식 에칭 공정은 암모니아(NH3)와 삼불화 질소(NF3)의 혼합물, 또는 암모니아(NH3)와 불화 수소(HF)의 혼합물과 같은 적합한 에칭 가스를 사용하여 수행된다. 위에서 논의된 바와 같이, 플라즈마 공정(제 2 세정 단계)에서 사용된 수소 라디칼은 건식 에칭 공정에 의한 산화물의 형성을 방지하거나 감소시키기 위해 핀(64)의 표면에서 종결(예를 들어, 결합)되며, 이는 본 발명개시의 다른 장점을 설명한다. 일부 실시예들에서, 3 개의 세정 단계(습식 에칭 공정, 플라즈마 공정 및 건식 에칭 공정)는 동일한 프로세싱 챔버(예를 들어, 세정 챔버)에서 수행된다.
계속해서 도 8을 참조하면, 건식 에칭 공정 후에, 핀(64)의 측벽(64S)과 게이트 전극(68)의 대응하는 측벽(68S) 사이의 거리(A')는 9㎚보다 작거나 같다(예를 들어, A' ≤ 9 nm). 대표적인 실시예에서, 거리(A')는 약 0.1 nm 내지 약 4 nm 이다. 리세스(88)의 깊이(D')는 도 7의 리세스(88)의 깊이(D)와 비교하여 변하지 않거나 약간 증가한다(예를 들어, 2nm 미만 또는 1nm 미만으로 증가됨). 일부 실시예들에서, 거리(D')는 약 25 nm 내지 약 60 nm 이다.
다음으로, 도 9a에 도시된 바와 같이, 리세스(88) 내에 소스/드레인 영역(80)이 형성된다. 소스/드레인 영역(80)은 유기 금속 CVD(metal-organic CVD; MOCVD), 분자빔 에피택시(molecular beam epitaxy; MBE), 액상 에피택시(liquid phase epitaxy; LPE), 기상 에피택시(vapor phase epitaxy; VPE), 선택적 에피택셜 성장(selective epitaxial growth; SEG) 등 또는 이들의 조합과 같은 적합한 방법을 사용하여 리세스(88) 내에 물질을 에피택셜 성장시킴으로써 형성된다.
도 9a에 도시된 바와 같이, 에피택셜 소스/드레인 영역(80)은 핀(64)의 개개의 표면으로부터 상승된 표면(예컨대, 핀(64)의 비리세스된 부분 위로 상승됨)을 가질 수 있고, 패싯을 가질 수 있다. 도 9a의 예에서, 소스/드레인 영역(80)의 상부 표면(80U)은 핀(64)의 상부 표면(64U) 위로 3nm 이상 연장된다. 인접한 핀(64)의 소스/드레인 영역(80)은 연속적인 에피택셜 소스/드레인 영역(80)(도 9b 참조)을 형성하도록 병합될 수 있다. 일부 실시예들에서, 인접한 핀(64)에 대한 소스/드레인 영역(80)은 함께 병합되지 않고, 별도의 소스/드레인 영역(80)으로 남아 있다(도 9c 참조). 일부 실시예들에서, 결과적인 FinFET는 n 형 FinFET이고, 소스/드레인 영역(80)은 실리콘 탄화물(SiC), 실리콘 인화물(SiP), 인 도핑된 실리콘 탄화물(SiCP) 등을 포함한다. 일부 실시예들에서, 결과적인 FinFET는 p 형 FinFET이고, 소스/드레인 영역(80)은 SiGe, 및 붕소 또는 인듐과 같은 p 형 불순물을 포함한다.
에피택셜 소스/드레인 영역(80)은 소스/드레인 영역(80)을 형성하기 위해 도펀트가 주입될 수 있으며, 이어서 어닐링 공정이 수행될 수 있다. 주입 공정은 주입 공정으로부터 보호될 FinFET 디바이스(100)의 영역을 커버하기 위해 포토 레지스트와 같은 마스크를 형성 및 패터닝하는 단계를 포함할 수 있다. 소스/드레인 영역(80)은 약 1E19 cm-3 내지 약 1E21 cm-3 범위의 불순물(예를 들어, 도펀트) 농도를 가질 수 있다. 붕소 또는 인듐과 같은 P 형 불순물이 P 형 트랜지스터의 소스/드레인 영역(80)에 주입될 수 있다. 인 또는 비소와 같은 N 형 불순물이 N 형 트랜지스터의 소스/드레인 영역(80)에 주입될 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역은 성장 동안 인시츄 도핑될 수 있다.
소스/드레인 영역(80)이 형성된 후에, 계면 영역(82)에서의 수소의 계면 농도(플라즈마 공정에서의 수소 라디칼로부터)는 약 1E18 at/cm3(atoms per cubic centimeter)보다 크며, 이 경우, 계면 영역(82)은 소스/드레인 영역(80)과 핀(64) 사이의 계면에서의 영역이다. 또한, 불순물의 계면 농도는 플라즈마 공정에 의해 감소된다. 예를 들어, 산소 및 탄소와 같은 불순물의 계면 농도는 5E19 at/cm3 미만으로 감소될 수 있다.
다음으로, 도 10에 도시된 바와 같이, 콘택 에칭 정지 층(contact etch stop layer; CESL)(89)이 도 9a에 도시된 구조 위에 형성된다. CESL(89)은 후속 에칭 공정에서 에칭 정지 층으로서 기능하며, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 이들의 조합 등과 같은 적합한 물질을 포함할 수 있고, CVD, PVD, 이들의 조합 등과 같은 적합한 형성 방법에 의해 형성될 수 있다.
다음으로, 제 1 층간 유전체(interlayer dielectric; ILD)(90)가 CESL(89) 위에 그리고 더미 게이트 구조체(75)(예컨대, 75A, 75B 및 75C) 위에 형성된다. 일부 실시예들에서, 제 1 ILD(90)는 실리콘 산화물, 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로실리케이트 유리(borosilicate glass; BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate Glass; BPSG), 비도핑된 실리케이트 유리(undoped silicate glass; USG) 등과 같은 유전체 물질로 형성되고, CVD, PECVD 또는 FCVD와 같은 임의의 적합한 방법에 의해 증착될 수 있다. CMP 공정과 같은 평탄화 공정이 마스크(70)를 제거하고 게이트 전극(68) 위에 배치된 CESL(89)의 일부를 제거하기 위해 수행될 수 있다. 평탄화 공정 후에, 제 1 ILD(90)의 상단 표면은 게이트 전극(68)의 상단 표면과 대등하다.
다음으로, 도 11에서, 게이트 전극(68) 및 게이트 유전체(66)를 활성 게이트(대체 게이트 또는 금속 게이트로도 지칭됨) 및 활성 게이트 유전체 물질(들)로 각각 대체하기 위해 게이트 라스트 공정(때때로, 대체 게이트 공정으로도 지칭됨)이 수행된다. 따라서, 게이트 라스트 공정에서 게이트 전극(68) 및 게이트 유전체(66)는 각각 더미 게이트 전극 및 더미 게이트 유전체로 지칭될 수 있다. 일부 실시예들에서, 활성 게이트는 금속 게이트이다.
도 11을 참조하면, 더미 게이트 구조체(75A, 75B 및 75C)(도 10 참조)는 각각 대체 게이트 구조체(97A, 97B 및 97C)로 대체된다. 일부 실시예들에 따르면, 대체 게이트 구조체(97)(예를 들어, 97A, 97B 또는 97C)를 형성하기 위해, 게이트 전극(68) 및 게이트 전극(68) 바로 아래의 게이트 유전체(66)는 에칭 단계(들)에서 제거되어, 리세스(도시되지 않음)가 게이트 스페이서(87) 사이에 형성된다. 각각의 리세스는 개개의 핀(64)의 채널 영역을 노출시킨다. 더미 게이트 제거 동안, 게이트 유전체(66)는 게이트 전극(68)이 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그런 다음, 게이트 유전체(66)는 게이트 전극(68)의 제거 후에 제거될 수 있다.
다음으로, 대체 게이트 구조체(97)를 위해 게이트 유전체 층(94), 장벽 층(96), 시드 층(98) 및 게이트 전극(99)이 리세스 내에 형성된다. 게이트 유전체 층(94)은, 예컨대, 핀(64)의 상단 표면 및 측벽 상에 그리고 게이트 스페이서(87)의 측벽 상에 그리고 ILD(90)(도시되지 않음)의 상단 표면 상에 리세스 내에서 컨포멀하게 증착된다. 일부 실시예들에 따라, 게이트 유전체 층(94)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 다른 실시예들에서, 게이트 유전체 층(94)은 하이-k 유전체 물질을 포함하고, 이러한 실시예들에서, 게이트 유전체 층(94)은 대략 7.0보다 큰 k 값을 가질 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합의 실리케이트를 포함할 수 있다. 게이트 유전체 층(94)의 형성 방법은 분자 빔 증착(molecular beam deposition; MBD), 원자층 증착(atomic layer deposition; ALD), PECVD 등을 포함할 수 있다.
다음으로, 장벽 층(96)이 게이트 유전체 층(94) 위에 컨포멀하게 형성된다. 장벽 층(96)은 티타늄 질화물과 같은 전기적 전도성 물질을 포함할 수 있지만, 탄탈룸 질화물, 티타늄, 탄탈룸 등과 같은 다른 물질이 대안적으로 사용될 수 있다. 장벽 층(96)은 PECVD와 같은 CVD 공정을 사용하여 형성될 수 있다. 그러나 스퍼터링 또는 유기 금속 화학적 기상 증착(metal organic chemical vapor deposition; MOCVD) 또는 ALD와 같은 다른 대안적인 공정이 대안적으로 사용될 수 있다.
도 11에 도시되지는 않았지만, 일부 실시예들에서, P 형 일 함수 층 또는 N 형 일 함수 층과 같은 일 함수 층이 장벽 층(96) 위에 그리고 시드 층(98)이 형성되기 전에 리세스 내에 형성될 수 있다. P 형 디바이스를 위한 게이트 구조체에 포함될 수 있는 예시적인 P 형 일 함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 P 형 일 함수 금속 또는 이들의 조합을 포함한다. N 형 디바이스를 위한 게이트 구조체에 포함될 수 있는 예시적인 N 형 일 함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 N 형 일 함수 금속, 또는 이들의 조합을 포함한다. 일 함수 값은 일 함수 층의 물질 조성과 연관되고, 이에 따라, 일 함수 층의 물질은 그 일 함수 값을 조정하도록 선택되어, 형성될 장치에서 목표 문턱값 전압(Vt)이 달성된다. 일 함수 층(들)은 CVD, 물리적 기상 증착(physical vapor deposition; PVD), 및/또는 다른 적합한 공정에 의해 증착될 수 있다.
다음으로, 시드 층(98)이 장벽 층(96) 위에 컨포멀하게 형성된다. 시드 층(98)은 구리, 티타늄, 탄탈룸, 티타늄 질화물, 탄탈룸 질화물 또는 이들의 조합 등을 포함할 수 있으며, ALD, 스퍼터링, PVD 등에 의해 증착될 수 있다. 일부 실시예들에서, 시드 층은 단일 층 또는 상이한 물질들로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있는 금속 층이다. 예를 들어, 시드 층(98)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다.
다음으로, 게이트 전극(99)은 시드 층(98) 위에 증착되고, 리세스의 나머지 부분을 충전한다. 게이트 전극(99)은 Cu, Al, W 등 및 이들의 조합 또는 이들의 다층과 같은 금속 함유 물질로 이루어질 수 있으며, 예를 들어, 전기 도금, 무전해 도금 또는 다른 적합한 방법에 의해 형성될 수 있다. 게이트 전극(99)의 형성 이후, CMP와 같은 평탄화 공정이 수행되어 게이트 유전체 층(94), 장벽 층(96), 일 함수 층(형성되는 경우), 시드 층(98) 및 게이트 전극(99)의 과도한 부분을 제거할 수 있고, 이러한 과도한 부분은 제 1 ILD(90)의 상단 표면 위에 있다. 따라서, 게이트 유전체 층(94), 장벽 층(96), 일 함수 층(형성되는 경우), 시드 층(98) 및 게이트 전극(99)의 결과적인 나머지 부분은 결과적인 FinFET 디바이스(100)의 대체 게이트 구조체(97)를 형성한다.
다음으로, 도 12a를 참조하면, 제 2 ILD(92)가 제 1 ILD(90) 위에 형성된다. 대체 게이트 구조체(97)(예를 들어, 97A, 97B 및 97C)를 노출시키고 소스/드레인 영역(80)을 노출시키기 위해 제 2 ILD(92)를 통한 콘택 개구가 형성된다. 콘택(102)(예를 들어, 102A, 102B)이 콘택 개구 내에 형성된다.
일 실시예에서, 제 2 ILD(92)는 유동성 CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예들에서, 제 2 ILD(92)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되고, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 증착될 수 있다. 콘택 개구는 포토리소그래피 및 에칭을 사용하여 형성될 수 있다. 에칭 공정은 CESL(89)을 통해 에칭하여 소스/드레인 영역(80) 및 대체 게이트 구조체(97)를 노출시킨다.
콘택 개구가 형성된 이후, 실리사이드 영역(95)이 소스/드레인 영역(80) 위에 형성된다. 일부 실시예들에서, 실리사이드 영역(95)은 에피택셜 소스/드레인 영역(80)의 노출된 부분 위에 실리사이드 또는 게르마늄화 영역을 형성하기 위해 반도체 물질(예를 들어, 실리콘, 게르마늄)과 반응할 수 있는 금속(예를 들어, 니켈, 코발트, 티타늄, 탄탈룸, 백금, 텅스텐, 다른 귀금속, 다른 내화 금속, 희토류 금속 또는 그 합금)을 먼저 증착하고, 그런 다음, 열적 어닐링 공정을 수행하여 실리사이드 영역(95)을 형성함으로써, 형성된다. 그런 다음, 증착된 금속의 미반응 부분이, 예를 들어, 에칭 공정에 의해 제거된다. 영역(95)은 실리사이드 영역으로 지칭되지만, 영역(95)은 게르마늄화 영역 또는 실리콘 게르마늄화 영역(예를 들어, 실리사이드 및 게르마늄화물을 포함하는 영역)일 수도 있다.
다음으로, 콘택(102)(예를 들어, 102A, 102B, 콘택 플러그로도 지칭됨)가 콘택 개구에 형성된다. 도시된 실시예에서, 각각의 콘택(102)은 장벽 층(101), 시드 층(103) 및 전도성 물질(105)을 포함하고, 아래에 있는 전도성 피처(예를 들어, 대체 게이트 구조체(97) 또는 실리사이드 영역(95))에 전기적으로 결합된다. 대체 게이트 구조체(97)에 전기적으로 결합되는 콘택(102A)은 게이트 콘택으로 지칭될 수 있고, 실리사이드 영역(95)에 전기적으로 결합되는 콘택(102B)은 소스/드레인 콘택으로 지칭될 수 있다. 장벽 층(101), 시드 층(103) 및 전도성 물질(105)을 위한 물질 및 형성 방법은, 대체 게이트 구조체(97)의 장벽 층(96), 시드 층(98) 및 게이트 전극(99) 각각에 대해 위에서 논의된 것과 동일하거나 유사할 수 있으므로, 상세한 설명은 반복하지 않는다. 도 12a에서, 모든 콘택(102)은 설명의 목적으로 동일한 단면으로 도시되어 있다. 이것은 물론 예시이며 제한적이지 않다. 콘택(102)은 상이한 단면에 있을 수 있다.
도 12b는 단면(B-B)을 따른 도 12a의 FinFET 디바이스(100)를 도시한다. 도 12b는 각각의 핀(64A 및 64B) 위의 콘택(102)을 도시한다. 콘택(102)은 대체 게이트 구조체(97)에 전기적으로 결합된다. 콘택(102)의 수 및 위치는 단지 예시를 위한 것이며 제한적인 것은 아니며, 다른 수 및 다른 위치도 가능하며, 이는 본 발명개시의 범위 내에 포함되도록 완전히 의도된다.
개시된 실시예의 변형이 가능하며, 이는 본 발명개시의 범위 내에 포함되도록 완전히 의도된다. 예를 들어, 도 8을 참조하여 위에서 논의된 리세스(88)를 세정하기 위한 세정 방법의 처음 2 개의 세정 단계, 예컨대 습식 세정 공정 및 플라즈마 공정은, FinFET 디바이스(100)의 공정 흐름에서 상이한 처리 단계의 통합을 위한 융통성을 제공하도록 서로 스위칭될 수 있다. 다시 말해서, 대안적인 실시예로서, 리세스(88)를 세정하기 위한 세정 방법은 3 개의 세정 단계를 포함한다. 특히, 플라즈마 공정이 제 1 세정 단계로서 수행된다. 다음으로, 제 2 세정 단계로서 습식 에칭 공정이 수행되고, 이어서 제 3 세정 단계로서 건식 에칭 공정이 수행된다. 대안적인 실시예에서의 플라즈마 공정, 습식 에칭 공정 및 건식 에칭 공정의 세부 사항은 도 8을 참조하여 위에서 논의된 것과 동일하거나 유사하므로 상세한 설명은 반복하지 않는다. 다른 예로서, 본 발명개시의 실시예가 소스/드레인 영역(80)을 위한 리세스(88)를 세정하는 맥락에서 논의되었지만, 본 발명개시의 원리는 핀(64)의 형성 동안의 세정 공정과 같은 다른 표면 세정 공정에 적용될 수 있으며, 이 경우 세정 공정은 핀(64)의 상부가 제거되는 (예를 들어, 에칭 공정 의해) 제 1 처리 단계와 에피택셜 물질이 핀(64)의 나머지 하위 부분 위에 성장되는 제 2 처리 단계 사이에서 수행된다. 또 다른 예로서, 본 개시발명의 실시예가 FinFET 디바이스를 형성하는 맥락에서 논의되었지만, 세정 방법은 평면 디바이스와 같은 다른 유형의 디바이스에도 사용될 수 있다. 예를 들어, 도 7 및 도 8은 도면 부호 64 및 50으로 주석이 달린 영역을 평면 디바이스의 기판의 영역으로서 해석함으로써 그리고 더미 게이트 구조체(75)를 평면 디바이스의 게이트 구조체로서 해석함으로써, 평면 디바이스의 단면도로서 사용될 수 있다.
도 13은 일부 실시예들에 따라, 반도체 디바이스를 형성하는 방법(1000)의 흐름도를 도시한다. 도 13에 도시된 실시예 방법은 단지 많은 가능한 실시예 방법들 중 하나의 예인 것을 이해해야 한다. 본 발명분야의 당업자는 많은 변화, 대안, 및 수정을 이해할 것이다. 예를 들어, 도 13에 예시된 바와 같은 다양한 단계들이 추가, 제거, 교체, 재배열, 및 반복될 수 있다.
도 13을 참조하면, 단계(1010)에서, 기판 위로 돌출된 핀이 형성된다. 단계(1020)에서, 게이트 구조체가 핀 위에 형성된다. 단계(1030)에서, 리세스가 핀 내에 그리고 게이트 구조체에 인접하여 형성된다. 단계(1040)에서, 습식 에칭 공정이 리세스를 세정하기 위해 수행된다. 단계(1050)에서, 플라즈마 공정이 리세스를 처리하기 위해 수행된다. 단계(1060)에서, 건식 에칭 공정이 플라즈마 공정 및 습식 에칭 공정 후에 리세스를 세정하기 위해 수행된다.
실시예들은 장점을 달성할 수 있다. 예를 들어, 개시된 세정 방법은 리세스(88)로부터 불순물 및 산화물을 효과적으로 제거할 수 있고, 에피택셜 소스/드레인 영역(80)의 후속적인 성장을 위해 깨끗한 표면을 달성할 수 있다. 그 결과, 소스/드레인 영역(80)에 대한 보다 양호한 에피택셜 성장이 달성된다. 또한, 형성되는 소스/드레인 영역(80)은 콘택 저항(Rsd)을 낮추고 소스/드레인 영역(80)이 채널 영역을 보다 잘 변형시켜 디바이스 성능을 향상시킬 수 있는 보다 양호한 품질을 갖는다. 또한, 세정 방법의 플라즈마 공정은 불순물을 제거할 뿐만 아니라, 리세스(88)의 프로파일의 미세 조정을 달성하기 위해 사용될 수 있다. 결과적으로, DIBL의 더욱 양호한 제어 및 더 낮은 채널 저항(Rch)이 달성된다.
일 실시예에서, 반도체 디바이스를 형성하는 방법은 기판 위로 돌출된 핀을 형성하는 단계; 핀 위에 게이트 구조체를 형성하는 단계; 핀 내에 그리고 게이트 구조체에 인접하여 리세스를 형성하는 단계; 리세스를 세정하기 위해 습식 에칭 공정을 수행하는 단계; 리세스를 플라즈마 공정으로 처리하는 단계; 및 플라즈마 공정 및 습식 에칭 공정 후에 리세스를 세정하기 위해 건식 에칭 공정을 수행하는 단계를 포함한다. 일 실시예에서, 상기 방법은 리세스 내에 에피택셜 소스/드레인 영역을 형성하는 단계를 더 포함한다. 일 실시예에서, 게이트 구조체는 게이트 전극 및 게이트 전극의 측벽을 따라 배치된 게이트 스페이서를 포함하며, 플라즈마 공정은 리세스의 측벽과 게이트 전극의 각각의 측벽 사이의 거리가 감소되도록 리세스의 폭을 확장시킨다. 일 실시예에서, 플라즈마 공정은 게이트 구조체의 게이트 스페이서를 공격하지 않고 리세스에 의해 노출된 핀의 일부를 선택적으로 제거한다. 일 실시예에서, 리세스의 깊이는 플라즈마 공정에 의해 실질적으로 변하지 않고 유지된다. 일 실시예에서, 플라즈마 공정은 제 1 방향을 따라서 제 1 에칭률로 그리고 제 2 방향을 따라서 제 2 에칭률로 리세스에 의해 노출된 핀의 일부를 제거하며, 제 1 방향은 핀의 길이 방향을 따르고, 제 2 방향은 리세스의 깊이 방향을 따르고, 제 1 에칭률은 제 2 에칭률보다 크다. 일 실시예에서, 제 1 에칭률과 제 2 에칭률 간의 비율은 1 내지 5이다. 일 실시예에서, 상기 방법은 플라즈마 공정의 압력을 변화시킴으로써 제 1 에칭률과 제 2 에칭률 간의 비율을 조정하는 단계를 더 포함한다. 일 실시예에서, 플라즈마 공정은 수소를 포함하는 가스 소스를 사용하여 수행된다. 일 실시예에서, 리세스를 처리하는 단계는 리세스를 수소 라디칼 및 원자 수소로 처리하는 단계를 포함한다. 일 실시예에서, 플라즈마 공정은 습식 에칭 공정 전에 수행된다. 일 실시예에서, 습식 에칭 공정은 희석된 불화 수소산 또는 탈이온수 및 오존을 포함하는 용액을 사용하여 수행된다. 일 실시예에서, 건식 에칭 공정은 암모니아와 삼불화 질소의 혼합물, 또는 암모니아와 불화 수소의 혼합물을 사용하여 수행된다.
일 실시예에서, 반도체 디바이스를 형성하는 방법은 기판 위에 게이트 구조체를 형성하는 단계; 기판 내에 그리고 게이트 구조체에 인접하여 리세스를 형성하는 단계; 리세스를 처리하기 위해 플라즈마 공정을 수행하는 단계; 리세스를 세정하기 위해 습식 에칭 공정을 수행하는 단계; 리세스를 세정하기 위해 건식 에칭 공정을 수행하는 단계; 및 리세스 내에 에피택셜 소스/드레인 영역을 형성하는 단계를 포함한다. 일 실시예에서, 플라즈마 공정은 수소를 포함하는 가스 소스를 사용하여 수행된다. 일 실시예에서, 플라즈마 공정은 리세스에 의해 노출된 기판의 표면 영역의 불순물 농도를 감소시키며, 불순물은 산소, 탄소, 염소 또는 불소를 포함한다. 일 실시예에서, 플라즈마 공정은 리세스의 깊이보다 리세스의 폭을 더 확장시킨다.
일 실시예에서, 반도체 디바이스를 형성하는 방법은 반도체 핀 위에 게이트 구조체를 형성하는 단계; 리세스를 형성하기 위해 게이트 구조체 옆의 반도체 핀의 일부를 제거하는 단계; 플라즈마 공정을 사용하여 리세스에 의해 노출된 반도체 핀의 표면 영역을 처리하는 단계 - 플라즈마 공정은 리세스에 의해 노출된 반도체 핀의 일부를 제거함으로써 리세스의 치수를 확장시키며, 반도체 핀의 길이 방향을 따라 측정된 리세스의 폭은 리세스의 깊이보다 더 확장됨 - ; 리세스를 세정하기 위해 습식 에칭 공정을 수행하는 단계; 리세스를 세정하기 위해 건식 에칭 공정을 수행하는 단계; 및 리세스 내에 소스/드레인 영역을 에피택셜 성장시키는 단계를 포함한다. 일 실시예에서, 플라즈마 공정은 수소를 포함하는 가스 소스를 사용하여 수행된다. 일 실시예에서, 플라즈마 공정은 반도체 핀의 길이 방향을 따라 반도체 핀의 일부를 측 방향 제거율로 제거하고, 리세스의 깊이 방향을 따라 반도체 핀의 일부를 수직 제거율로 제거하며, 상기 방법은 측 방향 제거율과 수직 제거율 간의 비율을 증가시키기 위해 플라즈마 공정의 압력을 증가시키거나, 측 방향 제거율과 수직 제거율 간의 비율을 감소시키기 위해 플라즈마 공정의 압력을 감소시키는 단계를 더 포함한다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들이 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
<부 기>
1. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위로 돌출된 핀을 형성하는 단계;
상기 핀 위에 게이트 구조체를 형성하는 단계;
상기 핀 내에 그리고 상기 게이트 구조체에 인접하여 리세스(recess)를 형성하는 단계;
상기 리세스를 세정하기 위해 습식 에칭 공정을 수행하는 단계;
상기 리세스를 플라즈마 공정으로 처리하는 단계; 및
상기 플라즈마 공정 및 상기 습식 에칭 공정 후에, 상기 리세스를 세정하기 위해 건식 에칭 공정을 수행하는 단계
를 포함하는 반도체 디바이스를 형성하는 방법.
2. 제 1 항에 있어서,
상기 리세스 내에 에피택셜 소스/드레인 영역을 형성하는 단계
를 더 포함하는 반도체 디바이스를 형성하는 방법.
3. 제 1 항에 있어서, 상기 게이트 구조체는 게이트 전극 및 상기 게이트 전극의 측벽을 따라 배치된 게이트 스페이서를 포함하며, 상기 플라즈마 공정은 상기 리세스의 측벽과 상기 게이트 전극의 각각의 측벽 사이의 거리가 감소되도록 상기 리세스의 폭을 확장시키는 것인, 반도체 디바이스를 형성하는 방법.
4. 제 3 항에 있어서, 상기 플라즈마 공정은 상기 게이트 구조체의 상기 게이트 스페이서를 공격(attacking)하지 않고 상기 리세스에 의해 노출된 상기 핀의 일부를 선택적으로 제거하는 것인, 반도체 디바이스를 형성하는 방법.
5. 제 3 항에 있어서, 상기 리세스의 깊이는 상기 플라즈마 공정에 의해 실질적으로 변하지 않고 유지되는 것인, 반도체 디바이스를 형성하는 방법.
6. 제 1 항에 있어서, 상기 플라즈마 공정은 제 1 방향을 따라서 제 1 에칭률로 그리고 제 2 방향을 따라서 제 2 에칭률로 상기 리세스에 의해 노출된 상기 핀의 일부를 제거하며, 상기 제 1 방향은 상기 핀의 길이 방향을 따르고, 상기 제 2 방향은 상기 리세스의 깊이 방향을 따르고, 상기 제 1 에칭률은 상기 제 2 에칭률보다 큰 것인, 반도체 디바이스를 형성하는 방법.
7. 제 6 항에 있어서, 상기 제 1 에칭률과 상기 제 2 에칭률 간의 비율은 1 내지 5인 것인, 반도체 디바이스를 형성하는 방법.
8. 제 6 항에 있어서,
상기 플라즈마 공정의 압력을 변화시킴으로써 상기 제 1 에칭률과 상기 제 2 에칭률 간의 비율을 조정하는 단계를 더 포함하는 반도체 디바이스를 형성하는 방법.
9. 제 1 항에 있어서, 상기 플라즈마 공정은 수소를 포함하는 가스 소스를 사용하여 수행되는 것인, 반도체 디바이스를 형성하는 방법.
10. 제 9 항에 있어서, 상기 리세스를 처리하는 단계는 상기 리세스를 수소 라디칼 및 원자 수소로 처리하는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
11. 제 1 항에 있어서, 상기 플라즈마 공정은 상기 습식 에칭 공정 전에 수행되는 것인, 반도체 디바이스를 형성하는 방법.
12. 제 1 항에 있어서, 상기 습식 에칭 공정은 탈이온수 및 오존을 포함하는 용액, 또는 희석된 불화 수소산을 사용하여 수행되는 것인, 반도체 디바이스를 형성하는 방법.
13. 제 12 항에 있어서, 상기 건식 에칭 공정은 암모니아와 삼불화 질소의 혼합물, 또는 암모니아와 불화 수소의 혼합물을 사용하여 수행되는 것인, 반도체 디바이스를 형성하는 방법.
14. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위에 게이트 구조체를 형성하는 단계;
상기 기판 내에 그리고 상기 게이트 구조체에 인접하여 리세스를 형성하는 단계;
상기 리세스를 처리하기 위해 플라즈마 공정을 수행하는 단계;
상기 리세스를 세정하기 위해 습식 에칭 공정을 수행하는 단계;
상기 리세스를 세정하기 위해 건식 에칭 공정을 수행하는 단계; 및
상기 리세스 내에 에피택셜 소스/드레인 영역을 형성하는 단계
를 포함하는 반도체 디바이스를 형성하는 방법.
15. 제 14 항에 있어서, 상기 플라즈마 공정은 수소를 포함하는 가스 소스를 사용하여 수행되는 것인, 반도체 디바이스를 형성하는 방법.
16. 제 14 항에 있어서, 상기 플라즈마 공정은 상기 리세스에 의해 노출된 상기 기판의 표면 영역의 불순물 농도를 감소시키며, 상기 불순물은 산소, 탄소, 염소 또는 불소를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
17. 제 14 항에 있어서, 상기 플라즈마 공정은 상기 리세스의 깊이보다 상기 리세스의 폭을 더 확장시키는 것인, 반도체 디바이스를 형성하는 방법.
18. 반도체 디바이스를 형성하는 방법에 있어서,
반도체 핀 위에 게이트 구조체를 형성하는 단계;
리세스를 형성하기 위해 상기 게이트 구조체 옆의 상기 반도체 핀의 일부를 제거하는 단계;
플라즈마 공정을 사용하여 상기 리세스에 의해 노출된 상기 반도체 핀의 표면 영역을 처리하는 단계 - 상기 플라즈마 공정은 상기 리세스에 의해 노출된 상기 반도체 핀의 일부를 제거함으로써 상기 리세스의 치수를 확장시키며, 상기 반도체 핀의 길이 방향을 따라 측정된 상기 리세스의 폭은 상기 리세스의 깊이보다 더 확장됨 - ;
상기 리세스를 세정하기 위해 습식 에칭 공정을 수행하는 단계;
상기 리세스를 세정하기 위해 건식 에칭 공정을 수행하는 단계; 및
상기 리세스 내에 소스/드레인 영역을 에피택셜 성장시키는 단계
를 포함하는 반도체 디바이스를 형성하는 방법.
19. 제 18 항에 있어서, 상기 플라즈마 공정은 수소를 포함하는 가스 소스를 사용하여 수행되는 것인, 반도체 디바이스를 형성하는 방법.
20. 제 18 항에 있어서, 상기 플라즈마 공정은 상기 반도체 핀의 길이 방향을 따라 상기 반도체 핀의 일부를 측 방향 제거율로 제거하고, 상기 리세스의 깊이 방향을 따라 상기 반도체 핀의 일부를 수직 제거율로 제거하며,
상기 측 방향 제거율과 상기 수직 제거율 간의 비율을 증가시키기 위해 상기 플라즈마 공정의 압력을 증가시키거나,
상기 측 방향 제거율과 상기 수직 제거율 간의 비율을 감소시키기 위해 상기 플라즈마 공정의 압력을 감소시키는 단계
를 더 포함하는 반도체 디바이스를 형성하는 방법.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위로 돌출된 핀을 형성하는 단계;
    상기 핀 위에 게이트 구조체를 형성하는 단계;
    상기 핀 내에 그리고 상기 게이트 구조체에 인접하여 리세스(recess)를 형성하는 단계;
    상기 리세스를 세정하기 위해 습식 에칭 공정을 수행하는 단계;
    상기 리세스를 플라즈마 공정으로 처리하는 단계; 및
    상기 플라즈마 공정 및 상기 습식 에칭 공정 후에, 상기 리세스를 세정하기 위해 건식 에칭 공정을 수행하는 단계
    를 포함하는 반도체 디바이스를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 리세스 내에 에피택셜 소스/드레인 영역을 형성하는 단계
    를 더 포함하는 반도체 디바이스를 형성하는 방법.
  3. 제 1 항에 있어서, 상기 게이트 구조체는 게이트 전극 및 상기 게이트 전극의 측벽을 따라 배치된 게이트 스페이서를 포함하며, 상기 플라즈마 공정은 상기 리세스의 측벽과 상기 게이트 전극의 각각의 측벽 사이의 거리가 감소되도록 상기 리세스의 폭을 확장시키는 것인, 반도체 디바이스를 형성하는 방법.
  4. 제 3 항에 있어서, 상기 플라즈마 공정은 상기 게이트 구조체의 상기 게이트 스페이서를 공격(attacking)하지 않고 상기 리세스에 의해 노출된 상기 핀의 일부를 선택적으로 제거하는 것인, 반도체 디바이스를 형성하는 방법.
  5. 제 1 항에 있어서, 상기 플라즈마 공정은 제 1 방향을 따라서 제 1 에칭률로 그리고 제 2 방향을 따라서 제 2 에칭률로 상기 리세스에 의해 노출된 상기 핀의 일부를 제거하며, 상기 제 1 방향은 상기 핀의 길이 방향을 따르고, 상기 제 2 방향은 상기 리세스의 깊이 방향을 따르고, 상기 제 1 에칭률은 상기 제 2 에칭률보다 큰 것인, 반도체 디바이스를 형성하는 방법.
  6. 제 1 항에 있어서, 상기 플라즈마 공정은 수소를 포함하는 가스 소스를 사용하여 수행되는 것인, 반도체 디바이스를 형성하는 방법.
  7. 제 1 항에 있어서, 상기 플라즈마 공정은 상기 습식 에칭 공정 전에 수행되는 것인, 반도체 디바이스를 형성하는 방법.
  8. 제 1 항에 있어서, 상기 습식 에칭 공정은 탈이온수 및 오존을 포함하는 용액, 또는 희석된 불화 수소산을 사용하여 수행되는 것인, 반도체 디바이스를 형성하는 방법.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위에 게이트 구조체를 형성하는 단계;
    상기 기판 내에 그리고 상기 게이트 구조체에 인접하여 리세스를 형성하는 단계;
    상기 리세스를 처리하기 위해 플라즈마 공정을 수행하는 단계;
    상기 리세스를 세정하기 위해 습식 에칭 공정을 수행하는 단계;
    상기 리세스를 세정하기 위해 건식 에칭 공정을 수행하는 단계; 및
    상기 리세스 내에 에피택셜 소스/드레인 영역을 형성하는 단계
    를 포함하는 반도체 디바이스를 형성하는 방법.
  10. 반도체 디바이스를 형성하는 방법에 있어서,
    반도체 핀 위에 게이트 구조체를 형성하는 단계;
    리세스를 형성하기 위해 상기 게이트 구조체 옆의 상기 반도체 핀의 일부를 제거하는 단계;
    플라즈마 공정을 사용하여 상기 리세스에 의해 노출된 상기 반도체 핀의 표면 영역을 처리하는 단계 - 상기 플라즈마 공정은 상기 리세스에 의해 노출된 상기 반도체 핀의 일부를 제거함으로써 상기 리세스의 치수를 확장시키며, 상기 반도체 핀의 길이 방향을 따라 측정된 상기 리세스의 폭은 상기 리세스의 깊이보다 더 확장됨 - ;
    상기 리세스를 세정하기 위해 습식 에칭 공정을 수행하는 단계;
    상기 리세스를 세정하기 위해 건식 에칭 공정을 수행하는 단계; 및
    상기 리세스 내에 소스/드레인 영역을 에피택셜 성장시키는 단계
    를 포함하는 반도체 디바이스를 형성하는 방법.
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