CN103794498B - 一种半导体器件及其制备方法 - Google Patents
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Abstract
本发明涉及一种半导体器件及其制备方法，所述方法包括提供半导体衬底，所述衬底包括基底、氧化物层以及半导体材料层；在所述衬底上形成图案化的硬掩膜层，所述硬掩膜层具有多个开口；以所述硬掩膜层为掩膜蚀刻所述半导体材料层，以形成Σ形凹槽；在所述凹槽中外延生长SiGe层，以形成鳍片；去除所述硬掩膜层，以露出所述半导体材料层；蚀刻所述半导体材料层，以露出所述鳍片。本发明所述方法首先在本发明中在SOI衬底上形成硬掩膜层后，控制蚀刻条件形成Σ形凹槽，然后外延生长SiGe层，得到菱形的鳍片，最后形成周围栅极（gate all around,GAA），使得鳍片下表面完全用作沟道区，可以进一步在增大工作电流，进一步提高器件的集成度和性能。
Description
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法。
背景技术
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到22nm或以下时，来自制造和设计方面的挑战已经导致了三维设计如鳍片场效应晶体管(FinFET)的发展。
相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能，平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出；同时又更加紧凑，提高了器件的集成度，因此在模拟电路（analog circuits）和静态存储器（SRSMs）中得到广泛应用。
随着CMOS技术的不断发展，半导体器件制备技术中已经出现多栅极结构，例如三栅极（Tri-gate）、双栅极（Dual gate）、周围栅极（gate all around,GAA）、Ω-栅极（Ω-gate）以及π-栅极（π-gate)，甚至已经出现无节点（junction-less）的晶体管，来增强器件的性能和集成度。
现有技术中在形成周围栅极（gate all around,GAA）的鳍片大都为柱形，鳍片下表面未完全用作沟道区，在增大工作电流上存在限制。
因此，虽然现有技术中存在周围栅极（gate all around,GAA）的晶体管，但是目前制备方法以及得到的晶体管的工作电流较小，同时随着尺寸的减小，集成度也受到影响，使半导体器件性能受到限制，因此需要对目前的制备方法进行改进，以消除上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种半导体器件的制备方法，包括：
提供半导体衬底，所述衬底包括基底、氧化物层以及半导体材料层；
在所述衬底上形成图案化的硬掩膜层，所述硬掩膜层具有多个开口；
以所述硬掩膜层为掩膜蚀刻所述半导体材料层，以形成Σ形凹槽；
在所述凹槽中外延生长SiGe层，以形成鳍片；
去除所述硬掩膜层，以露出所述半导体材料层；
蚀刻所述半导体材料层，以露出所述鳍片。
作为优选，所述方法还包括在所述鳍片上形成周围栅极的步骤。
作为优选，所述周围栅极为高K金属栅极。
作为优选，在形成所述周围栅极之前，在所述鳍片上形成界面层。
作为优选，蚀刻去除的所述半导体材料层的厚度为5-50nm。
作为优选，所述SiGe层中Si和Ge的含量比为10:1-6:4。
作为优选，所述SiGe层中形成所述鳍片的厚度为1-5nm。
作为优选，所述SiGe层掺杂有B、P或As。
作为优选，所述掺杂浓度为1e14-8e21原子/cm3。
作为优选，湿法蚀刻所述半导体材料层，以露出所述鳍片。
作为优选，选用TMAH溶液蚀刻所述半导体材料层。
作为优选，所述TMAH溶液的质量分数为0.1%-10%。
作为优选，所述湿法蚀刻温度为25-90℃。
作为优选，所述湿法蚀刻时间为10s-1000s。
作为优选，先干法蚀刻、后湿法蚀刻所述半导体材料层，以形成Σ形凹槽。
作为优选，选用TMAH、NH3H2O或KOH蚀刻所述半导体材料层，以形成Σ形凹槽。
作为优选，所述鳍片为菱形鳍片。
作为优选，所述半导体器件为GAA鳍片场效应晶体管。
本发明还提供了一种上述的方法制备得到的器件。本发明提供了一种含有周围栅极（gate all around,GAA）的鳍片场效应晶体管（FINFET）及其制备方法，在本发明中在SOI衬底上形成硬掩膜层后，控制蚀刻条件形成Σ形凹槽，然后外延生长SiGe层，得到菱形的鳍片，接着蚀刻所述半导体材料层露出部分鳍片，最后形成周围栅极（gate all around,GAA），使得鳍片下表面完全用作沟道区，可以进一步在增大工作电流，进一步提高器件的集成度和性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1为半导体器件中不同晶面上的蚀刻结果示意图；
图2-6为本发明所述半导体器件的制备过程剖面示意图；
图7为制备本发明的半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件及其制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
下面结合图2-6对本发明所述半导体器件的制备方法做进一步的说明：
首先，参照图2，提供半导体衬底；
具体地，所述半导体衬底为绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。在本发明中优选为绝缘体上硅（SOI），所述绝缘体上硅（SOI）由下往上依次为基底101、氧化物层102以及半导体材料层103，其中所述半导体材料层优选为Si。
其中，半导体衬底上可以被定义有源区。在该有源区上还可以包含有其他的有源器件，为了简化附图，在所示图形中所述有源器件均并没有标示。
继续参照图2，在所述衬底上形成图案化的硬掩膜层104；
具体地，在所述衬底上沉积硬掩膜层，所述硬掩膜层可以为TiN、TaN、Ti和Ta、SiN、SiC、NDC中的一种或者多种的组合。
所述掩膜层的沉积可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。在本发明中优选原子层沉积（ALD）法。
然后，图案化所述硬掩膜层，具体地，在所述硬掩膜层上沉积光刻胶层，然后蚀刻光刻形成多个开口，以所述光刻胶为掩膜蚀刻所述硬掩膜层，形成多个开口，用于蚀刻所述半导体材料层。
参照图3，以所述硬掩膜层为掩膜蚀刻所述半导体材料层，以形成Σ形凹槽；
具体地，在本发明中可以选用湿法蚀刻或者先干法蚀刻然后湿法蚀刻来形成所述凹槽，在本发明中选用TMAH、NH3H2O或KOH蚀刻所述半导体材料层，以形成Σ形凹槽。
在本发明中优选采用TMAH溶液进行蚀刻，并且所述TMAH溶液中TMAH的质量分数为5%-10%。
表1不同浓度的TMAH溶液在不同晶面的蚀刻速率
下面结合图1和表1来说明TMAH溶液中TMAH的质量分数对蚀刻过程的影响。
如图1所示的各个晶面的结构，图1A为沿（110）方向的示意图，如图所示，其中，所述器件中具有一个很大的方形开口，所述开口的边沿（110）方向使用，所述开口的侧壁为蚀刻速度最慢的面（111）面，所述开口的底面为（100）平面；如图1B所示，所述掩膜和1A中情况类似，仅仅是尺寸较小，所述开口的（111）晶面和底部的晶面结合在一起，共同形成倒金字塔形；在图1C中，为沿（100）方向的示意图，所述图中开口可以认为是一个经过旋转了的方形开口，在这种情况下垂直的晶面（100）成为侧壁，而晶面（111）则在角落里。
在本发明中控制所述TMAH溶液中TMAH的质量分数对所述半导体材料层进行蚀刻，以得到Σ形凹槽；其中所述凹槽竖直方向上看更为细长。
参照图4，在所述凹槽中外延生长SiGe层，以形成鳍片；
具体地，外延生长所述SiGe层，在本发明中优选选择性外延生长(SEG)。进一步，在本发明中在外延生长的同时还可以进行掺杂，例如在所述SiGe层掺杂B、P或As。
具体地，在外延所述SiGe层时通入GeH4，并选择H2作为载气，选择SiH2Cl2作为反应气体，选择H2作为载气，沉积的温度为500-950℃，优选为650-750℃，气体压力为10-100Torr，优选为20-40Torr，外延得到的所述SiGe层中Si和Ge的含量比为10:1-6:4。
外延的SiGe层的同时，通入砷烷AsH3、磷烷PH3或硼烷BH3进行掺杂，其中，所述掺杂浓度优选为1e14-8e21原子/cm3。对于外延气体的不同，还可采用其他掺杂气体，在本发明的一个实施例中，外延气体和掺杂气体的流量与工艺、温度等均有关系，对于不同的温度和工艺需要对外延气体和掺杂气体的流量进行变化，这些均应包含在本发明的保护范围之内。
通过控制所述外延生长条件，使得到的鳍片呈菱形结构或类似的结构，本发明并不局限于某种形状。
参照图5，去除所述硬掩膜层，以露出所述半导体材料层；
在该步骤中，选择硬掩膜层与所述SiGe层具有较大蚀刻选择比的蚀刻方法，具体地可以选用本领域常用方法，在此不再赘述。
参照图6，蚀刻所述半导体材料层，以露出所述鳍片；
具体地，在该步骤中，选用湿法蚀刻所述半导体材料层，在该步骤中蚀刻停止于所述氧化物层102或所述氧化物层102以上，以完全去除所述半导体材料层或者去除部分所述的半导体材料层，从而露出部分或者全部的鳍片。
在该步骤中选用TMAH溶液蚀刻所述半导体材料层，作为优选，所述TMAH溶液的质量分数为0.1%-10%，所述湿法蚀刻温度为25-90℃，所述湿法蚀刻时间为10s-1000s，在该步骤中蚀刻去除的所述半导体材料层的厚度为5-50nm。
在露出所述鳍片之后，所述方法还进一步包括形成栅极的步骤；
具体地，在所述鳍片上形成界面层，所述界面层可以为可以包括如下的任何传统电介质：SiO2、Si3N4、SiON、SiON2、诸如TiO2、Al2O3、ZrO2、HfO2、Ta2O5、La2O3的高k电介质以及包括钙钛矿型氧化物的其它类似氧化物，但不限于此，在沉积所述界面层后露出的鳍片的高度为1-5nm。
然后在所述界面层上形成周围栅极（gate all around,GAA），在本发明中优选形成高K金属栅极，具体地形成方法可以选用本领域常用方法。
此外，进一步，还可以形成轻掺杂源极/漏极(LDD)于栅极结构任一侧的衬底中。所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；若形成的器件为PMOS器件，则注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。还可以进一步进行源漏注入，以形成源漏区。
本发明提供了一种含有周围栅极（gate all around,GAA）的鳍片场效应晶体管（FINFET）及其制备方法，在本发明中在SOI衬底上形成硬掩膜层后，控制蚀刻条件形成Σ形凹槽，然后外延，得到菱形的鳍片，然后蚀刻所述半导体材料层露出部分或者全部的鳍片，最后形成周围栅极（gate all around,GAA），使得鳍片下表面完全用作沟道区，可以进一步在增大工作电流，进一步提高器件的集成度和性能。
图7为制备本发明制备半导体器件的工艺流程图，包括以下步骤：
步骤201提供半导体衬底，所述衬底包括基底、氧化物层以及半导体材料层；
步骤202在所述衬底上形成图案化的硬掩膜层，所述硬掩膜层具有多个开口；
步骤203以所述硬掩膜层为掩膜蚀刻所述半导体材料层，以形成Σ形凹槽；
步骤204在所述凹槽中外延生长SiGe层，以形成鳍片；
步骤205去除所述硬掩膜层，以露出所述半导体材料层；
步骤206蚀刻所述半导体材料层，以露出所述鳍片。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (19)
1.一种半导体器件的制备方法，包括：
提供半导体衬底，所述衬底包括基底、氧化物层以及半导体材料层；
在所述衬底上形成图案化的硬掩膜层，所述硬掩膜层具有多个开口；
以所述硬掩膜层为掩膜蚀刻所述半导体材料层，以形成Σ形凹槽；
在所述凹槽中外延生长SiGe层，以形成鳍片；
去除所述硬掩膜层，以露出所述半导体材料层；
蚀刻所述半导体材料层，以露出所述鳍片。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括在所述鳍片上形成周围栅极的步骤。
3.根据权利要求2所述的方法，其特征在于，所述周围栅极为高K金属栅极。
4.根据权利要求2或3所述的方法，其特征在于，在形成所述周围栅极之前，在所述鳍片上形成界面层。
5.根据权利要求1所述的方法，其特征在于，蚀刻去除的所述半导体材料层的厚度为5-50nm。
6.根据权利要求1所述的方法，其特征在于，所述SiGe层中Si和Ge的含量比为10:1-6:4。
7.根据权利要求1所述的方法，其特征在于，所述SiGe层中形成所述鳍片的厚度为1-5nm。
8.根据权利要求1所述的方法，其特征在于，所述SiGe层掺杂有B、P或As。
9.根据权利要求8所述的方法，其特征在于，所述掺杂浓度为1e14-8e21原子/cm3。
10.根据权利要求1所述的方法，其特征在于，湿法蚀刻所述半导体材料层，以露出所述鳍片。
11.根据权利要求10所述的方法，其特征在于，选用TMAH溶液蚀刻所述半导体材料层，以露出所述鳍片。
12.根据权利要求11所述的方法，其特征在于，所述TMAH溶液的质量分数为0.1％-10％。
13.根据权利要求10所述的方法，其特征在于，所述湿法蚀刻温度为25-90℃。
14.根据权利要求10所述的方法，其特征在于，所述湿法蚀刻时间为10s-1000s。
15.根据权利要求1所述的方法，其特征在于，先干法蚀刻、后湿法蚀刻所述半导体材料层，以形成Σ形凹槽。
16.根据权利要求15所述的方法，其特征在于，选用TMAH、NH3H2O或KOH蚀刻所述半导体材料层，以形成Σ形凹槽。
17.根据权利要求1所述的方法，其特征在于，所述鳍片为菱形鳍片。
18.根据权利要求1所述的方法，其特征在于，所述半导体器件为GAA鳍片场效应晶体管。
19.一种权利要求17所述的方法制备得到的器件。
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