CN105428238B - 一种FinFET器件及其制作方法和电子装置 - Google Patents

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Abstract

本发明提供一种FinFET器件及其制作方法和电子装置，包括：提供由自下而上层叠的硅基体、掩埋氧化物层和第一半导体材料层构成的衬底；在第一半导体材料层上形成具有鳍片图案的硬掩膜层；以硬掩膜层为掩膜刻蚀去除部分第一半导体材料层；在图案化的第一半导体材料层和硬掩膜层的侧壁上形成侧墙；对侧墙两侧露出的第一半导体材料层执行倾斜氧离子注入；执行退火处理，形成氧化物扩散区；去除氧化物扩散区，形成沟槽；刻蚀去除未被硬掩膜层和侧墙遮蔽的第一半导体材料层，露出下方的掩埋氧化物层；去除硬掩膜层和侧墙，以形成侧面具有开口朝向外侧的凹槽的鳍片。根据上述方法，在鳍片的侧壁上形成开口朝向外侧的凹槽，有效地提升Fin的载流子迁移率。

Description

一种FinFET器件及其制作方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种FinFET器件及其制作方法和电子装置。
背景技术
随着MOS器件的特征尺寸的不断减小，在其制造过程中，对于MOS器件的足够有效的沟道长度的控制变得愈发具有挑战性。为此，采用在MOS器件中形成超浅结和突变结的方法，可以改善核心器件的短沟道效应。然而，在形成超浅结和突变结的过程中，如何在抑制短沟道效应和提升MOS器件的性能之间找到更为合理的均衡点也是极负挑战性的任务。
为了克服上述难题，现有技术通过多种方法，例如预非晶化离子注入、应力技术等，来进一步提升MOS器件的性能。但是，这些方法存在一些不足之处，例如预非晶化离子注入并不能很好地控制MOS器件的源/漏区的掺杂形态，应力技术只是通过提供额外的应力于MOS器件的沟道区来提升其载流子迁移率。上述不足之处进一步限制了在抑制短沟道效应和提升MOS器件的性能之间确定更优的均衡点的技术进步空间。
基于制约进一步提升MOS器件的性能的上述问题，本领域技术人员致力于开发性能更高的半导体器件，鳍式场效应晶体管(FinFET)就是其中的一种。FinFET是用于22nm及以下工艺节点的先进半导体器件，其可以有效控制半导体器件按比例缩小所导致的难以克服的短沟道效应。
现有技术通常采用以下工艺顺序形成FinFET的鳍(Fin)形沟道：首先，在硅基体上形成掩埋氧化物层以制作绝缘体上硅(SOI)结构；接着，在绝缘体上硅结构上形成硅层，其构成材料可以是单晶硅或者多晶硅；然后，图形化硅层，并蚀刻经所述图形化的硅层以形成Fin。接下来，可以在Fin上形成栅极，并在Fin的两端形成锗硅应力层。
对于FinFET而言，为了进一步提升Fin的载流子迁移率，现有技术提供了多种对Fin施加应力的方法。总体而言，这些方法均是通过施加额外的应力于Fin来提升其载流子迁移率，进而增大FinFET的驱动电流。举例来说，在Fin的两端形成锗硅应力层或者在栅极上方形成能够产生不同种类和大小的应力的应力层(即应力记忆技术或应力近临技术)来提升Fin的载流子迁移率。
因此，需要提出一种新的制作方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明实施例一提供一种FinFET的制作方法，包括：
提供由自下而上层叠的硅基体、掩埋氧化物层和第一半导体材料层构成的衬底；
在所述第一半导体材料层上形成具有鳍片图案的硬掩膜层；
以所述硬掩膜层为掩膜刻蚀去除部分所述第一半导体材料层；
在图案化的所述第一半导体材料层和所述硬掩膜层的侧壁上形成侧墙；
对所述侧墙两侧露出的所述第一半导体材料层执行相对于所述第一半导体材料层的表面具有第一倾斜夹角的氧离子注入；
执行退火处理，以在所述第一半导体材料层内形成氧化物扩散区；
去除所述氧化物扩散区，以在所述第一半导体材料层中形成沟槽；
刻蚀去除未被所述硬掩膜层和所述侧墙遮蔽的所述第一半导体材料层，露出下方的所述掩埋氧化物层；
去除所述硬掩膜层和所述侧墙，以形成侧面具有开口朝向外侧的凹槽的鳍片。
进一步，所述第一倾斜夹角的角度为10-35度。
进一步，所述氧离子注入使用的是氧气，注入剂量为1e15-1e16个/平方厘米，注入能量为1-10keV。
进一步，所述第一半导体材料层的表面晶向为<110>、<100>或<111>。
进一步，所述第一半导体材料层为硅或锗化硅。
进一步，所述侧墙的高度为10～30nm，所述侧墙的宽度为2nm～6nm。
进一步，所述退火处理为低温退火。
本发明实施例二提供一种FinFET器件，包括：半导体衬底，在所述半导体衬底上形成有鳍片，其中所述鳍片的侧面具有开口朝向外侧的凹槽。
本发明实施例三提供一种电子装置，包括上述的FinFET器件。
综上所述，根据本发明的制作方法，通过向衬底中注入氧离子的方法，在鳍片结构的侧壁上形成开口朝向外侧的凹槽，在抑制短沟道效应和提升沟道载流子迁移率这两方面获得很好的均衡效果，更为有效地提升Fin的载流子迁移率，进而显著提高器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-1G为本发明实施例一中方法依次实施所获得器件的剖面示意图；
图2为本发明实施例一中方法依次实施步骤的流程图；
图3为根据本发明实施例二的FinFET器件的剖面示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
参考图1A-1G和图2对本发明实施例一的制作方法做详细描述。
首先，如图1A所示，提供衬底100，其包括自下而上层叠的硅基体100a、掩埋氧化物层100b和第一半导体材料层100c，其中，第一半导体材料层100c的材料为硅或锗化硅。第一半导体材料层100c的表面晶向为<110>、<100>、<111>或其它晶向。
在所述第一半导体材料层100c上形成具有鳍片图案的硬掩膜层101。硬掩膜层101包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(SiON)层。硬掩膜层101的形成方法可以采用本领域技术人员所熟悉的任何现有技术，例如化学气相沉积法(CVD)，低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。在一个示例中，可先在第一半导体材料层100c上形成掩膜层101，再在掩膜层101上形成光阻层，然后采用制造FinFET鳍片的掩膜板对光阻层进行曝光，然后以该光阻层为掩膜刻蚀掩膜层101，形成具有鳍片图案的硬掩膜层101。
以所述硬掩膜层101为掩膜刻蚀去除部分所述第一半导体材料层100c。既可以采用干法刻蚀也可以采用湿法刻蚀去除部分所述第一半导体材料层100c。干法刻蚀能够采用基于氟化碳气体的各向异性刻蚀法。湿法刻蚀能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffer solution of hydrofluoricacid(BHF))。
如图1B所示，在图案化的所述第一半导体材料层100c和所述硬掩膜层101的侧壁上形成侧墙102；
其中，侧墙102由氧化物、氮化物或者二者的组合构成，是通过沉积和刻蚀形成的。可选地，所述侧墙的高度为10～30nm，所述侧墙的宽度为2nm～6nm。其主要用于在后续进行离子注入时保护鳍片的侧壁不受损伤。
如图1C所示，对所述侧墙102两侧露出的所述第一半导体材料层100c执行相对于所述第一半导体材料层100c的表面具有第一倾斜夹角的氧离子注入。可选地，所述第一倾斜夹角的角度为10-35度。在一个示例中，所述氧离子注入使用的是氧气，注入剂量为1e15-1e16个/平方厘米，注入能量为1-10keV。
如图1D所示，执行退火处理，以在所述第一半导体材料层100c内形成氧化物扩散区103。所述氧化物扩散区103的材质根据第一半导体材料层100c的材料而定，例如当第一半导体材料层100c为硅时，则氧化物扩散区为氧化硅扩散区。所述退火的方式可选用管炉退火、激光退火等。示例性地，在低温条件下进行所述退火处理。可选地，所述低温退火的温度范围为400～700℃，退火时间为1～10h。由于前述步骤中，氧离子已经注入到第一半导体材料层100c中，故在比较低的退火温度作用下，即可形成氧化物扩散区103。但并不局限于低温退火，只要能够形成氧化物扩散区103的任何适宜的退火方式和工艺条件均可用于本发明。
如图1E所示，去除所述氧化物扩散区103，以在所述第一半导体材料层100c中形成沟槽104。
采用本领域技术人员熟知的技术去除所述氧化物扩散区103。例如，可以选用RIE、湿法刻蚀或干法刻蚀方法来选择性的刻蚀氧化物扩散区。在本实施例中，所述刻蚀为对氧化物扩散区有高选择性的湿法蚀刻，所述湿法蚀刻的腐蚀液为氢氟酸或氢溴酸。
如图1F所示，刻蚀去除未被所述硬掩膜层101和所述侧墙102遮蔽的所述第一半导体材料层100c，露出下方的所述掩埋氧化物层100b。在本实施例中，所述刻蚀为等离子体干法刻蚀，刻蚀气体包括氢气与氧气的混合气体或者六氟丁二烯等。
如图1G所示，去除所述硬掩膜层和两侧的侧墙，以形成具有开口朝向外侧的凹槽105的鳍片106。
可采用刻蚀的方法去除硬掩膜层和侧墙，所述刻蚀具有对硬掩膜层和侧墙的高选择性。在一个示例中，当硬掩膜层和侧墙的材料均为氮化硅时，可采用干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。根据掩膜层和侧墙的材料性质选择适用的刻蚀方法，在此不作具体限制。形成的鳍片106的侧壁上形成有开口朝向外侧的凹槽105，位于凹槽105上部的鳍片的宽度比凹槽下部的鳍片宽度小，即鳍片106具有上窄下宽的形状。示例性地，所述凹槽105最深处与鳍片106垂直于衬底表面100的中心线的距离为5～30nm。
至此完成了对器件鳍片的制作过程，采用本发明的制作方法，在抑制短沟道效应和提升沟道载流子迁移率这两方面获得很好的均衡效果，更为有效地提升Fin的载流子迁移率。
之后还包括在鳍片的顶面和两侧形成栅极结构的步骤，作为示例，栅极结构包括自下而上层叠的栅极介电层、栅极材料层。栅极介电层包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种。
接着，在露出的衬底上形成作为源/漏区的含硅材料层。对于PMOS而言，所述含硅材料层为锗硅(SiGe)层；对于NMOS而言，所述含硅材料层为碳硅(SiC)层。所述含硅材料层可以进一步对所述鳍片施加应力，从而进一步提升沟道层的载流子迁移率。形成所述含硅材料层可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如选择性外延生长工艺。
接下来，对所述含硅材料层进行掺杂。对于PMOS而言，所述掺杂的离子为磷离子；对于NMOS而言，所述掺杂的离子为硼离子。对于本领域的普通技术人员而言，所述掺杂的离子可以具有浓度梯度，从而进一步抑制短沟道效应并实现对薄层电阻值(Rs)的优化控制。在本实施例中，在外延生长形成所述含硅材料层时进行所述掺杂；对于本领域的普通技术人员而言，也可以采用离子注入的方式进行所述掺杂，通过控制不同阶段的注入离子的注入能量和注入剂量，可以使所述掺杂的离子具有一定的浓度梯度。需要说明的是，所述含硅材料层可以对所述掺杂的离子向沟道层进行的横向扩散起到一定的控制作用。
综上所述，根据本发明的制作方法，通过向衬底中注入氧离子的方法，在鳍片结构的侧壁上形成开口朝向外侧的凹槽，在抑制短沟道效应和提升沟道载流子迁移率这两方面获得很好的均衡效果，更为有效地提升Fin的载流子迁移率，进而显著提高器件的性能。
参照图2，其中示出了根据本发明实施例一的方法形成FinFET的流程图，用于简要示出整个制造工艺的流程。
在步骤201中，提供由自下而上层叠的硅基体、掩埋氧化物层和第一半导体材料层构成的衬底；
在步骤202中，在所述第一半导体材料层上形成具有鳍片图案的硬掩膜层，以所述硬掩膜层为掩膜刻蚀去除部分所述第一半导体材料层；
在步骤203中，在图案化的所述第一半导体材料层和所述硬掩膜层的侧壁上形成侧墙；
在步骤204中，对所述侧墙两侧露出的所述第一半导体材料层执行相对于所述第一半导体材料层的表面具有第一倾斜夹角的氧离子注入；
在步骤205中，执行退火处理，以在所述第一半导体材料层内形成氧化物扩散区；
在步骤206中，去除所述氧化物扩散区，以在所述第一半导体材料层中形成沟槽；
在步骤207中，刻蚀去除未被所述硬掩膜层和所述侧墙遮蔽的所述第一半导体材料层，露出下方的所述掩埋氧化物层；
在步骤208中，去除所述硬掩膜层和所述侧墙，以形成侧面具有开口朝向外侧的凹槽的鳍片。
实施例二
下面参考图3对本发明实施例二提供的FinFET器件做详细描述。
首先，如图3所示，本发明实施例提供一种采用实施例一中方法制作的FinFET器件，包括：
半导体衬底，所述半导体衬底300可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。示例性地，所述半导体衬底300包括自下而上层叠的硅基体300a和掩埋氧化物层300b。
在所述半导体衬底300上形成有鳍片301，其中所述鳍片301的侧面具有开口朝向外侧的凹槽302。可选地，所述凹槽最深处与所述鳍片垂直于所述半导体衬底表面的中心线的距离为5～30nm。示例性地，所述鳍片的材料为硅或锗化硅。
示例性地，位于所述凹槽302上部的鳍片的宽度比位于所述凹槽302下部的鳍片的宽度小，例如宽度小约4～12nm。
综上所述，根据本发明的FinFET器件，具有特殊形状的鳍片，该鳍片的侧面具有开口朝向外侧的凹槽，在抑制短沟道效应和提升沟道载流子迁移率这两方面获得很好的均衡效果，更为有效地提升Fin的载流子迁移率，进而使该器件具有更高的性能。
实施例三
本发明还提供一种电子装置，其包括上述实施例二中FinFET器件。
由于包括的FinFET器件具有优异的性能，该电子装置同样具有上述优点。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (7)

1.一种FinFET器件的制作方法，包括：
提供由自下而上层叠的硅基体、掩埋氧化物层和第一半导体材料层构成的衬底；
在所述第一半导体材料层上形成具有鳍片图案的硬掩膜层；
以所述硬掩膜层为掩膜刻蚀去除部分所述第一半导体材料层；
在图案化的所述第一半导体材料层和所述硬掩膜层的侧壁上形成侧墙；
对所述侧墙两侧露出的所述第一半导体材料层执行相对于所述第一半导体材料层的表面具有第一倾斜夹角的氧离子注入；
执行退火处理，以在所述第一半导体材料层内形成氧化物扩散区；
去除所述氧化物扩散区，以在所述第一半导体材料层中形成沟槽；
刻蚀去除未被所述硬掩膜层和所述侧墙遮蔽的所述第一半导体材料层，露出下方的所述掩埋氧化物层；
去除所述硬掩膜层和所述侧墙，以形成侧面具有开口朝向外侧的凹槽的鳍片。
2.根据权利要求1所述的制作方法，其特征在于，所述第一倾斜夹角的角度为10-35度。
3.根据权利要求1所述的制作方法，其特征在于，所述氧离子注入使用的是氧气，注入剂量为1e15-1e16个/平方厘米，注入能量为1-10keV。
4.根据权利要求1所述的制作方法，其特征在于，所述第一半导体材料层的表面晶向为<110>、<100>或<111>。
5.根据权利要求1所述的制作方法，其特征在于，所述第一半导体材料层为硅或锗化硅。
6.根据权利要求1所述的制作方法，其特征在于，所述侧墙的高度为10～30nm，所述侧墙的宽度为2nm～6nm。
7.根据权利要求1所述的制作方法，其特征在于，所述退火处理为低温退火，其中，所述低温退火的温度范围为400℃～700℃。
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