RU2670248C1 - Способ формирования локальной захороненной диэлектрической области изоляции активной части транзисторов с трехмерной структурой затвора (FinFET) - Google Patents
Способ формирования локальной захороненной диэлектрической области изоляции активной части транзисторов с трехмерной структурой затвора (FinFET) Download PDFInfo
- Publication number
- RU2670248C1 RU2670248C1 RU2017131139A RU2017131139A RU2670248C1 RU 2670248 C1 RU2670248 C1 RU 2670248C1 RU 2017131139 A RU2017131139 A RU 2017131139A RU 2017131139 A RU2017131139 A RU 2017131139A RU 2670248 C1 RU2670248 C1 RU 2670248C1
- Authority
- RU
- Russia
- Prior art keywords
- transistor
- active part
- substrate
- finfet
- formation
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 36
- 238000009413 insulation Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 230000015572 biosynthetic process Effects 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 11
- 239000003989 dielectric material Substances 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 5
- 238000001459 lithography Methods 0.000 claims description 4
- 230000005669 field effect Effects 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 abstract description 4
- 230000005611 electricity Effects 0.000 abstract 1
- 239000007787 solid Substances 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 230000001629 suppression Effects 0.000 abstract 1
- 238000000151 deposition Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005265 energy consumption Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000000101 transmission high energy electron diffraction Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Изобретение относится к области твердотельной электроники, в частности способам формирования изоляции активной части полевых транзисторов с трехмерной структурой затвора (FinFET). Сущностью изобретения является способ формирования захороненной диэлектрической области изоляции активной части FinFET от подложки, характеризующейся тем, что область изоляции локализована в ограниченном объеме тела транзистора, позволяя конструкции обладать высокой механической прочностью. Изобретение обеспечивает подавление тока утечки смыкания областей пространственного заряда стока и истока. 6 ил.
Description
Область техники
Изобретение относится к области твердотельной электроники, в частности к способам формирования изоляции активной части полевых транзисторов с трехмерной структурой затвора (FinFET).
Уровень техники
При проектировании современных СБИС на основе FinFET предъявляются требования по минимизации энергопотребления. Статическая составляющая энергопотребления, в первую очередь, определяется значением тока утечки смыкания областей пространственного заряда (ОПЗ) стока и истока FinFET, протекающего в подзатворной области. Существует два подхода компенсации или полного подавления данного типа тока утечки: (1) формирование высоколегированной области на пути распространения ОПЗ стока и истока, что приводит к уменьшению размера ОПЗ и предотвращает их смыкание и (2) формирование изоляции между активной областью транзистора и подложкой.
Из предшествующего уровня техники известен способ изоляции, заключающийся в формировании области высокой концентрации примесных атомов, локализованной в плоскости основания тела транзистора FinFET (US 20110169101 A1 «Fin Field Effect Transistor (FINFET)», Taiwan Semiconductor Manufacturing Co Ltd (TSMC), заявлен 16 сентября 2008 года и опубликован 10 сентября 2009 года). Недостатком данного метода являются высокие производственные затраты, обусловленные неизбежной интеграцией целого ряда сопутствующих технологических операций в маршрут изготовления КМОП СБИС.
Также известен способ изоляции активной области транзистора посредством использования КНИ пластин (US 6413802 B1 «Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture», University of California, заявлен 23 октября 2000 года и опубликован 2 июля 2002 года). Изолирующей областью в данном методе является сплошной слой захороненного диэлектрика, формируемого на этапе изготовления КНИ пластин. К недостаткам данного метода относятся высокая стоимость КНИ пластин, а также низкая эффективность отвода тепла от активной области транзистора.
Кроме того, известен способ локального окисления Si основания тела FinFET сквозь прилегающие участки щелевой изоляции (US 9349658 B1 «Methods of forming fin isolation regions on finFET semiconductor devices using an oxidation-blocking layer of material)), GlobalFoundries Inc International Business Machines Corp, заявлен 29 января 2015 года и опубликован 25 мая 2016 года). В данном способе формирование локальной изолирующей области происходит за счет перекрытия встречно направленных фронтов окисления противоположных граней основания тела транзистора. Недостатками метода являются высокий температурный режим процесса окисления, что приводит к появлению статических неконтролируемых механических напряжений в конструкции транзистора, а также «клювообразного)) вида границы раздела активной части тела транзистора с изолирующей областью, приводящего к увеличению тока утечки и повышению тепловыделения.
Наиболее близким по техническому решению, принятому за прототип, является способ формирования диэлектрической области изоляции активной части FinFET с использованием жертвенного слоя (US 9041062 B2 «Silicon-on-nothing FinFETs», International Business Machines Corp, заявлен 19 сентября 2013 года и опубликован 26 мая 2015 года). Жертвенный слой в данном методе входит в состав структуры тела транзистора и состоит из материала, имеющего высокую селективность травления по отношению к материалу активной части транзистора и подложки, что позволяет прецизионно удалить жертвенный слой и сформировать на его месте изоляционную область. К недостаткам метода относится необходимость предварительного формирования гетероструктуры на исходной подложке, что ввиду различий постоянных решетки материалов гетероструктуры будет приводить к появлению в активной части тела транзистора механических напряжений или дефектов, например в виде прорастающих дислокаций, и, как следствие, деградации характеристик транзистора. Кроме того, недостатком метода является интеграция в маршрут изготовления транзисторной структуры группы процессов по созданию и удалению фиктивного затвора, обеспечивающего механическую поддержку активной части тела транзистора при удалении жертвенного слоя.
Раскрытие изобретения
Задачей предполагаемого изобретения является формирование изоляции активной части полевых транзисторов с трехмерной структурой затвора (FinFET) с целью подавления тока утечки смыкания ОПЗ стока и истока. В качестве решения данной задачи предложен способ формирования локальной захороненной диэлектрической области изоляции активной части транзисторов с трехмерной структурой затвора (FinFET), включающий в себя изготовление тела транзистора на поверхности полупроводниковой подложки, формирование полости между активной частью тела транзистора и подложкой, а также заполнение сформированной полости диэлектрическим материалом, отличающийся от прототипа тем, что тело транзистора изготавливается на подложке, не имеющей скрытых слоев, расположение полости между активной частью тела транзистора и подложкой пространственно локализовано на ограниченном участке в продольном направлении основания тела транзистора, предлагается иная совокупность и последовательность выполнения операций: формирование слоя жесткой маски на поверхности подложки; группа процессов формирования активной части тела транзистора; конформное осаждение диэлектрического слоя по всей поверхности подложки; анизотропное травление диэлектрического слоя преимущественно в направлении плоскости подложки (создание спейсеров); формирование основания тела транзистора путем травления материала подложки по жесткой маске; вскрытие окон на боковой поверхности основания тела транзистора в процессе литографии; сквозное травление материала основания тела транзистора сквозь вскрытые окна; заполнение образованной полости диэлектрическим материалом.
Жесткая маска несет функцию защиты поверхности активной части тела транзистора, но одновременно данный слой может служить и стоппером в процессе химико-механической планаризации на дальнейших стадиях формирования транзисторной структуры. Как правило, в технологии микроэлектроники в качестве такого слоя используется Si3N4, имеющий в качестве подслоя SiO2. Однако допускается использование и других диэлектрических материалов.
Группа процессов формирования активной части тела транзистора включает в себя операцию фотолитографии, выполненную в соответствии с LELE, SADP или любой другой методикой создания топологического рисунка, а также операцию сухого травления материала подложки по жесткой маске на глубину H+W, где Н - значение высоты активной части тела транзистора, заложенное при физико-конструктивном проектировании транзистора, a W - ширина активной части тела транзистора. В качестве материала диэлектрического слоя предпочтительно использовать Si3N4.
Вместо двухстадийной процедуры формирования тела транзистора (формирование активной части и основания разделены процессом создания спейсеров) может быть использована одностадийная схема, представляющая собой следующую последовательность операций: формирование тела транзистора, формирование диэлектрического разделительного слоя на основе, например, SiO2 до уровня активной части тела транзистора, создание спейсеров, удаление диэлектрического разделительного слоя, вскрытие окон на боковой поверхности основания тела транзистора в процессе литографии, сквозное травление материала основания тела транзистора сквозь вскрытые окна, заполнение образованной полости диэлектрическим материалом.
Указанная совокупность отличительных признаков позволяет достичь технического результата, заключающегося в возможности использования гомогенной подложки, не требуя формирование скрытых слоев в ее объеме, упрощении процедуры формирования изоляции активной части транзисторов от подложки, отсутствии необходимости формирования фиктивного затвора и прочих дополнительных поддерживающих элементов.
Осуществление изобретения
Осуществление предлагаемого способа поясняется чертежами.
На Фиг. 1 представлена полупроводниковая подложка 1, а также сформированные на ее поверхности слой жесткой маски на основе 3 и подслой диоксида кремния 2.
На Фиг. 2 представлен вид сформированной активной части тела транзистора в процессе сухого травления по жесткой маске.
На Фиг. 3 представлен результат конформного осаждения диэлектрического материала 4 в области сформированной активной части тела транзистора.
На Фиг. 4 представлена структура тела транзистора после создания спейсеров 5 и формирования основания тела транзистора путем травления материала подложки по жесткой маске 3.
На Фиг. 5 представлен вид с боку тела транзистора после осаждения резиста 6 и вскрытие окон на боковой поверхности основания тела транзистора в процессе литографии.
На Фиг. 6 представлен вид с боку тела транзистора после сквозного травления материала основания тела транзистора сквозь вскрытые окна на боковой поверхности основания и заполнения образованной полости диэлектрическим материалом 7.
В качестве примера формирования локальной захороненной диэлектрической области изоляции активной части транзисторов с трехмерной структурой затвора (FinFET) можно предложить следующую технологию. Методом химического осаждения из газовой фазы при температуре 300°C на Si подложке осаждается тонкий слой SiO2 толщиной 15 нм, затем, при температуре осаждения 250°C осаждается слой Si3N4 толщиной 100 нм. С помощью проекционной фотолитографии и операции сухого травления через жесткую маску, в материале подложки формируется периодическая структура канавок на расстоянии 90 нм друг от друга, глубиной 160-170 нм и шириной 90 нм. По всей поверхности полученных структур методом химического осаждения из газовой фазы усиленного плазмой при температуре процесса 250°C конформно осаждается пленка Si3N4 толщиной 20 нм. Далее формируются спейсеры за счет анизотропного травления пленки Si3N4 преимущественно в направлении плоскости подложки. В процессе сухого травления материала подложки через жесткую маску на глубину 50 нм формируется основание тела транзистора. Далее в процессе фотолитографии проводится вскрытие окон в резисте на боковой поверхности основания тела транзистора. Методом жидкостного химического травления сквозь вскрытые окна в основании тела транзистора формируется полость, которая заполняется диэлектрическим материалом методом SoG.
Claims (1)
- Способ формирования локальной захороненной диэлектрической области изоляции активной части транзисторов с трехмерной структурой затвора (FinFET), включающий в себя изготовление тела транзистора на поверхности полупроводниковой подложки, формирование полости между активной частью тела транзистора и подложкой, а также заполнение сформированной полости диэлектрическим материалом, отличающийся тем, что тело транзистора изготавливается на подложке, не имеющей скрытых слоев, расположение полости между активной частью тела транзистора и подложкой пространственно локализовано на ограниченном участке в продольном направлении основания тела транзистора, а для изготовления тела транзистора на поверхности полупроводниковой подложки и формирования полости между активной частью тела транзистора и подложкой проводят следующие операции: формирование слоя жесткой маски на поверхности подложки, группа процессов формирования активной части тела транзистора, конформное осаждение диэлектрического слоя по всей поверхности подложки, анизотропное травление диэлектрического слоя преимущественно в направлении плоскости подложки, обеспечивающее создание спейсеров, формирование основания тела транзистора путем травления материала подложки по жесткой маске, вскрытие окон на боковой поверхности основания тела транзистора в процессе литографии, сквозное травление материала основания тела транзистора сквозь вскрытые окна, после чего проводят заполнение образованной полости диэлектрическим материалом.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2017131139A RU2670248C1 (ru) | 2017-09-05 | 2017-09-05 | Способ формирования локальной захороненной диэлектрической области изоляции активной части транзисторов с трехмерной структурой затвора (FinFET) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2017131139A RU2670248C1 (ru) | 2017-09-05 | 2017-09-05 | Способ формирования локальной захороненной диэлектрической области изоляции активной части транзисторов с трехмерной структурой затвора (FinFET) |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2670248C1 true RU2670248C1 (ru) | 2018-10-19 |
Family
ID=63862288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2017131139A RU2670248C1 (ru) | 2017-09-05 | 2017-09-05 | Способ формирования локальной захороненной диэлектрической области изоляции активной части транзисторов с трехмерной структурой затвора (FinFET) |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2670248C1 (ru) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413802B1 (en) * | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
| US6949768B1 (en) * | 2004-10-18 | 2005-09-27 | International Business Machines Corporation | Planar substrate devices integrated with finfets and method of manufacture |
| US20150028426A1 (en) * | 2013-07-29 | 2015-01-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Buried sige oxide finfet scheme for device enhancement |
| US9041062B2 (en) * | 2013-09-19 | 2015-05-26 | International Business Machines Corporation | Silicon-on-nothing FinFETs |
| US20160079428A1 (en) * | 2014-09-17 | 2016-03-17 | Semiconductor Manufacturing International (Shanghai) Corporation | Finfet structure and manufacture method |
| US20160087103A1 (en) * | 2013-10-16 | 2016-03-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET with Buried Insulator Layer and Method for Forming |
| US9349658B1 (en) * | 2015-01-29 | 2016-05-24 | Globalfoundries Inc. | Methods of forming fin isolation regions on finFET semiconductor devices using an oxidation-blocking layer of material |
| US20160343572A1 (en) * | 2015-05-21 | 2016-11-24 | International Business Machines Corporation | Metallized junction finfet structures |
-
2017
- 2017-09-05 RU RU2017131139A patent/RU2670248C1/ru active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6413802B1 (en) * | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
| US6949768B1 (en) * | 2004-10-18 | 2005-09-27 | International Business Machines Corporation | Planar substrate devices integrated with finfets and method of manufacture |
| US20150028426A1 (en) * | 2013-07-29 | 2015-01-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Buried sige oxide finfet scheme for device enhancement |
| US9041062B2 (en) * | 2013-09-19 | 2015-05-26 | International Business Machines Corporation | Silicon-on-nothing FinFETs |
| US20160087103A1 (en) * | 2013-10-16 | 2016-03-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET with Buried Insulator Layer and Method for Forming |
| US20160079428A1 (en) * | 2014-09-17 | 2016-03-17 | Semiconductor Manufacturing International (Shanghai) Corporation | Finfet structure and manufacture method |
| US9349658B1 (en) * | 2015-01-29 | 2016-05-24 | Globalfoundries Inc. | Methods of forming fin isolation regions on finFET semiconductor devices using an oxidation-blocking layer of material |
| US20160343572A1 (en) * | 2015-05-21 | 2016-11-24 | International Business Machines Corporation | Metallized junction finfet structures |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9640441B2 (en) | Voids in STI regions for forming bulk FinFETs | |
| US9431397B2 (en) | Method for fabricating a multi-gate device | |
| US8519481B2 (en) | Voids in STI regions for forming bulk FinFETs | |
| TWI556441B (zh) | 場效電晶體結構及其製造方法 | |
| TWI484567B (zh) | 半導體結構與其製造方法 | |
| KR101444045B1 (ko) | 반도체 핀 아래에 매립된 유전체 층을 형성하기 위한 방법 | |
| TWI677981B (zh) | 積體晶片及其形成方法 | |
| US9305823B2 (en) | Semiconductor device including STI structure and fabrication method | |
| JP2008533705A (ja) | 高電圧コンポーネントを備えた、トレンチ絶縁されたｓｏｉ集積回路へのキャリア基板コンタクトの作製 | |
| KR20110049679A (ko) | 인터디바이스 ｓｔｉ 영역의 제조 및 상이한 유전체 물질을 이용한 인트라디바이스 ｓｔｉ 영역 | |
| US8932936B2 (en) | Method of forming a FinFET device | |
| US9455255B2 (en) | Fin-type field effect transistor and manufacturing method thereof | |
| CN105576018A (zh) | 半导体结构及其形成方法 | |
| US8673723B1 (en) | Methods of forming isolation regions for FinFET semiconductor devices | |
| CN108565287B (zh) | 一种半导体结构及其制造方法 | |
| CN102569076A (zh) | 一种半导体器件及其制造方法 | |
| CN109686702B (zh) | 半导体结构及其形成方法 | |
| RU2670248C1 (ru) | Способ формирования локальной захороненной диэлектрической области изоляции активной части транзисторов с трехмерной структурой затвора (FinFET) | |
| US8466013B2 (en) | Method for manufacturing a semiconductor structure | |
| CN105826200A (zh) | 晶体管及其形成方法 | |
| KR101696983B1 (ko) | FinFET 상에 트렌치를 형성하는 방법 및 그 FinFET | |
| TWI504557B (zh) | 調整奈米線結構之方法 | |
| US8906753B2 (en) | Semiconductor structure and method for manufacturing the same | |
| CN111613532B (zh) | 一种场效应管的形成方法和场效应管 | |
| CN107785323B (zh) | 金属栅极的制备方法 |