CN105336609B

CN105336609B - 一种FinFET器件及其制造方法、电子装置

Info

Publication number: CN105336609B
Application number: CN201410260807.9A
Authority: CN
Inventors: 璧垫捣; 赵海
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-06-12
Filing date: 2014-06-12
Publication date: 2018-11-16
Anticipated expiration: 2034-06-12
Also published as: CN105336609A

Abstract

本发明提供一种FinFET器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在其上形成有多个鳍片，在鳍片的顶部形成有硬掩膜层；形成衬垫氧化物层，以覆盖半导体衬底的表面、鳍片的侧壁以及硬掩膜层的侧壁和顶部；形成覆盖衬垫氧化物层的牺牲层，并将牺牲层转化为缓冲层；沉积隔离材料层，以完全填充鳍片之间的间隙；执行化学机械研磨，直至露出硬掩膜层的顶部；去除硬掩膜层和部分隔离材料层，以露出部分鳍片。根据本发明，可以在不改变现有的光刻工艺窗口临界值的情况下形成具有更大高度的鳍片，同时有效抑制通过位于鳍片之间的隔离结构产生的漏电。

Description

一种FinFET器件及其制造方法、电子装置

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种FinFET器件及其制造方法、电子装置。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。

随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。

现有技术通常采用以下工艺步骤形成FinFET的鳍片：首先，在衬底上形成硬掩膜层；接着，图案化所述硬掩膜层，形成用于蚀刻衬底以在其上形成鳍片的多个彼此隔离的掩膜；接着，蚀刻衬底以在其上形成多个鳍片；接着，沉积形成多个鳍片之间的隔离结构；最后，蚀刻去除所述硬掩膜层。

在上述工艺过程中，沉积形成所述隔离结构时，通常采用具有可流动性的化学气相沉积(FCVD)来形成构成所述隔离结构的材料。实施FCVD工艺之后，需要实施高温退火来处理构成所述隔离结构的材料，在此过程中，由于发生氧化的缘故，鳍片的高度和特征尺寸均会产生一定程度的损失，进而影响FinFET的性能。此外，随着工艺节点的不断减小，实施上述图案化过程形成鳍片时，面临着光刻工艺窗口临界值的制约。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种FinFET器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有多个鳍片，在所述鳍片的顶部形成有硬掩膜层；形成衬垫氧化物层，以覆盖所述半导体衬底的表面、所述鳍片的侧壁以及所述硬掩膜层的侧壁和顶部；形成覆盖所述衬垫氧化物层的牺牲层，并将所述牺牲层转化为缓冲层；沉积隔离材料层，以完全填充所述鳍片之间的间隙；执行化学机械研磨，直至露出所述硬掩膜层的顶部；去除所述硬掩膜层和部分所述隔离材料层，以露出部分所述鳍片。

在一个示例中，形成所述衬垫氧化物层之前，还包括在所述鳍片两侧的半导体衬底中注入氧并退火以形成隔离层的步骤。

在一个示例中，执行冷离子注入，以仅在所述鳍片两侧的半导体衬底中注入氧，所述退火为快速热退火。

在一个示例中，采用现场蒸汽生成工艺形成所述衬垫氧化物层，采用原子层沉积工艺形成所述牺牲层，采用具有可流动性的化学气相沉积工艺实施所述隔离材料层的沉积。

在一个示例中，通过氧化工艺将所述牺牲层转化为所述缓冲层。

在一个示例中，所述氧化工艺为现场蒸汽生成工艺、氧气表面处理工艺或者氧气灰化工艺。

在一个示例中，沉积所述隔离材料层之后执行所述化学机械研磨之前，还包括实施高温退火，以使所述隔离材料层致密化的步骤。

在一个示例中，形成所述鳍片的工艺步骤包括：在所述半导体衬底上形成硬掩膜层；图案化所述硬掩膜层，形成用于蚀刻所述半导体衬底以在其上形成所述鳍片的多个彼此隔离的掩膜；蚀刻所述半导体衬底以在其上形成所述鳍片。

在一个示例中，采用自对准双图案工艺实施所述图案化过程。

在一个示例中，所述硬掩膜层包括自下而上层叠的氧化物层和氮化硅层。

在一个示例中，实施所述硬掩膜层的去除包括：先采用湿法蚀刻去除所述硬掩膜层中的氮化硅层；再采用原子层移除工艺或者所述原子层移除工艺和另一湿法蚀刻工艺的结合去除所述硬掩膜层中的氧化物层。

在一个示例中，所述原子层移除工艺为SiCoNi蚀刻或者Certas蚀刻，所述另一湿法蚀刻的腐蚀液可以为稀释的氢氟酸。

在一个示例中，所述鳍片的宽度全部相同，或者所述鳍片分为具有不同宽度的多个鳍片组。

在一个实施例中，本发明还提供一种采用上述方法制造的FinFET器件。

在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述FinFET器件。

根据本发明，可以在不改变现有的光刻工艺窗口临界值的情况下形成具有更大高度的鳍片，同时有效抑制通过位于鳍片之间的隔离结构产生的漏电。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1H为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图2A-图2J为根据本发明示例性实施例二的方法依次实施的步骤所分别获得的器件的示意性剖面图；

图3为根据本发明示例性实施例一的方法依次实施的步骤的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的FinFET器件及其制造方法、电子装置。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

[示例性实施例一]

参照图1A-图1H，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。

首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅等。作为示例，在本实施例中，半导体衬底100选用单晶硅材料构成。

在半导体衬底100上形成有多个鳍片100’，鳍片100’的宽度全部相同，或者鳍片100’分为具有不同宽度的多个鳍片组。形成鳍片100’的工艺步骤包括：在半导体衬底100上形成硬掩膜层，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层101和氮化硅层102；图案化所述硬掩膜层，形成用于蚀刻半导体衬底100以在其上形成鳍片100’的多个彼此隔离的掩膜，在一个示例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底100以在其上形成鳍片100’。

接着，如图1B所示，形成衬垫氧化物层103，以覆盖半导体衬底100的表面、鳍片100’的侧壁以及所述硬掩膜层的侧壁和顶部。在一个示例中，采用现场蒸汽生成工艺(ISSG)形成衬垫氧化物层103。形成衬垫氧化物层103的过程可以修复采用前述图案化过程形成鳍片100’时所造成的鳍片100’的侧壁损伤部分，同时，形成的衬垫氧化物层103可以避免后续实施的工艺(例如对后续形成的牺牲层104实施的氧化工艺)对鳍片100’的高度和特征尺寸造成损失。

接着，如图1C所示，形成覆盖衬垫氧化物层103的牺牲层104。形成牺牲层104的过程中，不涉及含氧物质，不会造成鳍片100’的特征尺寸的损失。在一个示例中，采用原子层沉积工艺(ALD)形成牺牲层104，牺牲层104的材料为氮化硅。

接着，如图1D所示，将牺牲层104转化为缓冲层104’。由于缓冲层104’具有高密度和优良的品性，因而可以作为抑制通过后续形成的位于鳍片100’之间的隔离结构产生的漏电的隔离层。在一个示例中，通过氧化工艺，例如现场蒸汽生成工艺、氧气表面处理工艺、氧气灰化工艺或者其它类似的热处理工艺，将牺牲层104转化为缓冲层104’。作为示例，在本实施例中，牺牲层104的材料为氮化硅，缓冲层104’的材料为氮氧化硅。在牺牲层104转化为缓冲层104’的过程中，由于牺牲层104与鳍片100’的表面之间形成有衬垫氧化物层103，因而所实施的工艺(例如氧化工艺)不会对鳍片100’的高度和特征尺寸造成损失。

接着，如图1E所示，沉积隔离材料层105，以完全填充鳍片100’之间的间隙。在一个示例中，采用具有可流动性的化学气相沉积工艺(FCVD)实施所述沉积。隔离材料层105的材料优选氧化物，例如HARP。

接下来，实施高温退火，以使隔离材料层105致密化。在一个示例中，所述高温退火的温度为750℃-950℃。

接着，如图1F所示，执行化学机械研磨，直至露出所述硬掩膜层的顶部。

接着，如图1G所示，去除所述硬掩膜层中的氮化硅层102。在一个示例中，采用湿法蚀刻去除氮化硅层102，所述湿法蚀刻的腐蚀液为稀释的氢氟酸。

接着，如图1H所示，去除所述硬掩膜层中的氧化物层101和部分隔离材料层105，以露出部分鳍片100’，进而形成具有特定高度的鳍片100’。在一个示例中，采用原子层移除工艺实施所述去除，例如采用SiCoNi蚀刻实施所述去除，所述SiCoNi蚀刻的蚀刻气体主要有NH₃和NF₃。此外，还可以实施Certas蚀刻等类似的原子层移除工艺，也可以联合实施原子层移除工艺和湿法蚀刻工艺，所述湿法蚀刻的腐蚀液可以为稀释的氢氟酸。

至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。根据本发明，可以有效抑制通过位于鳍片100’之间的隔离结构产生的漏电，同时避免鳍片100’的高度和特征尺寸的损失。

参照图3，其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。

在步骤301中，提供半导体衬底，在半导体衬底上形成有多个鳍片，在鳍片的顶部形成有硬掩膜层；

在步骤302中，形成衬垫氧化物层，以覆盖半导体衬底的表面、鳍片的侧壁以及所述硬掩膜层的侧壁和顶部；

在步骤303中，形成覆盖衬垫氧化物层的牺牲层，并将牺牲层转化为缓冲层；

在步骤304中，沉积隔离材料层，以完全填充鳍片之间的间隙；

在步骤305中，执行化学机械研磨，直至露出所述硬掩膜层的顶部；

在步骤306中，去除所述硬掩膜层和部分隔离材料层，以露出部分鳍片。

[示例性实施例二]

参照图2A-图2J，其中示出了根据本发明示例性实施例二的方法依次实施的步骤所分别获得的器件的示意性剖面图。

首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅等。作为示例，在本实施例中，半导体衬底200选用单晶硅材料构成。

在半导体衬底200上形成有多个鳍片200’，鳍片200’的宽度全部相同，或者鳍片200’分为具有不同宽度的多个鳍片组。形成鳍片200’的工艺步骤包括：在半导体衬底200上形成硬掩膜层，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层201和氮化硅层202；图案化所述硬掩膜层，形成用于蚀刻半导体衬底200以在其上形成鳍片200’的多个彼此隔离的掩膜，在一个示例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底200以在其上形成鳍片200’。

接着，如图2B所示，执行冷离子注入206，以仅在鳍片200’两侧的半导体衬底200中注入氧。所述冷离子注入206的温度为－100℃-0℃，能量为0keV-20keV，氧的注入剂量为1.0×e¹⁶cm^-2-1.0×e¹⁷cm^-2，入射角度相对于半导体衬底200的表面为90度。所述冷离子注入206可以避免在注入氧的同时对半导体衬底200的损伤和氧化效应对鳍片200’的表面的消耗。

接着，如图2C所示，执行退火，以在鳍片200’两侧的半导体衬底200中注入氧的区域形成隔离层207。作为示例，在本实施例中，隔离层207的构成材料为氧化硅。隔离层207的厚度与执行冷离子注入206于鳍片200’两侧的半导体衬底200中注入氧的深度相关，在此不作限定。隔离层207的厚度越大，相当于鳍片200’的高度的延伸部分越大。所述退火可以是快速热退火或者其它本领域技术人员所熟习的热处理工艺。

接着，如图2D所示，形成衬垫氧化物层203，以覆盖隔离层207的表面、鳍片200’的侧壁以及所述硬掩膜层的侧壁和顶部。在一个示例中，采用现场蒸汽生成工艺(ISSG)形成衬垫氧化物层203。形成衬垫氧化物层203的过程可以修复采用前述图案化过程形成鳍片200’时所造成的鳍片200’的侧壁损伤部分，同时，形成的衬垫氧化物层203可以避免后续实施的工艺(例如对后续形成的牺牲层204实施的氧化工艺)对鳍片200’的高度和特征尺寸造成损失。

接着，如图2E所示，形成覆盖衬垫氧化物层203的牺牲层204。形成牺牲层204的过程中，不涉及含氧物质，不会造成鳍片200’的特征尺寸的损失。在一个示例中，采用原子层沉积工艺(ALD)形成牺牲层204，牺牲层204的材料为氮化硅。

接着，如图2F所示，将牺牲层204转化为缓冲层204’。由于缓冲层204’具有高密度和优良的品性，因而可以作为抑制通过后续形成的位于鳍片200’之间的隔离结构产生的漏电的隔离层。在一个示例中，通过氧化工艺，例如现场蒸汽生成工艺、氧气表面处理工艺、氧气灰化工艺或者其它类似的热处理工艺，将牺牲层204转化为缓冲层204’。作为示例，在本实施例中，牺牲层204的材料为氮化硅，缓冲层204’的材料为氮氧化硅。在牺牲层204转化为缓冲层204’的过程中，由于牺牲层204与鳍片200’的表面之间形成有衬垫氧化物层203，因而所实施的工艺(例如氧化工艺)不会对鳍片200’的高度和特征尺寸造成损失。

接着，如图2G所示，沉积隔离材料层205，以完全填充鳍片200’之间的间隙。在一个示例中，采用具有可流动性的化学气相沉积工艺(FCVD)实施所述沉积。隔离材料层205的材料优选氧化物，例如HARP。

接下来，实施高温退火，以使隔离材料层205致密化。在一个示例中，在惰性气体的氛围下实施所述高温退火，温度为800℃-1400℃，处理时间为10min-120min，所述惰性气体可以是氮气、氩气或者氦气。

接着，如图2H所示，执行化学机械研磨，直至露出所述硬掩膜层的顶部。

接着，如图2I所示，去除所述硬掩膜层中的氮化硅层202。在一个示例中，采用湿法蚀刻去除氮化硅层202，所述湿法蚀刻的腐蚀液为稀释的氢氟酸。

接着，如图2J所示，去除所述硬掩膜层中的氧化物层201和部分隔离材料层205，以露出部分鳍片200’，进而形成具有特定高度的鳍片200’。在一个示例中，采用原子层移除工艺实施所述去除，例如采用SiCoNi蚀刻实施所述去除，所述SiCoNi蚀刻的蚀刻气体主要有NH₃和NF₃。此外，还可以实施Certas蚀刻等类似的原子层移除工艺，也可以联合实施原子层移除工艺和湿法蚀刻工艺，所述湿法蚀刻的腐蚀液可以为稀释的氢氟酸。

至此，完成了根据本发明示例性实施例二的方法实施的工艺步骤。根据本发明，可以在不改变现有的光刻工艺窗口临界值的情况下形成具有更大高度的鳍片200’，同时有效抑制通过位于鳍片200’之间的隔离结构产生的漏电。

[示例性实施例三]

接下来，可以通过后续工艺完成整个FinFET器件的制作，可以实施常规的FinFET器件前端制造工艺：

在一个示范性实施例中，首先，在鳍片100’的两侧及顶部形成栅极结构，作为示例，栅极结构包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。

具体地，栅极介电层的构成材料包括氧化物，例如二氧化硅(SiO₂)。选用SiO₂作为栅极介电层的构成材料时，通过快速热氧化工艺(RTO)来形成栅极介电层，其厚度为8-50埃，但并不局限于此厚度。

栅极材料层的构成材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO₂)；金属硅化物包括硅化钛(TiSi)。选用多晶硅作为栅极材料层的构成材料时，可选用低压化学气相淀积(LPCVD)工艺形成栅极材料层，其工艺条件包括：反应气体为硅烷(SiH₄)，其流量为100～200sccm，优选150sccm；反应腔内的温度为700～750℃；反应腔内的压力为250～350mTorr，优选300mTorr；所述反应气体还可以包括缓冲气体，所述缓冲气体为氦气(He)或氮气(N₂)，其流量为5～20升/分钟(slm)，优选8slm、10slm或15slm。

栅极硬掩蔽层的构成材料包括氧化物、氮化物、氮氧化物和无定形碳中的一种或多种，其中，氧化物包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)。栅极硬掩蔽层的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。

接着，执行离子注入，以在未被栅极结构覆盖的鳍片100’中形成源/漏极。然后，在栅极结构两侧形成紧靠栅极结构的偏移侧墙，其构成材料为SiO₂、SiN、SiON中的一种或者它们的组合。在栅极结构两侧形成偏移侧墙的过程中，鳍片100’的两侧也会形成偏移侧墙，因此，接下来，去除位于鳍片100’两侧的偏移侧墙。而后，以所述偏移侧墙为掩膜，采用外延生长工艺扩大位于栅极结构区域之外的鳍片100’的面积，以降低之前形成的源/漏极的电阻。

然后，在半导体衬底100上依次形成具有可产生应力特性的接触孔蚀刻停止层和层间介电层，执行化学机械研磨以露出栅极结构的顶部。接着，去除栅极结构，在留下的沟槽中形成高k-金属栅极结构，作为示例，此结构包括自下而上层叠的高k介电层、覆盖层、功函数金属层、阻挡层和金属材料层。接下来，形成另一层间介电层，然后，在上述层间介电层中形成连通所述金属栅极结构的顶部以及所述源/漏区极的接触孔，通过所述接触孔，在露出的所述金属栅极结构的顶部以及所述源/漏区极上形成自对准硅化物，填充金属(通常为钨)于所述接触孔中形成连接实施后端制造工艺而形成的互连金属层与所述自对准硅化物的接触塞。

接下来，可以实施常规的FinFET器件后端制造工艺，包括：多个互连金属层的形成，通常采用双大马士革工艺来完成；金属焊盘的形成，用于实施器件封装时的引线键合。

[示例性实施例四]

本发明还提供一种电子装置，其包括根据本发明示例性实施例二的方法制造的FinFET器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种FinFET器件的制造方法，包括：

提供半导体衬底，在所述半导体衬底上形成有多个鳍片，在所述鳍片的顶部形成有硬掩膜层；

形成衬垫氧化物层，以覆盖所述半导体衬底的表面、所述鳍片的侧壁以及所述硬掩膜层的侧壁和顶部；

形成覆盖所述衬垫氧化物层的牺牲层，并将所述牺牲层转化为缓冲层，以抑制后续形成的位于所述鳍片之间的隔离结构产生的漏电；

沉积隔离材料层，以完全填充所述鳍片之间的间隙；

执行化学机械研磨，直至露出所述硬掩膜层的顶部；

去除所述硬掩膜层和部分所述隔离材料层，以露出部分所述鳍片。

2.根据权利要求1所述的方法，其特征在于，形成所述衬垫氧化物层之前，还包括在所述鳍片两侧的半导体衬底中注入氧并退火以形成隔离层的步骤。

3.根据权利要求2所述的方法，其特征在于，执行冷离子注入，以仅在所述鳍片两侧的半导体衬底中注入氧，所述退火为快速热退火。

4.根据权利要求1所述的方法，其特征在于，采用现场蒸汽生成工艺形成所述衬垫氧化物层，采用原子层沉积工艺形成所述牺牲层，采用具有可流动性的化学气相沉积工艺实施所述隔离材料层的沉积。

5.根据权利要求1所述的方法，其特征在于，通过氧化工艺将所述牺牲层转化为所述缓冲层。

6.根据权利要求5所述的方法，其特征在于，所述氧化工艺为现场蒸汽生成工艺、氧气表面处理工艺或者氧气灰化工艺。

7.根据权利要求1所述的方法，其特征在于，沉积所述隔离材料层之后执行所述化学机械研磨之前，还包括实施高温退火，以使所述隔离材料层致密化的步骤。

8.根据权利要求1所述的方法，其特征在于，形成所述鳍片的工艺步骤包括：在所述半导体衬底上形成硬掩膜层；图案化所述硬掩膜层，形成用于蚀刻所述半导体衬底以在其上形成所述鳍片的多个彼此隔离的掩膜；蚀刻所述半导体衬底以在其上形成所述鳍片。

9.根据权利要求8所述的方法，其特征在于，采用自对准双图案工艺实施所述图案化过程。

10.根据权利要求1所述的方法，其特征在于，所述硬掩膜层包括自下而上层叠的氧化物层和氮化硅层。

11.根据权利要求10所述的方法，其特征在于，实施所述硬掩膜层的去除包括：先采用湿法蚀刻去除所述硬掩膜层中的氮化硅层；再采用原子层移除工艺或者原子层移除工艺和另一湿法蚀刻工艺的结合去除所述硬掩膜层中的氧化物层。

12.根据权利要求11所述的方法，其特征在于，所述原子层移除工艺为SiCoNi蚀刻或者Certas蚀刻，所述另一湿法蚀刻的腐蚀液为稀释的氢氟酸。

13.根据权利要求1所述的方法，其特征在于，所述鳍片的宽度全部相同，或者所述鳍片分为具有不同宽度的多个鳍片组。