CN106898575A - 一种半导体器件及其制造方法、电子装置 - Google Patents

一种半导体器件及其制造方法、电子装置 Download PDF

Info

Publication number
CN106898575A
CN106898575A CN201510967098.2A CN201510967098A CN106898575A CN 106898575 A CN106898575 A CN 106898575A CN 201510967098 A CN201510967098 A CN 201510967098A CN 106898575 A CN106898575 A CN 106898575A
Authority
CN
China
Prior art keywords
layer
contact hole
interlayer dielectric
dielectric layer
openings
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510967098.2A
Other languages
English (en)
Other versions
CN106898575B (zh
Inventor
张城龙
黄敬勇
张海洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510967098.2A priority Critical patent/CN106898575B/zh
Publication of CN106898575A publication Critical patent/CN106898575A/zh
Application granted granted Critical
Publication of CN106898575B publication Critical patent/CN106898575B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上依次形成蚀刻停止层、层间介电层和具有接触孔开口图案的掩膜层；蚀刻层间介电层，直至在所述接触孔开口图案的下部残留部分层间介电层；去除所述掩膜层；完全去除位于所述接触孔开口图案下部的残留的层间介电层，以形成贯通所述层间介电层的接触孔，同时圆化位于所述接触孔顶部附近的所述层间介电层；去除露出的蚀刻停止层。根据本发明，提供了一种具有新的蚀刻轮廓的接触孔，可以扩大形成接触塞的工艺窗口，提升产品的良率。

Description

一种半导体器件及其制造方法、电子装置
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
背景技术
随着半导体器件特征尺寸的不断缩减，在层间介电层中形成底部电性连接金属硅化物层的接触塞时，由于形成的接触孔的深宽比很大，导致接触孔的顶部开口的尺寸临近形成接触塞的工艺窗口边际，采用沉积工艺形成接触塞时不能完全填充整个接触孔，容易形成诸如空洞之类的缺陷，造成接触塞的开路。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次形成蚀刻停止层、层间介电层和具有接触孔开口图案的掩膜层；蚀刻所述层间介电层，直至在所述接触孔开口图案的下部残留部分层间介电层；去除所述掩膜层；完全去除位于所述接触孔开口图案下部的所述残留的层间介电层，以形成贯通所述层间介电层的接触孔，同时圆化位于所述接触孔顶部附近的所述层间介电层。
在一个示例中，在完全去除位于所述接触孔开口图案下部的所述残留的层间介电层的步骤中，所述层间介电层的表面部分也被同时去除。
在一个示例中，所述层间介电层表面部分被去除的部分的厚度为100埃-200埃。
在一个示例中，所述掩膜层包括自下而上层叠的先进图案化层和抗反射涂层。
在一个示例中，形成所述具有接触孔开口图案的掩膜层的步骤包括：在所述掩膜层上通过旋涂、曝光、显影工艺形成具有所述接触孔开口图案的光刻胶层；以所述光刻胶层为掩膜，蚀刻所述掩膜层，在所述掩膜层中形成所述接触孔开口图案；通过灰化工艺去除所述光刻胶层。
在一个示例中，所述残留的层间介电层的厚度为100埃-200埃。
在一个示例中，通过剥离工艺去除所述掩膜层。
在一个示例中，去除所述残留的层间介电层之后，还包括去除露出的所述蚀刻停止层的步骤。
在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
根据本发明，提供了一种具有新的蚀刻轮廓的接触孔，可以扩大形成接触塞的工艺窗口，提升产品的良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1F为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
对于现有工艺而言，在层间介电层上形成蚀刻掩膜之后，通过干法蚀刻在层间介电层中形成接触孔，所述干法蚀刻一次完成，由于形成的接触孔的深宽比很大，导致接触孔的顶部开口的尺寸临近后续形成接触塞的工艺窗口边际，采用沉积工艺形成接触塞时不能完全填充整个接触孔，容易形成诸如空洞之类的缺陷，造成接触塞的开路。
[示例性实施例一]
参照图1A-图1F，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在半导体衬底100中形成有隔离结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在半导体衬底上形成有栅极结构，作为示例，栅极结构包括自下而上层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(SiON)层；在本实施例中，栅极硬掩蔽层的材料为氮化硅。栅极介电层、栅极材料层以及栅极硬掩蔽层的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
在半导体衬底100上还形成有位于栅极结构两侧且紧靠栅极结构的侧壁结构，侧壁结构由氧化物、氮化物或者二者的组合构成。在侧壁结构外侧的半导体衬底100中形成有源/漏区，在源/漏区的顶部和栅极结构的顶部形成有金属硅化物，作为示例，金属硅化物的构成可以为Ni PtSiGeC、Ni PtSiC等。
接下来，在半导体衬底100上依次形成蚀刻停止层101、层间介电层102、先进图案化层103、抗反射涂层104和具有接触孔开口图案106的光刻胶层105。
蚀刻停止层101的材料优选SiCN、SiC、SiN或BN，其作为后续蚀刻层间介电层102以在其中形成接触孔的蚀刻停止层。
层间介电层102的材料可以选自本领域常见的各种低k值介电材料，包括但不限于k值为2.5-2.9的硅酸盐化合物(HydrogenSilsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(MethylSilsesquioxane，简称MSQ)、k值为2.8的HOSPTM(Honeywell公司制造的基于有机物和硅氧化物的混合体的低介电常数材料)以及k值为2.65的SiLKTM(Dow Chemical公司制造的一种低介电常数材料)等等。通常采用超低k介电材料构成层间介电层102，所述超低k介电材料是指介电常数(k值)小于2的介电材料。
先进图案化层103即APF层103的材料优选无定型碳，可以保证顶部具有优良的平整度。
抗反射涂层104优选底部抗反射涂层，可以提升后续在光刻胶层105中形成接触孔开口图案106的显影度。
接着，如图1B所示，以具有接触孔开口图案106的光刻胶层105为掩膜，依次蚀刻抗反射涂层104和先进图案化层103，直至露出层间介电层102。作为示例，采用干法蚀刻工艺实施所述蚀刻，蚀刻气源包括含氟气体、氦气等，压力、偏置功率等参数根据接触孔开口图案106的实施尺寸加以调整，在此不做具体限定。然后，通过灰化工艺去除光刻胶层105，所述灰化工艺的功率、气压、灰化气体的流量等参数根据光刻胶层105的实际情况加以调整，在此不做具体限定。
接着，如图1C所示，以具有接触孔开口图案106的先进图案化层103为掩膜，部分蚀刻层间介电层102，直至位于接触孔开口图案106下部的层间介电层102的厚度为100埃-200埃，以便实施后续蚀刻圆化位于所述接触孔开口顶部附近的所述层间介电层，以扩大在层间介电层102中形成的接触孔的顶部开口尺寸的过程中，避免对半导体衬底100造成过蚀刻。作为示例，采用干法蚀刻工艺实施所述蚀刻，蚀刻气源包括含氟气体、氦气等，压力、偏置功率等参数根据接触孔开口图案106的实施尺寸加以调整，在此不做具体限定。由于后续还需通过全面蚀刻去除剩余的厚度为100埃-200埃的层间介电层102的同时圆化位于所述接触孔顶部附近的所述层间介电层，在这个过程中层间介电层102的表面部分也会被蚀刻，进而被消耗掉，这会造成整个层间介电层厚度的减低，可能在后续工序中会降低整个层间介电层的隔离效果，甚至造成漏电、击穿等后果。因此，根据本发明的一个实施例，之前形成的层间介电层102的厚度相对于现有技术至少要增加100埃-200埃，以补偿后续全面蚀刻层间介电层102以形成接触孔时对层间介电层102所造成的额外增加的损耗部分。在上述蚀刻过程中，抗反射涂层104被一并去除。
接着，如图1D所示，去除先进图案化层103。作为示例，通过剥离工艺去除先进图案化层103，例如灰化工艺或者化学腐蚀工艺。所述灰化工艺的功率、气压、灰化气体的流量等参数根据先进图案化层103的实际情况加以调整，在此不做具体限定。所述化学腐蚀工艺分为干法化学腐蚀和湿法化学腐蚀，干法化学腐蚀采用适宜的等离子体来去除先进图案化层103，湿法化学腐蚀采用适宜的酸性溶液或碱性溶液去除先进图案化层103。
接着，如图1E所示，去除剩余的厚度为100埃-200埃的层间介电层102，以露出蚀刻停止层101，并圆化位于所述接触孔开口顶部附近的所述层间介电层。由于经过圆化位于所述接触孔开口顶部附近的所述层间介电层之后所形成的接触孔开口部分，相对于现有的接触孔具有顶部圆化的轮廓，即接触孔在顶部部分具有从下向上逐渐增大的开口尺寸，显然这增加了后续填充金属插塞的工艺窗口，从而能够实现完全填充整个接触孔，进而避免了诸如空洞之类缺陷的形成，也避免了接触塞的开路，从而极大地提升了产品的良率。作为示例，通过干法蚀刻工艺实施所述去除和圆化过程，所述干法蚀刻的工艺参数为：等离子体源包括碳氟化合物、氧气、氮气、二氧化碳、一氧化碳、氩气、氦气等，压力为5mTorr-500mTorr，功率为100W-3000W。
接着，如图1F所示，去除位于接触孔下方的蚀刻停止层101。作为示例，采用干法蚀刻工艺实施所述蚀刻，蚀刻气源包括含氟气体、氦气等，压力、偏置功率等参数根据形成的接触孔的实际尺寸加以调整，在此不做具体限定。实施蚀刻停止层101的去除后，执行一蚀刻后处理过程，以去除前述蚀刻过程所产生的残留物和杂质，保证后续通过沉积工艺在接触孔中形成接触塞时的沉积质量，实施所述蚀刻后处理可以采用常规的湿法清洗工艺。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。根据本发明，经过圆化位于所述接触孔开口顶部附近的所述层间介电层之后所形成的接触孔开口部分，相对于现有的接触孔具有顶部圆化的轮廓，即接触孔在顶部部分具有从下向上逐渐增大的开口尺寸，显然这增加了后续填充金属插塞的工艺窗口，从而能够实现完全填充整个接触孔，进而避免了诸如空洞之类缺陷的形成，也避免了接触塞的开路，从而极大地提升了产品的良率。
参照图2，其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。
在步骤201中，提供半导体衬底，在半导体衬底上依次形成蚀刻停止层、层间介电层和具有接触孔开口图案的掩膜层；
在步骤202中，蚀刻层间介电层，直至在接触孔开口图案的下部残留部分层间介电层；
在步骤203中，去除掩膜层；
在步骤204中，完全去除位于所述接触孔开口图案下部的残留的层间介电层，以形成贯通所述层间介电层的接触孔，同时圆化位于所述接触孔顶部附近的所述层间介电层；
在步骤205中，去除露出的蚀刻停止层。
[示例性实施例二]
首先，提供根据本发明示例性实施例一的方法实施的工艺步骤获得的半导体器件，包括：半导体衬底100，在半导体衬底100中形成有隔离结构以及各种阱(well)结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构；形成在半导体衬底100的栅极结构，作为示例，栅极结构包括自下而上层叠的栅极介电层102a、栅极材料层102b和栅极硬掩蔽层102c；形成于栅极结构两侧且紧靠栅极结构的侧壁结构101，作为示例，侧壁结构101由氧化物、氮化物或者二者的组合构成；在侧壁结构外侧的半导体衬底100中形成有源/漏区，在源/漏区的顶部和栅极结构的顶部形成有金属硅化物，作为示例，金属硅化物的构成可以为Ni PtSiGeC、Ni PtSiC等；形成在半导体衬底100上的自下而上层叠的蚀刻停止层和层间介电层；形成于层间介电层中的底部电性连接金属硅化物的接触孔，所述接触孔具有顶部圆化的轮廓，即所述接触孔在顶部部分具有从下向上逐渐增大的开口尺寸，显然这增加了后续填充金属插塞的工艺窗口，从而能够实现完全填充整个接触孔，进而避免了诸如空洞之类缺陷的形成，也避免了接触塞的开路，从而极大地提升了产品的良率。
然后，通过后续工艺完成整个半导体器件的制作，包括：在接触孔中形成接触塞，形成接触塞的方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法，如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。
[示例性实施例三]
本发明还提供一种电子装置，其包括根据本发明示例性实施例二的方法制造的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上依次形成蚀刻停止层、层间介电层和具有接触孔开口图案的掩膜层；
蚀刻所述层间介电层，直至在所述接触孔开口图案的下部残留部分层间介电层；
去除所述掩膜层；
完全去除位于所述接触孔开口图案下部的所述残留的层间介电层，以形成贯通所述层间介电层的接触孔，同时圆化位于所述接触孔顶部附近的所述层间介电层。
2.根据权利要求1所述的方法，其特征在于，在完全去除位于所述接触孔开口图案下部的所述残留的层间介电层的步骤中，所述层间介电层的表面部分也被同时去除。
3.根据权利要求2所述的方法，其特征在于，所述层间介电层表面部分被去除的部分的厚度为100埃-200埃。
4.根据权利要求1所述的方法，其特征在于，所述掩膜层包括自下而上层叠的先进图案化层和抗反射涂层。
5.根据权利要求1所述的方法，其特征在于，形成所述具有接触孔开口图案的掩膜层的步骤包括：在所述掩膜层上通过旋涂、曝光、显影工艺形成具有所述接触孔开口图案的光刻胶层；以所述光刻胶层为掩膜，蚀刻所述掩膜层，在所述掩膜层中形成所述接触孔开口图案；通过灰化工艺去除所述光刻胶层。
6.根据权利要求1所述的方法，其特征在于，所述残留的层间介电层的厚度为100埃-200埃。
7.根据权利要求1所述的方法，其特征在于，通过剥离工艺去除所述掩膜层。
8.根据权利要求1所述的方法，其特征在于，去除所述残留的层间介电层之后，还包括去除露出的所述蚀刻停止层的步骤。
9.一种采用权利要求1-8之一所述的方法制造的半导体器件。
10.一种电子装置，所述电子装置包括权利要求9所述的半导体器件。
CN201510967098.2A 2015-12-21 2015-12-21 一种半导体器件及其制造方法、电子装置 Active CN106898575B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510967098.2A CN106898575B (zh) 2015-12-21 2015-12-21 一种半导体器件及其制造方法、电子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510967098.2A CN106898575B (zh) 2015-12-21 2015-12-21 一种半导体器件及其制造方法、电子装置

Publications (2)

Publication Number Publication Date
CN106898575A true CN106898575A (zh) 2017-06-27
CN106898575B CN106898575B (zh) 2020-04-10

Family

ID=59191051

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510967098.2A Active CN106898575B (zh) 2015-12-21 2015-12-21 一种半导体器件及其制造方法、电子装置

Country Status (1)

Country Link
CN (1) CN106898575B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109256335A (zh) * 2017-07-13 2019-01-22 长鑫存储技术有限公司 一种半导体结构的图形形成方法
CN110137133A (zh) * 2019-03-07 2019-08-16 上海华虹宏力半导体制造有限公司 半导体器件的制作方法
CN114334811A (zh) * 2022-03-14 2022-04-12 广州粤芯半导体技术有限公司 一种接触孔及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6663787B1 (en) * 2001-02-06 2003-12-16 Advanced Micro Devices, Inc. Use of ta/tan for preventing copper contamination of low-k dielectric layers
US6720249B1 (en) * 2000-04-17 2004-04-13 International Business Machines Corporation Protective hardmask for producing interconnect structures
CN102403266A (zh) * 2010-09-17 2012-04-04 中芯国际集成电路制造(上海)有限公司 制作半导体器件结构的线接触孔的方法
CN104183538A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720249B1 (en) * 2000-04-17 2004-04-13 International Business Machines Corporation Protective hardmask for producing interconnect structures
US6663787B1 (en) * 2001-02-06 2003-12-16 Advanced Micro Devices, Inc. Use of ta/tan for preventing copper contamination of low-k dielectric layers
CN102403266A (zh) * 2010-09-17 2012-04-04 中芯国际集成电路制造(上海)有限公司 制作半导体器件结构的线接触孔的方法
CN104183538A (zh) * 2013-05-21 2014-12-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109256335A (zh) * 2017-07-13 2019-01-22 长鑫存储技术有限公司 一种半导体结构的图形形成方法
CN109256335B (zh) * 2017-07-13 2020-08-04 长鑫存储技术有限公司 一种半导体结构的图形形成方法
CN110137133A (zh) * 2019-03-07 2019-08-16 上海华虹宏力半导体制造有限公司 半导体器件的制作方法
CN114334811A (zh) * 2022-03-14 2022-04-12 广州粤芯半导体技术有限公司 一种接触孔及其制作方法

Also Published As

Publication number Publication date
CN106898575B (zh) 2020-04-10

Similar Documents

Publication Publication Date Title
TWI689043B (zh) 電晶體及其製造方法
JP5730471B2 (ja) パターン形成キャップを用いるエアギャップ形成と一体化
US9159842B1 (en) Embedded nonvolatile memory
TWI518755B (zh) 積體電路結構及其製作方法
CN105336609B (zh) 一种FinFET器件及其制造方法、电子装置
CN105845725A (zh) 一种半导体器件及其制造方法和电子装置
CN109427890A (zh) 半导体元件
CN107017206A (zh) 半导体装置及制造方法
CN104183536B (zh) 一种制作半导体器件的方法
CN105789111A (zh) 半导体结构的形成方法
CN106898575A (zh) 一种半导体器件及其制造方法、电子装置
KR100684905B1 (ko) 다마신 공정의 방법
CN105374669B (zh) 一种半导体器件及其制造方法、电子装置
CN107464741A (zh) 一种半导体器件及其制造方法、电子装置
CN103681462B (zh) 一种半导体器件的制造方法
CN107919282A (zh) 一种半导体器件及其制造方法和电子装置
CN105990237B (zh) 一种半导体器件及其制造方法、电子装置
CN108735670A (zh) 一种半导体器件及其制造方法和电子装置
CN104241114A (zh) 一种半导体器件的制造方法
CN104952714B (zh) 一种半导体器件的制造方法
CN103515228B (zh) 一种半导体器件的制造方法
CN103531531B (zh) 一种用于制造半导体器件的方法
CN106558610A (zh) 一种半导体器件及其制备方法、电子装置
CN103165436B (zh) 制作半导体器件的方法
CN104347487A (zh) 一种半导体器件的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant