CN103515228B - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，包括：提供半导体衬底；在所述半导体衬底上依次形成一蚀刻停止层、一层间介电层、一第一覆盖层、一第一硬掩膜层和一第二硬掩膜层；在所述第二硬掩膜层中形成第一图形；在所述第一图形下方的第一硬掩膜层中形成第二图形且在所述第二硬掩膜层中形成第三图形；在所述第三图形下方的第一硬掩膜层中形成第四图形；在所述层间介电层中形成具有第一深度的所述第二图形和所述第四图形；将所述第一图形和所述第三图形转移到所述第一硬掩膜层中；在所述层间介电层中形成具有第二深度的所述第一图形和所述第三图形。根据本发明，在满足邻近的双镶嵌结构间距缩小的前提下，进一步降低上述双镶嵌大马士革工艺的实施成本。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种形成双镶嵌大马士革结构的方法。
背景技术
随着半导体制造工艺的不断发展和进步，半导体器件的特征尺寸已经逐步减小到65nm、45nm及以下。由于形成具有如此小的特征尺寸的图形时所使用的经过图案化的（具有所述特征尺寸图形的）光刻胶层通常需要具备较大数值的深宽比，在工艺窗口及其它因素的制约下，获得满足上述条件的光刻胶层是很困难的。尤其对于半导体制造工艺中的双镶嵌大马士革工艺来说，邻近的两个双镶嵌结构的沟槽之间间距的进一步缩小受到了上述光刻工艺的极大制约。
现有技术公开了一种双镶嵌大马士革工艺的实施过程：首先，如图1A所示，在半导体衬底100上自下而上依次形成一层间介电层101、一硬掩膜层102、一覆盖层103和一第一抗反射涂层104，接下来，在所述第一抗反射涂层104上形成具有第一开口106的第一光刻胶层105；接着，如图1B所示，执行一各向异性的干法蚀刻过程，以将所述第一开口106向下延伸到所述覆盖层103中，通过所述第一开口106露出部分所述硬掩膜层102；接着，如图1C所示，去除所述具有第一开口106的第一光刻胶层105和所述第一抗反射涂层104，然后，在所述半导体衬底100上形成一第二抗反射涂层104a，以覆盖所述具有第一开口106的覆盖层103，并在所述第二抗反射涂层104a上形成具有第二开口106a的第二光刻胶层105a；接着，如图1D所示，执行一各向异性的干法蚀刻过程，以将所述第二开口106a向下延伸到所述覆盖层103中，通过所述第二开口106a露出部分所述硬掩膜层102，然后，去除所述具有第二开口106a的第二光刻胶层105a和所述第二抗反射涂层104a；接着，如图1E所示，以具有所述第一开口106和所述第二开口106a的覆盖层103为掩膜，执行一各向异性的干法蚀刻过程，以将所述第一开口106和所述第二开口106a向下延伸到所述硬掩膜层102中，通过所述第一开口106和所述第二开口106a露出部分所述层间介电层101；接着，如图1F所示，在所述半导体衬底100上形成一第三抗反射涂层104b，以覆盖所述具有第一开口106和第二开口106a的覆盖层103，并在所述第三抗反射涂层104b上形成具有第三开口106b的第三光刻胶层105b；接着，如图1G所示，执行一各向异性的干法蚀刻过程，以将所述第三开口106b向下延伸到所述层间介电层101中一定深度，从而在所述层间介电层101中形成用于填充铜互连金属的通孔图形；接着，如图1H所示，去除所述具有第三开口106b的第三光刻胶层105b和所述第三抗反射涂层104b，然后，在所述半导体衬底100上形成一第四抗反射涂层104c，以覆盖所述具有第一开口106和第二开口106a的覆盖层103，并在所述第四抗反射涂层104c上形成具有第四开口106c的第四光刻胶层105c；接着，如图1I所示，执行一各向异性的干法蚀刻过程，以将所述第四开口106c向下延伸到所述层间介电层101中一定深度，从而在所述层间介电层101中形成用于填充铜互连金属的通孔图形，然后，去除所述具有第四开口106c的第四光刻胶层105c和所述第四抗反射涂层104c；接着，如图1J所示，以所述具有第一开口106和第二开口106a的覆盖层103和硬掩膜层102为掩膜或者仅以所述具有第一开口106和第二开口106a的硬掩膜层102为掩膜，执行一各向异性的干法蚀刻过程，以将所述第一开口106和第二开口106a向下延伸到所述层间介电层101中一定深度，从而在所述层间介电层101中形成用于填充铜互连金属的沟槽，同时，使所述通孔图形进一步向下延伸以形成用于填充铜互连金属的通孔，所述通孔与所述半导体衬底100连通。
在上述实施过程中，为了缩小邻近的两个双镶嵌结构的间距，需要执行四次光刻过程，以分别形成所述具有第一开口106的第一光刻胶层105、所述具有第二开口106a的第二光刻胶层105a、所述具有第三开口106b的第三光刻胶层105b和所述具有第四开口106c的第四光刻胶层105c，这意味着制造成本的提升。因此，需要提出一种方法，通过改进上述双镶嵌大马士革工艺的实施过程来降低制造成本。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：a）提供半导体衬底；b）在所述半导体衬底上依次形成一蚀刻停止层、一层间介电层、一第一覆盖层、一第一硬掩膜层和一第二硬掩膜层；c）在所述第二硬掩膜层中形成第一图形；d）在所述第一图形下方的第一硬掩膜层中形成第二图形且在所述第二硬掩膜层中形成第三图形；e）在所述第三图形下方的第一硬掩膜层中形成第四图形；f）在所述层间介电层中形成具有第一深度的所述第二图形和所述第四图形；g）将所述第一图形和所述第三图形转移到所述第一硬掩膜层中；h）在所述层间介电层中形成具有第二深度的所述第一图形和所述第三图形。
进一步，在所述第一硬掩膜层和所述第二硬掩膜层之间还形成有一缓冲层或一第二覆盖层。
进一步，所述缓冲层或第二覆盖层的材料为SiCN、SiC、SiN、SiON、SiO2者其结合。
进一步，所述缓冲层或第二覆盖层的厚度为50-400埃。
进一步，步骤c）包括：在所述第二硬掩膜层上依次形成一底部抗反射涂层和一具有所述第一图形的光刻胶层；执行一各向异性的干法蚀刻过程；去除所述具有第一图形的光刻胶层和所述底部抗反射涂层。
进一步，步骤d）包括：在所述半导体衬底上依次形成一底部抗反射涂层和一具有所述第二图形和所述第三图形的光刻胶层；执行一各向异性的干法蚀刻过程；去除所述具有第二图形和第三图形的光刻胶层和所述底部抗反射涂层。
进一步，步骤e）包括：在所述半导体衬底上依次形成一底部抗反射涂层和一具有所述第四图形的光刻胶层；执行一各向异性的干法蚀刻过程；去除所述具有第四图形的光刻胶层和所述底部抗反射涂层。
进一步，所述光刻胶层的去除采用灰化工艺，且所述灰化工艺使用至少一种包含氧的气体。
进一步，通过以所述第一硬掩膜层和所述第二硬掩膜层为掩膜执行一各向异性的干法蚀刻过程来实施步骤f）。
进一步，通过以所述第二硬掩膜层为掩膜执行一各向异性的干法蚀刻过程来实施步骤g）。
进一步，实施步骤g）之后，所述第二硬掩膜层被移除。
进一步，通过以所述第一硬掩膜层为掩膜执行一各向异性的干法蚀刻过程来实施步骤h）。
进一步，实施步骤h）之后，所述层间介电层中的所述第二图形和所述第四图形向下延伸到所述蚀刻停止层。
进一步，所述第一深度大于所述第二深度。
进一步，所述蚀刻停止层的材料为SiCN、SiC、SiN、SiON、SiO2或者其结合。
进一步，所述第一覆盖层的材料为SiCN、SiC、SiN、SiON、SiO2或者其结合。
进一步，所述第一覆盖层的厚度为50-400埃。
进一步，所述第一硬掩膜层和所述第二硬掩膜层的材料为TiN、TaN、Ti、SiC、SiN、SiON或者其结合。
进一步，所述第一硬掩膜层和所述第二硬掩膜层的构成材料相同或不同。
根据本发明，双镶嵌结构的通孔图形和另一邻近的双镶嵌结构的沟槽图形在同一光刻步骤中形成，可以克服现有光刻工艺对双镶嵌结构形成的制约，在满足邻近的双镶嵌结构的间距缩小的前提下，可以进一步降低上述双镶嵌大马士革工艺的实施成本。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1J为现有技术公开的一种双镶嵌大马士革工艺的实施过程的各步骤的示意性剖面图；
图2A-图2G为本发明提出的形成双镶嵌大马士革结构的方法的各步骤的示意性剖面图；
图3为本发明提出的形成双镶嵌大马士革结构的方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成双镶嵌大马士革结构的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
下面，参照图2A-图2G和图3来描述本发明提出的形成双镶嵌大马士革结构的方法的详细步骤。
参照图2A-图2G，其中示出了本发明提出的形成双镶嵌大马士革结构的方法的各步骤的示意性剖面图。
首先，如图2A所示，提供半导体衬底200，所述半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI）等。作为示例，在本实施例中，所述半导体衬底200选用单晶硅材料构成。在所述半导体衬底200中形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。所述隔离结构将所述半导体衬底200分为NMOS区和PMOS区。所述半导体衬底200中还形成有各种阱(well)结构。
在所述半导体衬底200上形成有有源器件层。所述有源器件层包括栅极结构，作为一个示例，所述栅极结构可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。在所述半导体衬底200中位于所述栅极结构的正下方的两侧形成有源/漏区，在源/漏区之间是沟道区；在所述栅极结构以及源/漏区上形成有自对准硅化物。所述半导体衬底200还包括形成在所述有源器件层上的一层或多层铜金属互连线，为了简化，图例中只示出所述半导体衬底200。
接下来，采用化学气相沉积工艺在所述半导体衬底200上形成一蚀刻停止层201，所述蚀刻停止层201的材料优选SiCN、SiC、SiN、SiON、SiO2或者其结合。所述蚀刻停止层201同时可以防止下层铜金属互连线中的铜扩散到上层的介电质层中。
接着，采用化学气相沉积工艺在所述蚀刻停止层201上形成一层间介电层202，所述层间介电层202的构成材料为具有低k/超低k值的材料。该具有低k超低k值的材料可以选自本领域常见的各种低k值介电材料，包括但不限于k值为2.5-2.9的硅酸盐化合物(HydrogenSilsesquioxane，简称为HSQ)、k值为2.2的甲基硅酸盐化合物(MethylSilsesquioxane，简称MSQ)、k值为2.8的HOSPTM（Honeywell公司制造的基于有机物和硅氧化物的混合体的低介电常数材料）以及k值为2.65的SiLKTM（DowChemical公司制造的一种低介电常数材料）等等。
接下来，采用化学气相沉积工艺在所述层间介电层202上形成一第一覆盖层203，所述第一覆盖层203的材料优选SiCN、SiC、SiN、SiON、SiO2或者其结合，其厚度范围为50-400埃。所述第一覆盖层203的可以防止后续研磨形成的铜金属互连层时对所述层间介电层202造成损伤，也可以作为后续蚀刻硬掩膜层时的蚀刻终止层。
接着，采用物理气相沉积工艺在所述第一覆盖层203上形成一第一硬掩膜层204，所述第一硬掩膜层204的材料优选TiN、TaN、Ti、SiC、SiN、SiON或者其结合。
接下来，采用化学气相沉积工艺在所述第一硬掩膜层204上形成一缓冲层或一第二覆盖层205，所述缓冲层或第二覆盖层205的材料优选SiCN、SiC、SiN、SiON、SiO2或者其结合，其厚度范围为50-400埃。
接着，采用物理气相沉积工艺在所述缓冲层205上形成一第二硬掩膜层206，所述第二硬掩膜层206的材料优选TiN、TaN、Ti、SiC、SiN、SiON或者其结合。
在此需要说明的是，所述第二硬掩膜层206的构成材料与所述第一硬掩膜层204的构成材料可以不同，也可以相同；当二者的构成材料不同时，所述缓冲层或第二覆盖层205可以省略；当二者的构成材料相同时，所述缓冲层或第二覆盖层205可以作为蚀刻所述第二硬掩膜层206时的蚀刻终止层。
接着，如图2B所示，在所述第二硬掩膜层206中形成第一图形207。形成所述第一图形207的步骤包括：在所述第二硬掩膜层206上依次形成一底部抗反射涂层（BARC）和一具有所述第一图形207的光刻胶层；执行一各向异性的干法蚀刻过程；去除所述具有第一图形207的光刻胶层和所述底部抗反射涂层。
接着，如图2C所示，在所述第一图形207下方的第一硬掩膜层204中形成第二图形208的同时在所述第二硬掩膜层206中形成第三图形209。形成所述第二图形208和所述第三图形209的步骤包括：在所述半导体衬底200上依次形成一底部抗反射涂层和一具有所述第二图形208和所述第三图形209的光刻胶层；执行一各向异性的干法蚀刻过程；去除所述具有第二图形208和第三图形209的光刻胶层和所述底部抗反射涂层。
接着，如图2D所示，在所述第三图形209下方的第一硬掩膜层204中形成第四图形210。形成所述第四图形210的步骤包括：在所述半导体衬底200上依次形成一底部抗反射涂层和一具有所述第四图形210的光刻胶层；执行一各向异性的干法蚀刻过程；去除所述具有第四图形210的光刻胶层和所述底部抗反射涂层。
所述分别具有第一图形207、第二图形208和第三图形209、第四图形210的光刻胶层的形成包括本领域技术人员所熟习的曝光、显影等过程，在此不再赘述。所述分别具有第一图形207、第二图形208和第三图形209、第四图形210的光刻胶层的去除采用灰化工艺，所述灰化工艺使用至少一种包含氧的气体。
接着，如图2E所示，在所述层间介电层202中形成具有第一深度的所述第二图形208和所述第四图形210。所述形成过程的步骤为：以所述第一硬掩膜层204和所述第二硬掩膜层206为掩膜执行一各向异性的干法蚀刻过程，将所述第一硬掩膜层204中的所述第二图形208和所述第四图形210转移到所述层间介电层202中。
接着，如图2F所示，将所述第一图形207和所述第三图形209转移到所述第一硬掩膜层204中。所述转移过程的步骤为：以所述第二硬掩膜层206为掩膜执行一各向异性的干法蚀刻过程，将所述第二硬掩膜层206中的所述第一图形207和所述第三图形209转移到所述第一硬掩膜层204中。所述形成过程结束之后，所述第二硬掩膜层206可以保留或被移除。
接着，如图2G所示，在所述层间介电层202中形成具有第二深度的所述第一图形207和所述第三图形209。所述形成过程的步骤为：以所述第一硬掩膜层204为掩膜或者以所述第一硬掩膜层204和所述第二硬掩膜层206为掩膜执行一各向异性的干法蚀刻过程，将所述第一硬掩膜层204中的所述第一图形207和所述第三图形209转移到所述层间介电层202中。所述形成过程结束之后，所述层间介电层202中的所述第二图形208和所述第四图形210向下延伸到所述蚀刻停止层201。所述第二深度小于所述第一深度。
至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，根据本发明，双镶嵌结构的通孔图形和另一邻近的双镶嵌结构的沟槽图形在同一光刻步骤中形成，可以克服现有光刻工艺对双镶嵌结构形成的制约，在满足邻近的双镶嵌结构的间距缩小的前提下，可以进一步降低上述双镶嵌大马士革工艺的实施成本。接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。
参照图3，其中示出了本发明提出的形成双镶嵌大马士革结构的方法的流程图，用于简要示出整个制造工艺的流程。
在步骤301中，提供半导体衬底；
在步骤302中，在所述半导体衬底上依次形成一蚀刻停止层、一层间介电层、一第一覆盖层、一第一硬掩膜层和一第二硬掩膜层；
在步骤303中，在所述第二硬掩膜层中形成第一图形；
在步骤304中，在所述第一图形下方的第一硬掩膜层中形成第二图形且在所述第二硬掩膜层中形成第三图形；
在步骤305中，在所述第三图形下方的第一硬掩膜层中形成第四图形；
在步骤306中，在所述层间介电层中形成具有第一深度的所述第二图形和所述第四图形；
在步骤307中，将所述第一图形和所述第三图形转移到所述第一硬掩膜层中；
在步骤308中，在所述层间介电层中形成具有第二深度的所述第一图形和所述第三图形。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (19)

1.一种半导体器件的制造方法，包括：
a）提供半导体衬底；
b）在所述半导体衬底上依次形成一蚀刻停止层、一层间介电层、一第一覆盖层、一第一硬掩膜层和一第二硬掩膜层；
c）在所述第二硬掩膜层中形成第一图形；
d）在所述第一图形下方的第一硬掩膜层中形成第二图形且在所述第二硬掩膜层中形成第三图形；
e）在所述第三图形下方的第一硬掩膜层中形成第四图形；
f）在所述层间介电层中形成具有第一深度的所述第二图形和所述第四图形；
g）将所述第一图形和所述第三图形转移到所述第一硬掩膜层中；
h）在所述层间介电层中形成具有第二深度的所述第一图形和所述第三图形。
2.根据权利要求1所述的方法，其特征在于，在所述第一硬掩膜层和所述第二硬掩膜层之间还形成有一缓冲层或一第二覆盖层。
3.根据权利要求2所述的方法，其特征在于，所述缓冲层或第二覆盖层的材料为SiCN、SiC、SiN、SiON、SiO2或者其结合。
4.根据权利要求2所述的方法，其特征在于，所述缓冲层或第二覆盖层的厚度为50-400埃。
5.根据权利要求1所述的方法，其特征在于，步骤c）包括：在所述第二硬掩膜层上依次形成一底部抗反射涂层和一具有所述第一图形的光刻胶层；执行一各向异性的干法蚀刻过程；去除所述具有第一图形的光刻胶层和所述底部抗反射涂层。
6.根据权利要求1所述的方法，其特征在于，步骤d）包括：在所述半导体衬底上依次形成一底部抗反射涂层和一具有所述第二图形和所述第三图形的光刻胶层；执行一各向异性的干法蚀刻过程；去除所述具有第二图形和第三图形的光刻胶层和所述底部抗反射涂层。
7.根据权利要求1所述的方法，其特征在于，步骤e）包括：在所述半导体衬底上依次形成一底部抗反射涂层和一具有所述第四图形的光刻胶层；执行一各向异性的干法蚀刻过程；去除所述具有第四图形的光刻胶层和所述底部抗反射涂层。
8.根据权利要求5、6或7所述的方法，其特征在于，所述光刻胶层的去除采用灰化工艺，且所述灰化工艺使用至少一种包含氧的气体。
9.根据权利要求1所述的方法，其特征在于，通过以所述第一硬掩膜层和所述第二硬掩膜层为掩膜执行一各向异性的干法蚀刻过程来实施步骤f）。
10.根据权利要求1所述的方法，其特征在于，通过以所述第二硬掩膜层为掩膜执行一各向异性的干法蚀刻过程来实施步骤g）。
11.根据权利要求10所述的方法，其特征在于，实施步骤g）之后，所述第二硬掩膜层被移除。
12.根据权利要求1所述的方法，其特征在于，通过以所述第一硬掩膜层为掩膜执行一各向异性的干法蚀刻过程来实施步骤h）。
13.根据权利要求1所述的方法，其特征在于，实施步骤h）之后，所述层间介电层中的所述第二图形和所述第四图形向下延伸到所述蚀刻停止层。
14.根据权利要求1所述的方法，其特征在于，所述第一深度大于所述第二深度。
15.根据权利要求1所述的方法，其特征在于，所述蚀刻停止层的材料为SiCN、SiC、SiN、SiON、SiO2或者其结合。
16.根据权利要求1所述的方法，其特征在于，所述第一覆盖层的材料为SiCN、SiC、SiN、SiON、SiO2或者其结合。
17.根据权利要求1所述的方法，其特征在于，所述第一覆盖层的厚度为50-400埃。
18.根据权利要求1所述的方法，其特征在于，所述第一硬掩膜层和所述第二硬掩膜层的材料为TiN、TaN、Ti、SiC、SiN、SiON或者其结合。
19.根据权利要求18所述的方法，其特征在于，所述第一硬掩膜层和所述第二硬掩膜层的构成材料相同或不同。
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