TWI662600B - 半導體元件與其製造方法 - Google Patents

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Abstract

含鰭式場效電晶體半導體元件的製造方法中，於鰭式場效電晶體的源極/汲極結構及分隔絕緣層的上方形成犧牲層。於犧牲層上方形成圖案遮罩。藉由使用圖案遮罩作為蝕刻遮罩來圖案化犧牲層與源極/汲極結構，進而在經圖案化之犧牲層與源極/汲極結構鄰近處形成開口。於開口中形成介電層。在形成介電層之後，移除經圖案化之犧牲層以於經圖案化之源極/汲極結構上方形成接點開口。於接點開口中形成導電層。

Description

半導體元件與其製造方法
此揭露係有關於半導體積體電路製造方法，且更有關於製造包含鰭式場效電晶體(fin field effect transistors,FINFETs)的半導體元件。
隨著半導體產業進入奈米技術製程節點，為追求更高的元件密度、更高效能以及更低成本，製造與設計的挑戰導致了三維設計的發展，諸如鰭式場效電晶體以及使用高k值(介電常數)材料之金屬閘極結構。通常藉由閘極代換技術製作金屬閘極結構，並藉由磊晶生長方法形成源極/汲極。
依據本揭露之多個實施方式，一種半導體元件製造方法包含：形成犧牲層於鰭式場效電晶體結構之源極/汲極結構以及分隔絕緣層上方；於犧牲層上方形成圖案遮罩；藉由使用圖案遮罩作為蝕刻遮罩，圖案化犧牲層以及源極/汲極結構，進而形成開口鄰近於經圖樣化之犧牲層與源極/汲極結構；於開口中形成介電層；在介電層形成之後，移除經圖案化 之犧牲層以形成接點開口於源極/汲極結構上方；以及於接點開口中形成導電層。
依據本揭露之多個實施方式，一種半導體元件製造方法包含：形成犧牲層於第一鰭式場效電晶體結構之第一源極/汲極結構、第二鰭式場效電晶體結構之第二源極/汲極結構以及分隔絕緣層的上方，第一源極/汲極結構與第二源極/汲極結構合併；於犧牲層上方形成圖案遮罩；藉由使用圖案遮罩作為蝕刻遮罩，圖案化犧牲層、第一源極/汲極結構以及第二源極/汲極結構，進而使第一源極/汲極結構與第二源極/汲極結構分離並形成開口，開口鄰近於經圖案化之犧牲層、第一源極/汲極結構以及第二源極/汲極結構；於開口中形成介電層；在介電層形成之後，移除經圖案化之犧牲層以形成接點開口分別位於經圖案化之第一源極/汲極結構與第二源極/汲極結構上方；以及於接點開口中形成導電層。
依據本揭露之多個實施方式，一種半導體元件包含：第一鰭式場效電晶體、第二鰭式場效電晶體以及介電層，第一鰭式場效電晶體包含第一鰭式結構以及第一源極/汲極結構，第一鰭式結構沿第一方向延伸；第二鰭式場效電晶體，鄰近第一鰭式場效電晶體設置，並包含第二鰭式結構以及第二源極/汲極結構，第二鰭式結構沿第一方向延伸；介電層將第一源極/汲極結構與第二源極/汲極結構分離；在沿著與第一方向相交的第二方向之橫截面上，第一源極/汲極結構與第一鰭式結構非對稱。
101、201‧‧‧基材
102、202‧‧‧鰭式結構
103、203‧‧‧底端部分
104、204‧‧‧上方部分
105、205‧‧‧分隔絕緣層
106、206‧‧‧第一鰭式襯墊層
108、208‧‧‧第二鰭式襯墊層
115、215‧‧‧第一犧牲層
116、144、216、244、344、348、334‧‧‧開口
120、220、221‧‧‧源極/汲極結構
122、222‧‧‧第一絕緣層
126、127、227‧‧‧矽化物層
130、134、234‧‧‧閘極電極
131、231‧‧‧閘極介電層
132、232‧‧‧側壁分隔
140、240‧‧‧第二犧牲層
142、242、342‧‧‧圖案遮罩
145、245、345‧‧‧第一界面介電層
146、246、346‧‧‧第二絕緣層
148、248‧‧‧接點開口
150；250‧‧‧接點
269、270、271、272‧‧‧孔穴
Hfin‧‧‧(鰭)高度
Hsacr‧‧‧(犧牲層)高度
Whm‧‧‧寬度
Wsd‧‧‧(源極/汲極)寬度
Hetch‧‧‧(蝕刻)高度
Rc‧‧‧接觸電阻
Hg‧‧‧高度
Hmg‧‧‧高度
AR‧‧‧區域
SC‧‧‧(SRAM)標號
Sfin‧‧‧鰭間隔
Whm‧‧‧寬度
D1、D2、D3、D4‧‧‧距離
第1A-1C圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第2A-2C圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第3A-3C圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第4A-4C圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第5A-5C圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第6A-6C圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第7A-7C圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第8A-8C圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第9A-9C圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第10A-10E圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第11A圖與第11B圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第12A圖與第12B圖繪示依據本揭露一些實施方式之半導體元件製造流程中多種階段之一。
第13圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第14圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第15A圖與第15B圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第16A圖與第16B圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第17A圖與第17B圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第18圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第19圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第20圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第21A-21D圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第22A圖與第22B圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第23圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第24圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第25圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第26圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第27圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
第28圖繪示依據本揭露一些實施方式之半導體元件製造流程中之多種階段之一。
應理解，以下揭示內容提供用於實施本揭露之不同特徵之諸多不同實施例或實例。下文描述組件及排列之特定實施例或實例以簡化本揭露。當然，此等僅係示例性且並非意欲為限制性。舉例而言，部件之尺寸不限於所揭示範圍或值，而是可取決於元件之製程條件及/或所期望性質。此外，隨後之描述中在第二特徵上方或在第二特徵上形成第一特徵可包含其中第一特徵及第二特徵直接接觸形成之實施例且亦可包含其中可插入第一特徵及第二特徵地形成額外特徵以使得第一特徵及第二特徵可不直接接觸之實施例。為簡單且清晰起見，各特徵可按不同比例而任意繪製。
進一步而言，為了便於描述，本文可使用諸如「下面」、「下方」、「下部」、「上方」、「上部」及類似者等 空間相對性術語來描述如圖中所圖示之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了圖中所描繪之定向外，空間相對性術語意欲囊括使用或操作中之元件之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且因此可同樣解讀本文所使用之空間相對性描述詞。另外，術語「由…製成」可意指「包括」或「由…組成」。
揭露之實施方式係有關用於鰭式場效電晶體之源極/汲極結構之形成，包含分隔或分離源極/汲極結構的方法。此處揭露之實施方式總體而言不只可應用於鰭式場效電晶體，亦可用於雙柵極(double-gate)、環繞柵極(surround-gate)、Ω柵極(omega-gate)、全柵極(gate-all-around)電晶體，二維場效電晶體(2-dimentional FET)及/或奈米線電晶體(nanowire transistors)，或任何具有源極/汲極磊晶生長程序之適當元件。
依據本揭露之一些實施方式，第1A-9C圖繪示半導體元件製造程序中之各種程序。通篇中多種視圖與示意之實施方式，相似之參考編號指稱相似之單元。第1A-9C圖中，「A」圖(如，第1A圖、第2A圖等等)為視角圖，「B」圖(如，第1B圖、第2B圖等等)為沿Y方向，對應至「A」圖中線段Y1-Y1的剖面圖，以及「C」圖(如，第1C圖、第2C圖等等)為沿X方向，對應至「A」圖中線段X1-X1的剖面圖。應了解，於第1A-9C圖程序之前、中及後可加入額外之作業，且下述之作業可被取代或刪除，為此方法之額外實施方式。作業/程序之順序可互相調換。
參照第1A-1C圖，第1A-1C圖繪示經過多種鰭式場效電晶體結構製造作業後之結構。如第1A-1C圖所示，源極/汲極結構120、閘極電極130及閘極介電層131共同形成於基材101上方。可由下述製造作業形成此結構。
於第1A-1C圖，如圖所示為具有一或多個鰭式結構之基材101，於圖中只繪製一鰭式結構102。應了解圖式中僅繪製一鰭式結構之目的為便於說明，但於其他實施方式中可包含任何數量之鰭式結構。於一些實施方式中，一或多個虛設鰭式結構形成於鄰近活性鰭式場效電晶體之鰭式結構處。鰭式結構102自基材往Z方向突出並沿著X方向延伸，而閘極電極130沿Y方向延伸。
基材101可依設計需求包含多種摻雜區(如，p型基材或n型基材)。於一些實施方式中，摻雜區可被摻雜p型摻雜質或n型摻雜質。舉例而言，摻雜區摻有p型摻雜質，諸如硼或BF2；n型摻雜質，諸如磷或砷；及/或以上之任意組合。摻雜區可配置以用於n型鰭式場效電晶體，或可變更地配置以用於p型鰭式場效電晶體。
於一些實施方式中，基材101可由適當之元素半導體材料組成，諸如矽、鑽石或鍺；適當之合金或化合物半導體，諸如IV族化合物半導體(SiGe、SiC、SiGeC、GeSn、SiSn、SiGeSn)、III-V族化合物半導體(如，GaAs、InGaAs、InAs、InP、InSb、GaAsP或GaInP)或類似物。進一步而言，基材101可包含磊晶層(epi-layer)、其可應變(strain)以增進效能，及/或可包含絕緣上矽(silicon-on-insulator,SOI)結構。
鰭式結構102可藉由，舉例而言，圖案化(patterning)程序以形成凹槽使得鰭式結構102形成於鄰近的鰭式結構之間。於下述討論更深入之細節，鰭式結構102將會被用以形成鰭式場效電晶體。
分隔區，諸如淺凹槽分隔(shallow trench isolations,STI)設置於位於基材101上方的凹槽內。於一些實施方式中，在形成分隔絕緣層105前，一或多個襯墊層形成於基材101與鰭式結構102之底端部分103的側壁的上方。於一些實施方式中，襯墊層包含第一鰭式襯墊層106，形成於基材101與鰭式結構102之底端部分103的側壁的上，以及第二鰭式襯墊層108，形成於第一鰭式襯墊層106上。於一些實施方式中，每一襯墊層具有介於1奈米至20奈米間之厚度。
於一些實施方式中，第一鰭式襯墊層106包含矽氧化物且具有介於約0.5奈米至約5奈米間之厚度，以及第二鰭式襯墊層108包含矽氮化物且具有介於約0.5奈米至約5奈米間之厚度。襯墊層可藉由多道程序沉積，諸如物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積(chemical vapor deposition,CVD)或原子層沉積(atomic layer deposition,ALD)，以及任何適當之程序。
分隔絕緣層105可由適當之介電材料組成，諸如矽氧化物、矽氮化物、矽氧氮化物、摻氟矽玻璃(fluorine-doped silicate glass,FSG)、低k值介電質(如摻碳氧化物)、極低k值介電質(如多孔碳摻矽氧化物(porous carbon doped silicon dioxide))、多聚體(如該聚醯亞胺 (polimide))、以上之任意組合或類似物。於一些實施方式中，分隔絕緣層105藉由諸如化學氣相沉積、可流動式化學氣相沉積(flowable CVD,FCVD)或旋塗玻璃(spin-on-glass)程序形成，或使用任何適當之程序。隨後，分隔絕緣層105之部分延伸過鰭式結構102之頂部表面上方，並藉由使用，舉例而言，蝕刻程序、化學機械研磨(chemical mechanical polishing,CMP)或類似者移除鰭式結構102的頂部表面上方之部分襯墊層。
於一些實施方式中，分隔絕緣層105及襯墊層被凹陷(recess)以暴露出鰭式結構102之上方部分104，如第1A-1C圖中所示。於一些實施方式中，分隔絕緣層105及襯墊層藉由單一或多道蝕刻程序凹陷。於一些實施方式中，當分隔絕緣層105由矽氧化物組成，蝕刻程序可為，舉例而言，乾式蝕刻(dry etch)、化學蝕刻或濕式清洗(wet cleaning)程序。舉例而言，化學蝕刻可採用含氟化學物質如稀氫氟酸(dilute hydrofluoric acid,dHF acid)。於一些實施方式中，在鰭形成程序後，鰭高度Hfin為約30奈米或更高，如約50奈米或更高。在一實施方式中，鰭高度Hfin介於約40奈米至約80奈米之間。應了解，鰭高度Hfin可由後續程序改變。可使用其他材料、程序或尺寸。
在鰭式結構102形成後，於鰭式結構102上方暴露處形成虛設閘極結構，虛設閘極結構包含虛設閘極介電層與虛設閘極電極。虛設閘極介電層與虛設閘極電極隨後會被用以定義及形成源極/汲極區。於一些實施方式中，藉由沉積與圖案 化形成於鰭式結構102暴露處上方之虛設介電層以及在虛設介電層上方之虛設電極以形成虛設閘極介電層與虛設閘極電極層。可藉由熱氧化(thermal oxidation)、化學氣相沉積、濺鍍(sputtering)或其他任何已知於此領域中用以形成虛設介電層之方法來形成虛設介電層。於一些實施方式中，虛設介電層可由一或多個適當之介電材料組成，諸如矽氧化物與矽氮化物(如SiCN、SiON以及SiN)、低k值介電質(如摻碳氧化物)、極低k值介電質(如多孔碳摻矽氧化物)、多聚體(如該聚醯亞胺)、類似物或以上之任意組合。於一實施方式中，使用SiO2。
隨後，虛設電極層形成於虛設介電層上方。於一些實施方式中，虛設電極層為導電材料，且可自下述之群集中選擇，包含非晶矽、多晶矽、非晶鍺、多晶鍺、非晶矽鍺、多晶矽鍺、金屬氮化物、金屬矽化物、金屬氧化物以及金屬。可使用物理氣相沉積、化學氣相沉積、濺鍍沉積或其他已知於此領域中用以沉積導電材料之技術沉積虛設電極層。可使用其他可導電或不導電之材料。於一些實施方式中，使用多晶矽。
可於虛設電極層上方形成圖案遮罩以協助進行圖案化。圖案遮罩由一或多層之SiO2、SiCN、SiON、Al2O3、SiN或其他適當之材料組成。藉由使用圖案遮罩作為蝕刻遮罩，虛設電極層被圖案化為虛設閘極電極層。於一些實施方式中，虛設介電層亦被圖案化以定義虛設閘極介電層。
隨後，側壁分隔132沿虛設閘極結構之側壁形成。可藉由對沉積於虛設閘極結構、鰭式結構102以及分隔絕緣層105上方之絕緣層進行沉積與非等向性蝕刻以形成側壁分 隔132。於一些實施方式中，側壁分隔132由矽氮化物形成，且可能具有單一層結構。於其他實施方式中，側壁分隔132可具有包含複數層之組合結構。舉例而言，側壁分隔132可包含在矽氧化層上方之矽氧化層與矽氮化層。其他材料，諸如SiO2、SiCN、SiON、SiN、SiOCN、其他低k值材料或使用以上之任意組合亦可。於一些實施方式中，側壁分隔132之厚度介於約5奈米至約40奈米之間。
在形成虛設閘極結構與側壁間隔後，源極/汲極結構120沿虛設閘極結構的相異側形成於鰭式結構102之暴露的上方部分104上。可磊晶形成源極/汲極結構120於暴露的鰭式結構上方部分104的側面及頂部表面上。於一些實施方式中，鰭式結構上方部分104可凹陷並磊晶形成源極/汲極結構於凹陷鰭之暴露部分。使用於源極/汲極區之磊晶生長材料讓源極/汲極區得以對鰭式場效電晶體之通道施壓。
用於源極/汲極結構120之材料可依n型及p型鰭式場效電晶體變化，以此而言，一種用材料被用於n型鰭式場效電晶體以對通道區施加抗張應力(tensile stress)而另一種材料被用於p型鰭式場效電晶體以施加抗壓應力(compressive stress)。舉例而言，SiP或SiC可被用以形成n型鰭式場效電晶體，而SiGe或Ge可被用以形成p型鰭式場效電晶體。亦可使用其他材料。於一些實施方式中，源極/汲極結構120包含一或多個具有不同組成及/或不同摻雜濃度之磊晶層。
於一些實施方式中，其中n型元件與p型元件使用了不同的材料，遮罩其一結構(如，n型鰭式結構)而於另一結 構(如，p型鰭式結構)形成磊晶材料，並對另一者重複此程序。源極/汲極結構120可藉由植入(implanting)程序植入合適之摻雜質，或在材料已生長的狀況下經由原位(in-situ)摻雜程序進行摻雜。舉例而言，對p型通道場效電晶體來說，其通道可為Si或Si1-xGex，摻雜磊晶膜(doped epitaxial film)可為硼摻雜Si1-yGey，其中y大於等於x以誘導出通道中的縱向抗壓應力，以增強電洞遷移率(hole mobility)。對n型通道場效電晶體來說，其通道可為Si，摻雜磊晶膜可為，舉例而言，磷摻雜矽(Si：P)或矽化碳(Si1-zCz：P)。此狀況下通道為化合物半導體如InmGa1-mAs，摻雜磊晶膜可為，舉例而言，InnGa1-nAs，其中n小於等於m。
如第1A圖與第1B圖所示，源極/汲極結構120沿Y方向延伸並具有比鰭式結構上方部分104寬的寬度。於一些實施方式中，源極/汲極結構120沿Y方向的橫截面實質上為六角形，而於其他實施方式中，源極/汲極結構120之橫截面為稜形、柱型或條形。於一些實施方式中，源極/汲極結構沿Y方向之寬度WSD介於約25奈米至約100奈米之間。
在形成源極/汲極結構120後，沉積作為襯墊層的第一絕緣層122以覆蓋源極/汲極結構120以及虛設閘極結構之側壁分隔132上。於隨後形成的介電材料進行圖案化時第一絕緣層122作為蝕刻停止層(etch stop)。於一些實施方式中，第一絕緣層122包含SiO2、SiCN、SiON、SiN以及其他適當之介電材料。於一些實施方式中，使用SiN。第一絕緣層122可由包含上述材料組合的複數層組成。第一絕緣層122可藉由一 或多個程序沉積，諸如物理氣相沉積、化學氣相沉積或原子層沉積，或任何適當之程序。可使用其他材料及/或程序。於一些實施方式中，第一絕緣層122具有介於約0.5奈米至約10奈米間之厚度。於其他實施方式中，可使用其他厚度。
形成第一絕緣層122後，第一犧牲層115形成於第一絕緣層122上方。於一些實施方式中，第一犧牲層115包含一或多個層之介電材料，諸如SiO2、SiCN、SiON、SiOC、SiOH、SiN或其他適當之介電材料。於一些實施方式中，藉由成膜(film forming)程序形成第一犧牲層115，諸如化學氣相沉積、物理氣相沉積、原子層沉積、可流動式化學氣相沉積或旋塗玻璃(spin-on-glass)程序，或可使用任何適當之程序。隨後，移除第一絕緣層122之部分，舉例而言，藉由蝕刻程序、化學機械研磨或類似者，以暴露出虛設閘極電極之上表面。
隨後，移除虛設閘極電極與虛設閘極介電層。移除程序可能包含一或多道蝕刻程序。於一些實施方式中，舉例而言，此移除程序包含使用乾式或濕式蝕刻之選擇式蝕刻。當使用乾式蝕刻時，程序之氣體可包含CF4、CHF3、NF3、SF6、Br2、HBr、Cl2或以上之任意組合。可選擇性地使用稀薄氣體諸如N2、O2或Ar。當使用濕式蝕刻時，蝕刻劑可包含NH4OH：H2O2：H2O(APM)、NH2OH、KOH、HNO3：NH4F：H2O及/或類似物。可藉由濕式蝕刻程序移除虛設閘極介電層，如可使用稀薄氫氟酸。可使用其他程序及材料。
在移除虛設閘極結構後，閘極介電層131形成於鰭式結構上方部分104的上方。於一些實施方式中，閘極介電 層131包含一或多個高k值介電層(如，具有高於3.9之介電常數)。舉例而言，一或多個層之閘極介電層可包含一或多個層之金屬氧化物或Hf、Al、Zr之矽酸鹽、以上之任意組合及以上之多層組合。其他適當之材料包含金屬氧化物形態或合金氧化物形態之La、Mg、Ba、Ti、Pb、Zr與以上之任意組合。範例材料包含MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy、LaAlO3及類似物。閘極介電層131之形成方法包含分子束沉積(molecular-beam deposition,MBD)、原子層沉積、物理氣相沉積及類似者。於一些實施方式中，閘極介電層131具有介於約0.5奈米至約5奈米間之厚度。於一些實施方式中，閘極介電層131亦形成於側壁分隔132之側面。
於一些實施方式中，可先於上方部分104上方形成界面層(未繪製)，再形成閘極介電層131，且閘極介電層131形成於界面層上方。界面層有助於在隨後形成的高k值介電層與下層的半導體材料間提供緩衝。於一些實施方式中，界面層為化學矽氧化物，其可藉由化學反應形成。舉例而言，可藉由去離子水+臭氧(DIO3)、NH4OH+H2O2+H2O(APM)或其他方法形成化學矽氧化物。其他實施方式可於界面層使用不同的材料或程序。於一實施方式中，界面層具有約0.2奈米至約1奈米間之厚度。
閘極介電層131形成後，閘極電極130形成於閘極介電層131上方。閘極電極130可為由下述群集中所選擇的金 屬：W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt及Zr。於一些實施方式中，閘極電極130包含下述群集中所選擇的金屬：TiN、WN、TaN及Ru。可使用金屬合金諸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni與Ni-Ta及/或可使用金屬氮化物諸如WNx、TiNx、MoNx、TaNx與TaSixNy。於一些實施方式中，閘極電極130具有約5奈米至約100奈米之厚度。閘極電極130可藉由適當之程序形成，諸如原子層沉積、化學氣相沉積、物理氣相沉積、電鍍或以上之任意組合。可執行平坦化(planarization)程序如化學機械研磨以移除多餘材料。
在此揭露之特定實施方式中，閘極電極130包含一或多層設至於閘極介電層131上的功函數調整層(未繪製)。功函數調整層由導電材料組成，諸如單一層之TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi及TiAlC，或這些材料之二或更多層。對n型通道鰭式場效電晶體而言，使用一或多個之TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi作為功函數調整層，而對於p型通道鰭式場效電晶體而言，使用一或多個之TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co作為功函數調整層。
接著，使閘極電極130、閘極介電層131以及功函數調整層凹陷，且閘極蓋層134形成於凹陷之閘極電極130上。於一些實施方式中，當閘極電極130主要由W組成，舉例而言，可藉由使用Cl2/O2/BCl3之乾式蝕刻程序，於24度攝氏至150度攝氏間之溫度與低於1托爾之氣壓下使閘極電極凹 陷。
使閘極電極130凹陷後，閘極蓋層134形成於凹陷內以於隨後的程序中保護閘極電極130。於一些實施方式中，閘極蓋層134包含SiO2、SiCN、SiON、SiN、Al2O3、La2O3、SiN、以上之任意組合或類似物，但亦可使用其他適當之介電膜。可藉由，舉例而言，化學氣相沉積、物理氣相沉積、旋塗或類似方法形成閘極蓋層134。亦可使用其他適當之程序。可執行平坦化程序，如化學機械研磨，以移除多餘材料。
依據本揭露之一些實施方式，第2A-2C圖繪示鰭式場效電晶體元件之多個製造階段中一階段之例示圖。
如第2A-2C圖中所示，從源極/汲極結構120之兩側區域至少部分的移除第一犧牲層115以形成開口116。於一些實施方式中，移除所有的第一犧牲層115。可藉由適當之蝕刻作業，諸如乾式及/或濕式蝕刻以移除第一犧牲層115。蝕刻作業實質停止於第一絕緣層122。於一些實施方式中，第一絕緣層122具有約介於0.5奈米至約10奈米間之厚度。
依據本揭露之一些實施方式，第3A-3C圖繪示鰭式場效電晶體元件之多個製造階段中一階段之例示圖。
在開口116形成後，第二犧牲層140形成於開口116中。相較於第一絕緣層122之材料及/或分隔絕緣層105之材料，第二犧牲層140由具有較高蝕刻選擇性(如，5或更高)的材料組成。於一些實施方式中，第二犧牲層140由一或多個層之IV族材料組成，諸如Si、SiGe、SiC、Ge、SiGeC及GeSn，其可為晶形、多晶形或非晶形且可被摻雜或未被摻雜。在其他 實施方式中，第二犧牲層140由一或多個矽基介電層組成，諸如SiOC、SiC、SiON、SiCN、SiOCN、SiN及/或SiO2。可使用鋁基介電質材料，諸如氧化鋁、鋁碳氧化物及鋁碳氮化物。可使用旋塗碳(spin-on-carbon,SOC)。在特定實施方式中，第二犧牲層140由一或多個層之III-V族化合物半導體組成，包含但不限於，GaAs、GaN、InGaAs、InAs、InP、InSb、InAsSb、AlN及/或AlGaN。第二犧牲層140可藉由一或多個程序沉積，諸如物理氣相沉積、化學氣相沉積或原子層沉積，亦可使用任何適當之程序。可使用其他材料及/或程序。在一實施方式中，使用Si作為第二犧牲層。
平坦化作業，可執行諸如回蝕程序(etch back process)或化學機械研磨以平坦化第二犧牲層140之上表面。藉由平坦化程序，暴露出閘極蓋層134之上表面。於一些實施方式中，在平坦化作業後，從分隔絕緣層105上第一絕緣層122之表面算起之第二犧牲層高度Hsacr介於約100奈米至約350奈米之間。
依據本揭露之一些實施方式，第4A-4C圖繪示鰭式場效電晶體元件之多個製造階段中一階段之例示圖。
在第二犧牲層140形成後，於第二犧牲層140上方形成圖案遮罩142。可使用光蝕刻(photo-etching)作業圖案化一層適當之遮罩材料以形成圖案遮罩142。圖案遮罩142沿X方向延伸，且具有沿Y方向之寬度Whm，於一些實施方式中，寬度Whm介於約5奈米至約100奈米之間，而在其他實施方式中，寬度Whm介於約10奈米至約40奈米之間。寬度Whm可依據 設計規則及/或半導體元件之種類具有不同數值。
圖案遮罩142由一或多層之介電材料組成，諸如SiO2、SiN及/或SiON及/或TiN。用於圖案遮罩142之材料可由一或多道程序沉積，諸如物理氣相沉積、化學氣相沉積或原子層氣相沉積，亦可使用任何適當之程序。可使用其他材料及/或程序。
藉由使用圖案遮罩142作為蝕刻遮罩，非等向性的蝕刻第二犧牲層140、第一絕緣層122以及源極/汲極結構120，進而形成鄰近於經圖案化之第二犧牲層140與源極/汲極結構120之開口144。蝕刻作業可包含多道使用不同電漿氣體之蝕刻程序。
當使用矽基材料(如，多晶矽或非晶矽)作為第二犧牲層140時，可藉由使用電漿乾式蝕刻執行蝕刻，電漿乾式蝕刻，舉例而言，使用包含HBr之氣體或包含Cl2及SF6之氣體。當使用旋塗炭作為第二犧牲層140，可使用電漿乾式蝕刻執行蝕刻，電漿乾式蝕刻，舉例而言，使用包含N2與H2之氣體或包含SO2或O2之氣體。當使用由可流動式化學氣相沉積形成之矽基氧化物材料作為第二犧牲層140時，可由電漿乾式蝕刻執行蝕刻，電漿乾式蝕刻，舉例而言，使用包含氟化碳及/或氟之氣體。當使用鍺基材料(如，Ge或SiGe)作為第二犧牲層140時，可使用電漿乾式蝕刻執行蝕刻，電漿乾式蝕刻，舉例而言，使用包含氟化碳之氣體或包含鹵素之氣體。蝕刻時，基材可加熱至介於約20度攝氏至約200度攝氏之間。
藉由此蝕刻作業，移除源極/汲極結構120之至少 一側部，使得源極/汲極結構120被蝕刻之側表面實質上與鰭式結構上方部分104之上方側表面平行。於一些實施方式中，源極/汲極結構120一側部之蝕刻量(實質上相等於第1B圖中之WSD與第4B圖中之Whm間差值的一半)介於約5奈米至約40奈米之間。於一些實施方式中，在圖案化(蝕刻)源極/汲極結構120後，當兩側部皆被蝕刻，經圖案化之源極/汲極結構120沿Y方向之寬度介於約10奈米至約40奈米之間。
在第4A圖與第4B圖中，源極/汲極結構120之兩側部皆被蝕刻，而於其他實施方式中，藉由使用具有不同形狀之圖案遮罩142而僅蝕刻源極/汲極結構120之一側部。
應注意，如第4A圖中所示，在圖案化第二犧牲層140與源極/汲極結構120時並未實質蝕刻閘極蓋層134。換句話說，與閘極蓋層134相比，圖案遮罩142之材料具有高蝕刻選擇性(如，5或更高)。
依據本揭露之一些實施方式，第5A-5C圖繪示鰭式場效電晶體元件之多個製造階段中一階段之例示圖。
藉由使用適當之蝕刻作業及/或平坦化作業如化學機械研磨，以移除圖案遮罩142。於一些實施方式中，在移除圖案遮罩142後，分隔絕緣層105表面算起之第二犧牲層140之高度Hetch介於約80奈米至約250奈米之間。
依據本揭露之一些實施方式，第6A-6C圖繪示鰭式場效電晶體元件之多個製造階段中一階段之例示圖。
在移除圖案遮罩142後，第二絕緣層146形成於經圖案化之第二犧牲層140與經圖案化之源極/汲極結構120上 方。如第6A圖所示，第二絕緣層146亦形成於側壁分隔132與閘極蓋層134上。
於一些實施方式中，第二絕緣層146包含SiO2、SiCN、SiON、SiCN、SiOCN及SiN，但亦可使用其他適當之介電材料。在一實施方式中，使用矽氮基材材料，如SiN。第二絕緣層146可由包含上述材料組合之複數層組成。第二絕緣層146可藉由一或多個程序沉積，諸如物理氣相沉積、化學氣相沉積或原子層沉積沉積，或可使用任何適當之程序。亦可使用其他材料及/或程序。於一些實施方式中，第二絕緣層146具有介於約1奈米至約10奈米間之厚度。在另一實施例中，使用其他厚度。
於一些實施方式中，先形成矽化物層126於源極/汲極結構120上，後形成第二絕緣層146以降低之後形成的源極/汲極結構與金屬接點兩者之間的接觸電阻Rc，如第6A圖與第6B圖所示。金屬矽化物成形程序可於源極/汲極結構之側部上形成金屬矽化物。金屬矽化物成形程序包含沉積金屬膜於源極/汲極結構120上、使用熱處理以形成金屬矽化物於源極/汲極結構120之界面或表面及使用蝕刻程序以移除多餘之未反應金屬。金屬矽化物包含TiSix、NiSix、CoSix、NiCoSix及TaSix，但亦可使用其他適當之矽化物材料。於一些實施方式中，矽化物層126具有介於約0.5奈米至約10奈米間之厚度。在其他實施方式中，並未於製造作業中的此階段中形成矽化物層，而可於較晚之製造階段中形成。
依據本揭露之一些實施方式，第7A-7C圖繪示鰭 式場效電晶體元件之多個製造階段中一階段之例示圖。
在第二絕緣層146形成後，形成第一界面介電層145以填充開口144，第一界面介電層145亦形成於第二犧牲層140與源極/汲極結構120上方。
第一界面介電層145可包含單一層或複數層。於一些實施方式中，第一界面介電層145包含SiO2、SiCN、SiOC、SiON、SiOCN、SiN或低k值材料，但亦可使用其他適當之介電膜。可藉由化學氣相沉積、電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)、原子層沉積、可流動式化學氣相沉積或旋塗玻璃程序形成第一界面介電層145。可使用平坦化程序，如，化學機械研磨程序以移除多餘材料。於一些實施方式中，藉由平坦化程序暴露出第二犧牲層140(以及閘極蓋層134)之上表面。
於一些實施方式中，當使用可流動式化學氣相沉積時，對可流動式分隔介電前體(flowable isolation dielectric precursor)執行固化(curing)程序。固化程序可包含紫外線(ultra violet,UV)固化、臭氧(O3)電漿固化或低溫臭氧電漿+紫外線固化，進而將可流動式分隔介電前體轉換為介電層，如矽氧化物層。於一些實施方式中，紫外線固化程序之程序溫度介於約0度攝氏至約10度攝氏間。於一些實施方式中，臭氧電漿固化程序之程序溫度介於約100度攝氏至約250度攝氏之間。於一些實施方式中，低溫臭氧電漿+紫外線固化程序之程序溫度介於約20度攝氏至50度攝氏之間。於一些實施方式中，於沉積程序後可僅執行一次固化程序以節省程序時 間，但並不以此為限。可交錯執行沉積程序與固化程序。在其他實施方式中，亦可藉由氧化程序直接引入氮氣、氧氣、臭氧或蒸氣將可流動式分隔介電前體直接轉換為介電層。
為進一步增加界面層的結構密度，在固化程序後，可對分隔介電層執行熱處理程序。熱處理程序包含蒸氣(steam-containing)熱處理程序(濕式退火)以及氮氣(nitrogen-containing)熱處理程序(乾式退火)。於一些實施方式中，蒸氣熱處理之程序溫度介於約400度攝氏至約1000度攝氏之間，而氮氣熱處理程序之程序溫度約介於1000度攝氏至約1200度攝氏之間。在其他實施方式中，藉由將膜暴露於紫外輻射(如，紫外熱處理程序(ultra violet thermal processing,UVTP))中，可將熱處理之溫度降低至約400度攝氏。
於一些實施方式中，在固化或熱處理之後，界面層具有小於6之相對介電常數。
在其他實施方式中，執行旋塗介電質(spin on dielectric)程序以形成第一界面介電層145。在此實施方式中，於較早的程序中形成第二絕緣層146，即含氮化物之襯墊層，以提供適當之界面介電層以沉積分隔介電層，分隔介電層藉由旋塗介電質程序與分隔區接觸。因此，可藉由使用適當前體之旋塗介電質程序形成界面介電層。
用於第一界面介電層145的旋塗介電質程序中，前體可為有機矽化合物，諸如但不限於矽氧烷(siloxane)、甲基矽氧烷(methysiloxane)、聚矽氮烷(polysilazane)、氫倍半矽氧烷(hydrogensilsesquioxane)、全氫聚矽氮烷 (perhydropolysilazanem,PHPS)及其他適當材料。旋塗介電質前體溶解於相容的有機溶液中，該有機溶液通常為用於旋塗化學品的塗層溶液。適當之有機溶液包含，舉例而言，二丁醚(dibutyl ether,DBE)、甲苯(toluene)、二甲苯(xylene)、丙二醇單甲醚乙酸酯(propyleenglycolmonomethyletheracetaat,PGMEA)、乳酸乙酯(ethyl lacate)、異丙醇(isopropyl alcohol,IPA)及類似物，最好使用二甲苯作為全氫聚矽氮烷之溶劑。可改變溶液中旋塗介電質前體之濃度以調整溶液一致性(如，黏稠度)與塗層厚度。於一些實施方式中，可使用包含約4%至約30%重量旋塗介電質前體的溶液。在其他實施方式中，使用包含約8%至約20%重量旋塗介電質前體的溶液。溶液可包含有少量額外添加物，諸如表面活性劑(surfactant)與黏合劑(binder)。
於介電質前體旋塗程序中，旋轉晶圓以均勻散佈旋塗介電質前體於晶圓中心至晶圓邊緣。於一些實施方式中，以12英寸晶圓來說，基材上之旋塗介電質前體塗層的鑄造旋轉速度可介於約100轉/分鐘(round per minute,rpm)至3000轉/分鐘之間。於一些實施方式中，旋塗介電質前體的動態分佈速率(dynamic dispense rate)約為1毫升/秒(ml/sec)，且分佈水坑(dispense puddle)會在達到主要速度之前就完全散佈至晶圓邊緣。因此旋塗介電質前體可完全覆蓋接點分隔洞之底端並填充開口144。
接著，在旋塗介電質沉積後執行預烘程序以穩定旋塗介電質層。於一些實施方式中，在介於約100度攝氏至200 度攝氏之低溫下於空氣中執行預烘程序。在預烘程序後執行熱處理程序以使旋塗介電質層密度增加。於一些實施方式中，熱處理程序為退火程序，在介於約400度攝氏至1100度攝氏之高溫下執行。退火程序可為使用包含蒸氣、氧氣及氫氣氣體之濕式退火程序，或使用包含氮氣及氧氣氣體之乾式退火程序。在其他實施方式中，熱處理程序使用電漿於約150度攝氏至約1100度攝氏之較低溫下進行。水蒸氣與氫氣之分壓最好控制於約1×10-11至約1.55之間。
依據本揭露之一些實施方式，第8A-8C圖繪示鰭式場效電晶體元件之多個製造階段中一階段之例示圖。
隨後，移除第二犧牲層140，接著移除剩餘在源極/汲極結構120頂部上之第一絕緣層122，藉此形成接點開口148。如第8A-8C圖所示，由第二絕緣層146與側壁分隔132定義接點開口148。移除第二犧牲層140的蝕刻作業可為等向性或不等向性。
當使用矽基材料(如，多晶矽或非晶矽)作為第二犧牲層140時，可由電漿乾式蝕刻或濕式蝕刻執行蝕刻程序，電漿乾式蝕刻使用包含Cl2及NF3之氣體或包含F2之氣體，濕式蝕刻使用NH4OH及/或四甲基銨(tetramethylammonium,TMAH)。當使用旋塗碳(spin-on-carbon,SOC)作為第二犧牲層140時，蝕刻程序可執行電漿乾式蝕刻，舉例而言，電漿乾式蝕刻使用包含N2及H2之氣體，或包含SO2或O2之氣體。當使用由可流動式化學氣相沉積所形成之矽氧化物基材料作為第二犧牲層140時，蝕刻程序可執行濕式蝕刻，舉例而言，濕 式蝕刻使用HF或BHF。當使用鍺基材料(如，鍺或矽化鍺)作為第二犧牲層140時，蝕刻程序可執行電漿乾式蝕刻或濕式蝕刻，舉例而言，電漿乾式蝕刻使用臭氧，濕式蝕刻使用包含NH4OH及H2O2之溶液或包含HCl及H2O2之溶液。可使用適當之蝕刻作業移除剩餘的第一絕緣層122。
依據本揭露之一些實施方式，第9A-9C圖繪示鰭式場效電晶體元件之多個製造階段中一階段之例示圖。
在移除第二犧牲層140與剩餘之第一絕緣層122後，附加的矽化物層127形成於源極/汲極結構120暴露出之頂部上。當未形成矽化物層126時，矽化物層僅設置於源極/汲極結構120之頂部部分(由第二絕緣層146及側壁分隔132所定義之接點開口148之底端)。可由類似於形成矽化物層126之形成程序形成矽化物層127。於一些實施方式中，矽化物層127具有介於約0.5奈米至約10奈米間之厚度。
隨後，接點150形成於接點開口148中以接觸形成於源極/汲極結構120頂部上之矽化物層127。
接點150可包含單層或多層結構。舉例而言，於一些實施方式中，接點150包含接觸襯墊層，諸如擴散阻擋層(diffusion barrier layer)、附著層(adhesion layer)或類似者，且形成接觸主體於接點開口148中接觸襯墊層之上方。接觸襯墊層可包含由原子層沉積、化學氣相沉積或類似者形成之Ti、TiN、Ta、TaN或類似物。可沉積導電材料以形成接觸主體，導電材料諸如一或多層之Ni、Ta、TaN、W、Co、Ti、TiN、Al、Cu、Au、以上之合金、以上之任意組合或類似物， 但亦可使用其他適當之金屬。可執行平坦化程序，如化學機械研磨，以移除第一界面介電層145表面之多餘材料。
於一些實施方式中，在形成接點150後，由鰭式結構上方部分104頂部算起，包含閘極蓋層134之閘極結構的高度Hg介於約20奈米至約100奈米之間，且由鰭式結構上方部分104頂部算起，閘極電極130的高度Hmg介於約10奈米至約60奈米之間。
在形成接點150後，執行進一步之互補式金氧半(Complementary Metal-Oxide-Semiconductor,CMOS)程序以形成多種特徵，諸如額外界面介電層、接點/通孔、內接金屬層及鈍化層等等。
依據本揭露之其他實施方式，第10A-21D圖繪示半導體元件之多個製造階段中多個階段之例示圖。應了解，於第10A-21D圖程序之前、中及後可加入額外之作業，且下述之作業可被取代或刪除，為此方法之額外實施方式。作業/程序之順序可互相調換。以下之實施方式可採用與參照第1A-9C圖之實施方式近似之材料、配置、尺寸及/或程序，而省略其細部說明。相近之元件可使用相近之編號，如第一鰭式襯墊層106對應至第一鰭式襯墊層206、第二鰭式襯墊層108對應至第二鰭式襯墊層208。
依據本揭露之其他實施方式，第10A-21D圖繪示由鰭式場效電晶體形成之靜態隨機存取儲存器(static access memory,SRAM)單元的半導體元件之多個製造階段中多個階段之例示圖。如第10A-10E圖所示，源極/汲極結構220與 221、金屬閘極230與閘極介電層231共同形成於基材201上方。此結構可由如上所述之製造作業形成。
第10A圖繪示靜態隨機存取儲存器單元之平面圖。第10B圖為第10A圖中對應至區域AR之視角圖。由標號SC描繪出一個靜態隨機存取儲存器單元之邊界。於一個靜態隨機存取儲存器單元中，有兩個金屬閘極230與四個鰭式結構202。第一導電型的源極/汲極結構220與第二導電型的源極/汲極結構221形成於閘極間的鰭式結構上方。在一實施方式中，第一導電型為p型而第二導電型為n型。在其他實施方式中，第一導電型為n型而第二導電型為p型。
近似於第1A-1C圖，鰭式結構202包含設置於基材201上方的底端部分203與上方部分203。底端部分203埋於分隔絕緣層205中且上方部分203自分隔絕緣層205中突出。閘極蓋層234個別的形成於金屬閘極230上，且閘極蓋層234與金屬閘極230設置於側壁分隔232間。第一絕緣層222覆蓋源極/汲極結構且第一犧牲層215形成於閘極結構間被第一絕緣層222覆蓋之源極/汲極結構上方。
第10C-10E圖為對應至第10A圖中之線段Y21-Y21、Y22-Y22及Y23-Y23各自之剖面圖。在此製造作業的階段中，肇因於相鄰之鰭式結構分隔狹窄，一些源極/汲極結構不樂見地與一或兩個相鄰之源極/汲極結構合併。舉例而言，當兩相鄰鰭式結構之鰭間隔Sfin小於約100奈米時，相鄰源極/汲極結構之磊晶形成層將趨向合併。
對應至第10C圖中線段Y21-Y21之橫截面中，鄰 近的第二導電型源極/汲極結構221，更精確而言，磊晶形成層，彼此合併。對應至第10D圖中線段Y22-Y22之橫截面中，鄰近的第二導電型源極/汲極結構221，更精確而言，磊晶形成層，彼此合併，且鄰近之第一導電型源極/汲極結構220與第二導電型源極/汲極結構各自合併。對應至第10E圖中線段Y23-Y23之橫截面中，相鄰的第二導電型源極/汲極結構221彼此合併、相鄰的第一導電型源極/汲極結構220彼此合併且相鄰之第一導電型源極/汲極結構與第二導電型源極/汲極結構彼此合併。對應至第10E圖中線段Y23-Y23之橫截面中，相鄰的第二導電型源極/汲極結構221彼此合併、相鄰的第一導電型源極/汲極結構220彼此合併且相鄰的第一導電型源極/汲極結構與第二導電型源極/汲極結構彼此合併。藉由後續之作業將一些合併之源極/汲極結構分離。於一些實施方式中，於源極/汲極結構的合併部分之下方形成孔穴269。在其他實施方式中，源極/汲極結構並未與相鄰之源極/汲極結構合併，但位置相當接近(如，小於約3奈米)，其可能造成由電子崩潰(electron breakdown)所引起的電流溢漏。本揭露之實施方式可應用於如此處所提相當接近之源極/汲極結構。
依據本揭露之一些實施方式，第11A-11B圖繪示鰭式場效電晶體元件之多個製造階段中一階段之例示圖。第11A圖為視角圖，而第11B圖為對應至第10A圖與第10B圖中線段Y23-Y23之剖面圖。
與第2A-2C圖相似，從源極/汲極結構220及221之兩側區移除至少部分的第一犧牲層215以形成開口216並暴 露出第一絕緣層222。於一些實施方式中，移除所有的第一犧牲層215。
依據本揭露之一些實施方式，第12A圖與第12B圖繪示鰭式場效電晶體元件之多個製造階段中一階段之例示圖。第12A圖為視角圖，而第12B圖為對應至第10A圖與第10B圖中線段Y23-Y23之剖面圖。
近似於第3A-3C圖，在形成開口216後，形成第二犧牲層240於開口216中。
依據本揭露之一些實施方式，第13圖繪示鰭式場效電晶體元件之多個製造階段中一階段之例示圖。
近似於第4A-4C圖，在形成第二犧牲層240後，於第二犧牲層240與閘極結構上方形成圖案遮罩242。於一些實施方式中，源極/汲極結構上方一部分之圖案遮罩242具有寬度Whm，介於約10奈米至40奈米間。
藉由使用圖案遮罩242作為蝕刻遮罩，對第二犧牲層240、第一絕緣層222及源極/汲極結構220與221進行不等向性蝕刻，進而形成鄰近於經圖案化之第二犧牲層240與源極/汲極結構220與221之開口244。
藉由此蝕刻作業，移除至少一側部之源極/汲極結構220與221，使得源極/汲極結構220與221之蝕刻表面與上方部分203上方之側表面實質上平行。
依據本揭露之一些實施方式，第14圖繪示鰭式場效電晶體元件之多個製造階段中一階段之例示圖。
近似於第5A-5C圖，藉由適當之蝕刻作業及/或 平坦化作業(如，化學機械研磨)移除圖案遮罩242。
依據本揭露之一些實施方式，第15A圖與第15B圖繪示鰭式場效電晶體元件之多個製造階段中一階段之例示圖。第15A圖為視角圖而第15B為對應至第10A圖與第10B圖中線段Y23-Y23之剖面圖。
近似於第6A-6C圖，在移除圖案遮罩242後，於經圖案化之第二犧牲層240、經圖案化之源極/汲極結構220與221上方形成第二絕緣層246。如第15A圖與第15B圖所示，第二絕緣層246亦形成於側壁分隔232與閘極蓋層234上。於一些實施方式中，在此製造作業之階段並未於經圖案化之源極/汲極結構上形成矽化物層。在其他實施方式中，在形成第二絕緣層前於經圖案化之源極/汲極結構上方形成矽化物層。
依據本揭露之一些實施方式，第16A圖與第16B圖繪示鰭式場效電晶體元件之多個製造階段中一階段之例示圖。第16A圖為視角圖而第16B為對應至第10A圖與第10B圖中線段Y23-Y23之剖面圖。
近似於第7A-7C圖，在形成第二絕緣層246後，形成第一界面介電層245以填充開口244並覆蓋第二犧牲層240與源極/汲極結構。執行平坦化程序，如化學機械研磨程序，以移除第一界面介電層245之多餘材料與一部分之第二絕緣層246。於一些實施方式中，藉由平坦化程序，暴露出第二犧牲層240之上方表面(以及閘極蓋層234)。
依據本揭露之一些實施方式，第17A圖與第17B圖繪示鰭式場效電晶體元件之多個製造階段中一階段之例示 圖。第17A圖為視角圖而第17B為對應至第10A圖與第10B圖中線段Y23-Y23之剖面圖。
近似於第8A-8C圖，移除第二犧牲層240。
依據本揭露之一些實施方式，第18圖繪示鰭式場效電晶體元件之多個製造階段中一階段之例示圖。
近似於第8A-8C圖，在移除第二犧牲層240後，移除殘餘在源極/汲極結構頂部或側邊上的第一絕緣層222，進而形成接點開口248。如第18圖所示，由第二絕緣層246與側壁分隔232定義出每個接點開口248。
依據本揭露之一些實施方式，第19圖繪示鰭式場效電晶體元件之多個製造階段中一階段之例示圖。
近似於第9A-9C圖，在形成接點開口248後，矽化物層227形成於源極/汲極結構220與221暴露出之頂部與側邊上。
依據本揭露之一些實施方式，第20圖繪示鰭式場效電晶體元件之多個製造階段中一階段之例示圖。
近似於第9A-9C圖，接點250形成於接點開口248中以接觸形成於源極/汲極結構頂部及側邊上之矽化物層227。
在形成接點250後，執行進一步的CMOS程序以形成多種特徵，諸如額外界面介電層、接點/通孔、內接金屬層及鈍化層等等。
第21A圖繪示在形成接點後之靜態隨機存取儲存器單元之平面圖。第21B-21D圖為對應至第20圖與第21A圖中線段Y21-Y21、Y22-Y22及Y23-Y23之剖面圖。
在第21B圖中，第一導電型之源極/汲極結構220只有一側邊部分之磊晶層具有蝕刻表面，然而第二導電型之源極/汲極結構221之兩側邊皆具有蝕刻表面。因此，第一導電型源極/汲極結構220具有於上方部分203沿Y方向非對稱之橫截面。蝕刻表面與上方部分203一個側邊之距離為D1，非蝕刻表面(距鰭式結構最遠的點)與上方部分203另一側邊之距離為D2，於一些實施方式中，其中距離D1為距離D2的約10%至約70%。在其他實施方式中，距離D1為距離D2的約20%至約50%。
第二導電型源極/汲極結構221具有於上方部分203沿Y方向實質上對稱之橫截面。然而，依不同程序，如於光微影(photo lithography)程序中之重疊誤差，第二導電型源極/汲極結構221可具有略為非對稱之橫截面。在這樣的狀況中，蝕刻表面與上方部分203一側邊之距離為D3，另一蝕刻表面與上方部分203另一側邊之距離為D4，於一些實施方式中，其中距離D3為距離D4的約60%至約140%。在其他實施方式中，距離D3為距離D4的約90%至約110%。
在第21C圖中，近似於第21B圖，第一導電型源極/汲極結構220只有一側邊部分之磊晶層具有蝕刻表面。第二導電型之源極/汲極結構221之磊晶層合併於一側邊，然而其他側邊具有蝕刻表面。
在第21D圖中，此橫截面包含第一導電型源極/汲極結構220其中僅有一側邊部分之磊晶層具有蝕刻表面，第一導電型源極/汲極結構220與鄰近之第二導電型源極/汲極結 構220合併，其中每個第一導電型源極/汲極結構220與第二導電型源極/汲極結構220皆具有蝕刻表面。
應注意，如第21B-21D圖所示，孔穴270、271與272可形成於源極/汲極結構下方。
如前所述，第21B-21D圖所示之源極/汲極結構可存在於半導體元件中，如，靜態隨機存取儲存器。第9A-9C圖所示之結構可包含於同樣之半導體元件中。進一步而言，同樣的半導體元件亦可包含不具有蝕刻表面之源極/汲極結構，近似於第10C-10E圖中所示之結構。
依據本揭露其他實施方式，第22A圖與第22B圖描繪一半導體元件之例示性剖面圖。
於前述之實施方式中，形成一或多個磊晶層於鰭式結構之上方部分104或204上作為源極/汲極結構120、220或221。於第22A圖所示之實施方式中，形成一或多個磊晶層使得鰭式結構之上方部分104或203下陷至或更低於分隔絕緣層205之上方表面，而接著一或多個磊晶層320或321形成於下陷的鰭式結構上。
在第22B圖中，鰭式結構上方部分104或204被取代為一疊用於全閘極場效電晶體之第一半導體層301及第二半導體層302，其中場效電晶體之通道為第一半導體層或第二半導體層之奈米線，每一奈米線被閘極介電層與閘極電極層包住。
依據本揭露之一或多個實施方式，第23-28圖繪示半導體元件之多個製造階段中多個階段之例示圖。應理解， 可於第23-28圖中所示程序之前、中後加入額外之作業，且一些下述之作業可被取代或省略，為本方法之額外實施方式。作業/程序之順序可互相調動。以下之實施方式可採用與參照第1A-22B圖之相似實施方式近似之材料、配置、尺寸及/或程序，而省略其細部說明。
在形成第10A-10E圖中之結構後，圖案遮罩342形成於第一犧牲層215上，如第23圖所示。圖案遮罩342由與第一犧牲層215不同之材料組成，且包含一或多個層之SiO2、SiCN、SiON、Al2O3、SiN、TiN、TaN、TiO2、Si、Ge、SiGc、SiC或其他適當之材料。於一些實施方式中，使用多個圖案化作業以形成遮罩圖案，多個圖案化作業使用二或更多遮罩層。
藉由使用圖案遮罩342做為蝕刻遮罩，使第一犧牲層215、第一絕緣層222以及源極/汲極結構220與221進行不等向性蝕刻，進而形成開口334，其可分離鄰近之源極/汲極結構，如第24圖中所示。於一些實施方式中，執行多個蝕刻作業。舉例而言，初始蝕刻作業對第一犧牲層215進行蝕刻並停止於第一絕緣層222。隨後的蝕刻作業對第一犧牲層215及源極/汲極結構之磊晶層進行蝕刻。用於初始作業的蝕刻遮罩及隨後之蝕刻可為相同(使用圖案遮罩之相同層)或相異(使用圖案遮罩之不同層)。
藉由蝕刻作業，移除至少一側邊部分之源極/汲極結構220與221，使得源極/汲極結構220與221之蝕刻側邊表面實質上與上方部分203之上方側邊表面平行。藉由適當之蝕刻 作業及/或平坦化作業(如化學機械研磨)移除圖案遮罩342。
在移除圖案遮罩342後，如第25圖所示，第二絕緣層346形成於經圖案化之第一犧牲層215及經圖案化之源極/汲極結構220與221上方。
在形成第二絕緣層346後，形成第一界面介電層345以填充開口344並覆蓋第一犧牲層215及源極/汲極結構。執行平坦化程序，如化學機械研磨，以移除第一界面介電層345之多餘材料及一部分之第二絕緣層346。於一些實施方式中，藉由平坦化程序，暴露出第一犧牲層215之上方表面，如第26圖中所示。
隨後，藉由適當之蝕刻作業移除第一犧牲層215，進而形成開口348，如第27圖中所示。於一些實施方式中，使用濕式蝕刻作業。
在移除第一犧牲層215後，移除殘餘在源極/汲極結構頂部或側邊上之第一絕緣層222，進而暴露出源極/汲極結構，矽化物層227形成於源極/汲極結構220與221暴露出之頂部及側邊上。隨後，形成接點250以接觸形成於源極/汲極結構220與221頂部及側邊上之矽化物層227。
在形成接點250後，執行進一步的CMOS程序以形成多種特徵，諸如額外界面介電層、接點/通孔、金屬內接層及鈍化層等等。
應理解，並無必要於此處提及所有優點，且並非所有實施方式或範例皆須有特定之優點，且其他實施方式及範例可提供不同優點。
舉例而言，於本揭露中，一旦源極/汲極結構中，因鄰近鰭式結構之狹窄間隔而合併之磊晶層藉由其後的圖案化作業分離後，則可因此減少元件區且並未造成鄰近鰭式場效電晶體之短路問題。此外，進行圖案化分離時，因使用具有較高蝕刻選擇性之材料(如，Si)，更能精確控制蝕刻後源極/汲極結構之尺寸。
依據本揭露之一面向，形成含有鰭式場效電晶體之半導體元件之方法中，形成犧牲層於鰭式場效電晶體結構與分隔絕緣層之上方。圖案遮罩形成於犧牲層上方。以圖案遮罩作為蝕刻遮罩，對犧牲層及源極/汲極結構進行圖案化，進而形成鄰近於經圖案化之犧牲層與源極/汲極結構之開口。介電層形成於開口中。在形成介電層後，移除經圖案化之犧牲層以形成於經圖案化之源極/汲極結構上方之接點開口。於接點開口中形成導電層。
依據本揭露中之另一面向，在形成具有鰭式場效電晶體之半導體元件的方法中，犧牲層形成於第一鰭式場效電晶體結構之第一源極/汲極結構、第二鰭式場效電晶體結構之第二源極/汲極結構以及分隔絕緣層之上方。第一源極/汲極結構與第二源極/汲極結構合併。於犧牲層上方形成圖案遮罩。以圖案遮罩作為蝕刻遮罩，對犧牲層、第一與第二源極/汲極結構進行圖案化，進而將第一與第二源極/汲極結構分開並形成鄰近於經圖案化之犧牲層及經圖案化之第一與第二源極/汲極結構之開口。於開口中形成介電層。在形成介電層後，移除經圖案化之犧牲層以各自於經圖案化之第一與第二源極/汲極 結構上方形成接點開口。於接點開口中形成導電層。
依據本揭露之另一面向，為包含鰭式場效電晶體之半導體元件，包含第一鰭式場效電晶體、第一源極/汲極結構、第二鰭式場效電晶體、第二源極/汲極結構以及介電層，第一鰭式場效電晶體具有第一鰭式結構，第一鰭式結構沿第一方向延伸，第二鰭式場效電晶體設置鄰近於第一鰭式場效電晶體並包含第二鰭式結構，第二鰭式結構沿第一方向延伸，介電層將第一源極/汲極結構與第二源極/汲極結構分離。第一源極/汲極結構沿於第一鰭式結構與第一方向相交之第二方向之橫截面為非對稱。
上文概述數個實施例或實例之特徵以使熟習此項技術者可較佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可容易地使用本揭露作為一基礎來設計或修改用於實施本文所引入之實施例或實例之相同目的及/或達成其相同優點之其他製程及結構。熟習此項技術者亦應認識到，此等等效構造並不背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下做出各種改變、替代及變更。

Claims (10)

  1. 一種半導體元件製造方法，包含：形成一犧牲層於一鰭式場效電晶體結構之一源極/汲極結構以及一分隔絕緣層上方；於該犧牲層上方形成一圖案遮罩；藉由使用該圖案遮罩作為一蝕刻遮罩，圖案化該犧牲層以及該源極/汲極結構，進而使該第一源極/汲極結構與該第二源極/汲極結構分離並形成複數個開口鄰近於經圖樣化之該犧牲層與該源極/汲極結構；於該些開口中形成一介電層；在該介電層形成之後，移除經圖案化之該犧牲層以形成一接點開口於該源極/汲極結構上方；以及於該接點開口中形成一導電層。
  2. 如請求項第1項所述之半導體元件製造方法，其中在該犧牲層形成之前，一第一絕緣層形成於該源極/汲極結構與該分隔絕緣層上方。
  3. 如請求項第1項所述之半導體元件製造方法，進一步包含：在該犧牲層與該源極/汲極結構經圖案化之後，以及在該介電層形成之前，形成一第二絕緣層於經圖案化之該犧牲層與該源極/汲極結構上方。
  4. 如請求項第1項所述之半導體元件製造方法，其中：該源極/汲極結構包含一鰭式結構以及一或多個磊晶層，該一或多個磊晶層形成於該鰭式結構的二相對側面以及一頂部，以及該源極/汲極結構係經圖案化而使得形成於該些側面中之至少一者的該一或多個磊晶層被部分地蝕刻。
  5. 如請求項第1項所述之半導體元件製造方法，其中：該源極/汲極結構包含一鰭式結構以及一或多個磊晶層，該鰭式結構埋於該分隔絕緣層，該一或多個磊晶層形成於該鰭式結構之頂部，以及該源極/汲極結構係經圖案化而使得該一或多個磊晶層被部分地蝕刻。
  6. 一種半導體元件製造方法，包含：形成一犧牲層於一第一鰭式場效電晶體結構之一第一源極/汲極結構、一第二鰭式場效電晶體結構之一第二源極/汲極結構以及一分隔絕緣層的上方，該第一源極/汲極結構與該第二源極/汲極結構合併；於該犧性層上方形成一圖案遮罩；藉由使用該圖案遮罩作為一蝕刻遮罩，圖案化該犧牲層、該第一源極/汲極結構以及該第二源極/汲極結構，進而使該第一源極/汲極結構與該第二源極/汲極結構分離並形成複數個開口，該些開口鄰近於經圖案化之該犧牲層、該第一源極/汲極結構以及該第二源極/汲極結構；於該些開口中形成一介電層；在該介電層形成之後，移除經圖案化之該犧牲層以形成複數個接點開口分別位於經圖案化之該第一源極/汲極結構與該第二源極/汲極結構上方；以及於該些接點開口中形成複數個導電層。
  7. 如請求項第6項所述之半導體元件製造方法，其中在該犧牲層形成之前，一第一絕緣層形成於合併之該第一源極/汲極結構與該第二源極/汲極結構以及該分隔絕緣層上方。
  8. 如請求項第6項所述之半導體元件製造方法，進一步包含：在該犧牲層、該第一源極/汲極結構以及該第二源極/汲極結構經圖案化之後，以及在該介電層形成之前，形成一第二絕緣層於經圖案化之該犧牲層、該第一源極/汲極結構以及該第二源極/汲極結構上方。
  9. 如請求項第6項所述之半導體元件製造方法，其中：該第一源極/汲極結構包含一第一磊晶層，且該第二源極/汲極結構包含一第二磊晶層，該第一磊晶層與該第二磊晶層合併，以及該第一源極/汲極結構與該第二源極/汲極結構係經圖案化而使合併之該第一源極/汲極結構與該第二源極/汲極結構分離。
  10. 一種半導體元件，包含：一第一鰭式場效電晶體，包含一第一鰭式結構以及一第一源極/汲極結構，該第一鰭式結構沿一第一方向延伸；一第二鰭式場效電晶體，鄰近該第一鰭式場效電晶體設置，並包含一第二鰭式結構以及一第二源極/汲極結構，該第二鰭式結構沿該第一方向延伸；以及一介電層，將該第一源極/汲極結構與該第二源極/汲極結構分離，其中：在沿著與該第一方向相交的一第二方向之一橫截面上，該第一源極/汲極結構與該第一鰭式結構非對稱。
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