TWI666775B - 半導體裝置及其製造方法 - Google Patents

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迪亞茲 卡羅司
蔡俊雄
林佑明
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台灣積體電路製造股份有限公司
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Abstract

一種包含場效電晶體之半導體裝置。此場效電晶體包括通道區域及設置在鄰近於此通道區域之源極/汲極區域。此場效電晶體亦包含設置在此通道區域上的閘極電極。此場效電晶體為n型場效電晶體，且通道區域係由矽所製成。此源極/汲極區域包含磊晶層，此磊晶層包含Si1-x-yM1xM2y，其中M1為Ge及Sn其中之一者或多者，且M為P及As其中之一者或多者，且0.01x

Description

半導體裝置及其製造方法
本揭露是關於一種半導體的製造方法，且特別是提供一種包含場效電晶體之半導體裝置及其製造方法。
當半導體工業已進展至追求更高的裝置密度、更高效能及較低成本的奈米技術製程節點來自於製造及設計兩者之議題的挑戰已導致三維設計的發展(例如：鰭式場效電晶體(fin field-effect transistors；FinFETs))，以及具有高介電常數材料之金屬閘極結構的使用。金屬閘極結構常利用閘極替代技術來製造，且源極/汲極係利用磊晶成長方法來形成。
80‧‧‧第一層
82‧‧‧第二層
90‧‧‧虛設閘極電極
91‧‧‧介電層
95‧‧‧罩幕層
101‧‧‧基材
102‧‧‧鰭式結構
103/104‧‧‧部分
105‧‧‧隔離絕緣層
106/108‧‧‧第一鰭襯墊層
115/140‧‧‧犧牲層
116‧‧‧開口
120、121‧‧‧S/D結構
122/146‧‧‧絕緣層
127‧‧‧矽化物層
130‧‧‧閘極電極
131‧‧‧閘極介電層
132‧‧‧閘極覆蓋層
134‧‧‧間隙壁
116、144、148、148'、149、149'‧‧‧開口
145‧‧‧層間介電層
150‧‧‧接觸
Hfin/HSACR‧‧‧高度
WSD/WSP/WCH/WEPI‧‧‧寬度
X1-X1/Y1-Y1‧‧‧線
當結合隨附圖式閱讀時，自以下詳細描述將最佳地理解本揭露之態樣。應注意，根據工業中之標準實務，圖式中之各特徵並非按比例繪製。實際上，可出於論述清晰之目的任意增減所說明的特徵之尺寸。
〔圖1〕係繪示根據本揭露之一些實施例p型場效電晶體的源極/汲極區域之各種磊晶層的實驗結果。
〔圖2〕係繪示顯示出鎵成份效應在電性上的實驗結果。
〔圖3A〕、〔圖3B〕及〔圖3C〕係繪示根據本揭露之一些實施例之半導體裝置製造程序的各階段之一者。
〔圖4A〕、〔圖4B〕及〔圖4C〕係繪示根據本揭露之一些實施例之半導體裝置製造程序的各階段之一者。
〔圖5A〕、〔圖5B〕及〔圖5C〕係繪示根據本揭露之一些實施例之半導體裝置製造程序的各階段之一者。
〔圖6A〕、〔圖6B〕及〔圖6C〕係繪示根據本揭露之一些實施例之半導體裝置製造程序的各階段之一者。
〔圖7A〕、〔圖7B〕及〔圖7C〕係繪示根據本揭露之一些實施例之半導體裝置製造程序的各階段之一者。
〔圖8A〕、〔圖8B〕及〔圖8C〕係繪示根據本揭露之一些實施例之半導體裝置製造程序的各階段之一者。
〔圖9A〕、〔圖9B〕及〔圖9C〕係繪示根據本揭露之一些實施例之半導體裝置製造程序的各階段之一者。
〔圖10A〕、〔圖10B〕及〔圖10C〕係繪示根據本揭露之一些實施例之半導體裝置製造程序的各階段之一者。
〔圖11A〕、〔圖11B〕及〔圖11C〕係繪示根據本揭露之一些實施例之半導體裝置製造程序的各階段之一者。
〔圖12A〕、〔圖12B〕及〔圖12C〕係繪示根據本揭露之一些實施例之半導體裝置製造程序的各階段之一者。
〔圖13A〕、〔圖13B〕及〔圖13C〕係繪示根據本揭露之一些實施例之半導體裝置製造程序的各階段之一者。
〔圖14A〕、〔圖14B〕及〔圖14C〕係繪示根據本揭露之一些實施例之半導體裝置製造程序的各階段之一者。
〔圖15A〕、〔圖15B〕及〔圖15C〕係繪示根據本揭露之一些實施例之半導體裝置製造程序的各階段之一者。
〔圖16A〕、〔圖16B〕及〔圖16C〕係繪示根據本揭露之一些實施例之半導體裝置製造程序的各階段之一者。
〔圖17A〕、〔圖17B〕及〔圖17C〕係繪示根據本揭露之一些實施例之半導體裝置製造程序的各階段之一者。
〔圖18A〕、〔圖18B〕、〔圖18C〕及〔圖18D〕係繪示根據本揭露之一些實施例之半導體裝置製造程序的各階段之一者。
〔圖19A〕、〔圖19B〕及〔圖19C〕係繪示根據本揭露之一些實施例之半導體裝置製造程序的各階段之一者。
〔圖20A〕、〔圖20B〕及〔圖20C〕係繪示根據本揭露之其他實施例之半導體裝置製造程序的各階段之一者。
〔圖21A〕、〔圖21B〕及〔圖21C〕係繪示根據本揭露之其他實施例之半導體裝置製造程序的各階段之一者。
〔圖22A〕、〔圖22B〕及〔圖22C〕係繪示根據本揭露之其他實施例之半導體裝置製造程序的各階段之一者。
本揭露提出一種包含場效電晶體之半導體裝置， 其中此場效電晶體包括：通道區域及源極/汲極區域，其中此源極/汲極區域係設置並相鄰於此通道區域之；以及閘極電極，設置在此通道區域上，其中：此通道區域係由矽製成，及此源極/汲極區域包含磊晶層，此磊晶層包含摻雜鎵的SiGe、摻雜鎵的GeSn及摻雜鎵的SiGeSn之至少一者。
根據本揭露之另一態樣，提出一種包含鰭式場效電晶體之半導體裝置，其中此半導體裝置包括：p型鰭式場效電晶體，包含第一鰭結構、第一源極/汲極結構及第一源極/汲極接觸，其中該第一源極/汲極接觸與該第一源極/汲極結構相接觸；n型鰭式場效電晶體，包含第二鰭結構、第二源極/汲極結構及此第二源極/汲極接觸，其中該第二源極/汲極接觸與該第二源極/汲極結構相接觸觸，其中：此第一源極/汲極結構及此第二源極/汲極結構之至少一者包含第一磊晶層，其中此第一磊晶層包括摻雜鎵的SiGe、摻雜鎵的GeSn及摻雜鎵的SiGeSn之至少一者的。
根據本揭露之另一態樣，提出一種形成包含鰭式場效電晶體之半導體裝置的方法，其中此方法包括：形成第一犧牲層於鰭式場效電晶體結構之源極/汲極結構及隔離絕緣層上；圖案化此第一犧牲層，而形成開口；形成第一襯墊層在此開口之底部中的此隔離絕緣層上及在圖案化的此第一犧牲層之至少一側面上；在形成此第一襯墊層後，形成介電層在此開口中；在形成此介電層後，移除圖案化的此第一犧性層，而形成一接觸開口在此源極/汲極結構上；以及形成導電層在此接觸開口中，其中此源極/汲極結構包含磊 晶層，此磊晶層包括摻雜鎵的SiGe、摻雜鎵的GeSn及摻雜鎵的SiGeSn之至少一者。
須理解的是，以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。再者，本揭露可重複使用元件標號/文字符號於不同的實施例中。該重複使用之目的在於簡化與明確敘述內容，而不具決定不同實施例中特定元件或組合的關係。
此外，空間相對性用語，例如「下方(beneath)」、「在...之下(below)」、「低於(lower)」、「在...之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。此外，術語「由……製成」可意謂「包含」、「包含」或者「由……組成」任一者。再者，在下列的製造 程序中，在下述程序中/之間可有一個或多個的操作，且各操作的順序可被改變。
所揭露的實施例關於形成鰭式場效電晶體(fin field-effect transistors；FinFETs)的源極/汲極(source/drain；S/D)結構的方法及結構，特別是互補式金屬氧化半導體(complementary metal-oxide-semiconductor；CMOS)裝置的p型FinFETs。如此處所揭露的此些實施例通常不僅適用於FinFETs，亦可適用於平面式場效電晶體、雙閘極、環繞閘極(surround-gate)、omega閘極(omega-gate)、環繞式閘極(gate-all-around)電晶體、二維場效電晶體(2-dimensional FET)及/或奈米線電晶體(nanowire transistor)，或任何具有S/D磊晶區域之適當裝置。
為了達成高運算速率裝置，在場效電晶體(field-effect transistor；FET)的通道區域之載子遷移率可透過對通道區域中之結晶半導體材料施加適當的應力來提升。當進行施加應力之技術時，具有與通道區域不同的晶格常數之結晶半導體材料係供給在FET的S/D區域。相較於通道區域，具有較小晶格常數之結晶半導體材料係被使用在n型FET的S/D區域內，以對通道區域施加拉伸應力。舉例來說，SiP、SiC及/或SiCP係被用於n型FET的S/D區域，且此n型FET的通道區域係由矽所製成。另一方面，相較於通道區域，具有較大晶格常數的結晶半導體材料，係被用於p型FET的S/D區域，以適用其通道區域的壓縮應 力。舉例來說，SiGe及/或Ge係用於p型FET的S/D區域，此p型FET的通道區域係由矽所製成。S/D區域的結晶半導體材料係藉由磊晶成長方法所製成。在本揭露中，詞語源極/汲極或S/D意謂源極及/或汲極，且源極及汲極具有實質上相互相同的結構。
在本揭露中，發明人發現將鎵加入p型FET之含Ge的S/D磊晶區域可減少S/D磊晶層的電阻且增進p型FET之S/D區域的電性。
舉例來說，在形成S/D磊晶層後，進行後續包含多種熱操作的製程操作，以製造半導體裝置。然而，此些熱操作減少S/D區域內活性載子的數量，而增加S/D區域與S/D接觸金屬間的接觸電阻。惟如下所示，相較於不具有Ga之SiGe磊晶層，在含高Ge量(如60mol%或更多)之含Ge磊晶層內，鎵的加入可釋放較多的區域晶格壓力，多於無鎵的SiGe磊晶層，且可減少與金屬層的接觸電阻。
在一些實施例中，p型FET的S/D區域包括S/D磊晶層，此S/D磊晶層包含摻雜鎵之Si1-x-yGexSny，且0.6x1.0。在某些實施例中，磊晶層係選自於SiGe(y=0)、Ge(x=1,y=0)、SiGeSn(x≠1,y≠0)及GeSn(x+y=1)所組成之一族群中至少一者或多者，且Ge的含量實質為Si、Ge及/或Sn的總量之60mol%或更多(0.6x1.0)。在其他實施例中，Ge的含量實質為Si、Ge及/或Sn的總量之80mol%或更多(0.8x1.0)。在特定實施 例中，Ge的含量占Si、Ge及/或Sn的總量實質上為50mol%或更多(0.5x1.0)。
在一些實施例中，鎵的濃度範圍實質為1.0×1018atoms/cm3至1.0×1022atoms/cm3。在特定實施例中，鎵的濃度範圍實質上為5.0×1018atoms/cm3至7.0×1021atoms/cm3。在其他實施例中，鎵的濃度範圍實質上為1.0×1019atoms/cm3至1.0×1021atoms/cm3。當鎵的濃度在此些範圍內，則可能減少S/D電阻Rcsd。
在一些實施例中，鎵的濃度在S/D磊晶層中並非均一的。在一些實施例中，鎵的濃度自S/D磊晶層的外表面向S/D磊晶層的內部減少。在特定實施例中，鎵的濃度自S/D磊晶層的外表面向S/D磊晶層的內部連續地減少。在其他實施例中，鎵的濃度自S/D磊晶層的外表面向S/D磊晶層的內部以梯度的方式遞減。
在一些實施例中，S/D磊晶層進一步摻雜硼或銦。在其他實施例中，除鎵外，S/D磊晶層不包含任何有意加入的摻質。
根據本揭露的實施例，圖1係繪示p型FET的S/D區域之各種磊晶層的實驗結果。由圖1顯示各種樣品之S/D磊晶層的電阻Rscd。在圖1中，比較例係指包含摻雜硼之SiGe的S/D磊晶層；例1及例2係指包含摻雜鎵之SiGe的S/D磊晶層；例3及例4係指包含摻雜鎵之SiGe的S/D磊晶層，且係以不同於例1及例2的條件所形成；且例5係指包含摻雜鎵及硼之SiGe的S/D磊晶層。在所有 的樣品中，SiGe磊晶層的Ge濃度為60%或更高。舉例來說，圖1的例1至例5，使用離子佈植以將鎵加入SiGe磊晶層中，且在溫度範圍實質上為800℃至900℃下進行短暫(微秒或更短)的退火操作。例1及例2的佈植能量係小於例3及例4之佈植能量。
如圖1所示，相較於無鎵的SiGe磊晶層，至SiGe磊晶層中之Ge的加入減少S/D電阻Rcsd實質為10%至30%。
圖2係繪示顯示在電性上鎵介質效應(inclusion effects)之另一實驗結果。圖2顯示電阻值與累積數值百分比(累積機率)間的關聯性。如圖2中顯示，相較於SiGe磊晶層中無加入鎵，當加入鎵至SiGe磊晶層中，電阻值的變化變的較小。
圖3A至19C係繪示根據本揭露之一些實施例之半導體裝置的製造程序中之各個步驟。透過各個視圖及繪示之實施例，相似的元件符號用以標明相似的元件。在圖3A至19C中，圖A(如圖3A、圖4A等)係繪示透視示意圖；圖B(如圖3B、圖4B等)係繪示圖3A中沿著對應於線Y1-Y1的Y軸方向之剖視示意圖；圖C(如圖3C、圖4C等)係繪示圖3A中沿著對應於線X1-X1之X軸方向的剖視示意圖。應理解，可在圖3A至19C所示的製程之前、期間及之後提供額外操作，且對於方法之額外實施方式，一些下述之操作可被替換或剔除。操作/製程之次序可為可互換的。
首先請參照圖3A至3C，圖3A至3C係繪示形成虛設閘極結構後的結構。在圖3A至3C中，顯示具有一個或多個鰭式結構之基材101，且兩個鰭式結構102係被繪示。應理解，繪示兩個鰭式結構係出於說明之目的，惟在其他實施例中可包含任何數量的鰭式結構。在一些實施例中，在主動式FinFET中，形成一個或多個的虛設鰭式結構鄰近於鰭式結構。鰭式結構102延伸於X軸方向中，且於Z軸方向中，自基材突伸出，當閘極(即下述之閘極電極130)(參照圖11A)延伸於Y軸方向。
視設計的需要(如p型基材或n型基材)，基材101可包含各種摻雜區域。在一些實施例中，摻雜區域可摻雜p型或n型摻質。舉例來說，摻雜區域可摻雜p型摻質(例如B或BF2)、n型摻質(例如磷或砷)及/或上述之組合。摻雜區域可被配置為n型FinFET，或選擇地被配置為p型FinFET。
在一些實施例中，基材101可由適合的元素半導體，例如矽、鑽石或鍺；適合的合金或化合物半導體，例如IV族化合物半導體(SiGe、SiC、SiGeC、GeSn、SiSn、SiGeSn)之、III-V族化合物半導體(砷化鎵、InGaAs、砷化銦、磷化銦、銻化銦、砷磷化鎵或磷化銦鎵)；或其他適合的材料所製成。再者，基材101可包含磊晶層及/或絕緣層上覆矽(silicon-on-insulator；SOI)結構，且此磊晶層係可被應變的以提升效能。
舉例而言，鰭式結構102可使用圖案化製程被形成，以形成溝槽在基材101內，以至於溝槽係形成於相鄰的鰭式結構102之間。如下所討論更進一步地的細節，鰭式結構102將被用於形成FinFET。鰭式結構102的上部分104之一部分係FinFET的通道區域。
隔離區域(如淺溝槽隔離區域(shallow trench isolations；STI)(即後述之隔離絕緣層105)係設置在溝槽內且在基材上101。在一些實施例中，在形成隔離絕緣層105前，一層或多層襯墊層形成在基材101及鰭式結構102的底部部分103之側壁上。在一些實施例中，襯墊層包含形成在基材101上與在鰭式結構102的底部部分103之側壁上的第一鰭襯墊層106，及形成在第一鰭襯墊層106上的第二鰭襯墊層108。在一些實施例中，每一襯墊層具有實質上為1nm至20nm的厚度。
在一些實施例中，第一鰭襯墊層106包含氧化矽且具有實質上為0.5nm至5nm的厚度，而第二鰭襯墊層108包含氮化矽且具有實質上為0.5nm至5nm的厚度。襯墊層可透過如物理氣相沈積(Physical Vapor Deposition；PVD)、化學氣相沉積(Chemical Vapor Deposition；CVD)、原子層沉積(atomic layer deposition；ALD)的一個或多個的步驟沉積，惟任何可接受的製程可被利用。
隔離絕緣層105可被如氧化矽、氮化矽、氮氧化矽、氟矽酸鹽玻璃(Fluoro-Silicate Glass；FSG)之適 合的介電材料，如碳摻雜氧化物之低介電常數介電材料，如多孔碳摻雜二氧化矽之極低介電常數介電材料，如聚醯亞胺之聚合物，或上述之任意組合或類似的材料所製成。在一些實施例中，隔離絕緣層105透過如化學氣相沉積(chemical vapor deposition；CVD、流動式CVD(flowable CVD；FCVD)或旋塗玻璃(spin-on-glass)方法之製程來形成，惟任何可接受的步驟可被利用。接著，延伸超出鰭式結構102之頂表面之隔離絕緣層105的部分及鰭式結構102頂表面上之襯墊層的部分使用如蝕刻步驟、化學機械研磨(chemical mechanical polishing；CMP)或類似之步驟來移除。
如圖3A至3C所繪示，在一些實施例中，隔離絕緣層105及襯墊層係被凹陷，以暴露出鰭式結構102的上部分104。在一些實施例中，使用單一蝕刻步驟或多重蝕刻步驟來凹陷隔離絕緣層105及襯墊層。在一些實施例中，隔離絕緣層105係由氧化矽製成，蝕刻步驟可如乾式蝕刻、化學蝕刻或濕式清洗製程。舉例來說，化學蝕刻可使用如稀釋氫氟酸(dilute hydrofluoric acid；dHF acid)之含氟化學物質。在一些實施例中，在鰭形成步驟後，鰭的高度Hfin實質上為30nm或更高(如實質上為50nm或更高)。在一實施例中，鰭的高度實質上為40nm至80nm。可理解的是，鰭的高度可藉由後續的步驟變更。其他的材料、步驟及尺寸可被使用。
在形成鰭式結構102後，形成包含虛設閘極介電層91及虛設閘極電極90之虛設閘極結構於被暴露出的鰭式結構102上。虛設閘極介電層91及虛設閘極電極90將於後續用以定義及形成S/D區域。在一些實施例中，藉由沉積及圖案化形成在暴露的鰭式結構102上之虛設閘極介電層及在虛設閘極介電層上的虛設閘極電極層，形成虛設閘極介電層91及虛設閘極電極90。虛設閘極介電層可藉由熱氧化、CVD、濺鍍，或所屬領域中已知或已使用於形成虛設閘極介電層的任何其他方法所形成。在一些實施例中，虛設閘極介電層91係由如氧化矽、氮化矽、SiCN、SiON、SiN適合之一個或多個適當的介電材料；如碳摻雜氧化物之低介電常數介電材料；如多孔碳摻雜氧化矽之極低介電常數介電材料；如聚醯亞胺之聚合物或上述之任意組合所製成。在一實施例，虛設閘極介電層91係使用SiO2所製成。
在一些實施例中，虛設閘極電極90係導電材料且可選自於由非晶矽、多晶矽、非晶鍺、多晶鍺、非晶矽鍺、多晶矽鍺、金屬氮化物、金屬矽化物、金屬氧化物或金屬所組成之群組。虛設閘極電極層可藉由PVD、CVD、濺鍍沉積、或所屬領域中已知或已使用於沉積導電金屬之其他技術沉積。其他材料(導電及非導電材料)可被使用。在一實施例中，多晶矽(poly-Si)係被使用。
罩幕圖案可被形成於虛設閘極電極層上，以幫助圖案化。在一些實施例中，包含第一層80及第二層82的硬罩幕圖案形成於多晶矽的毯覆層上。硬罩幕圖案係由一 層或多層之SiO2、SiCN、SiON、Al2O3、SiN或其他適合的材料所製成。在特定的實施例中，第一層80包含SiN且第二層82包含氧化矽。藉由使用罩幕圖案作為蝕刻罩幕，虛設閘極電極層被圖案化為虛設閘極電極90。在一些實施例中，虛設閘極介電層91亦被圖案化，以定義虛設閘極介電層。
接著，側壁間隙壁134係沿著虛設閘極結構的側壁形成。藉由沉積及非等向性蝕刻沉積在虛設閘極結構、鰭式結構102、隔離絕緣層105上之絕緣層，側壁間隙壁134可被形成。在一些實施例中，側壁間隙壁134係由氮化矽形成，且具有單層結構。在替代的實施例中，側壁間隙壁134具有包含複數層之複合結構。舉例來說，側壁間隙壁134包含氧化矽層及於氧化矽層上之氮化矽層。其他材料，例如SiO2、SiCN、SiON、SiN、SiOCN、其他低介電常數介電材料或上述之任組合，亦可被使用。在一些實施例中，側壁間隙壁134的厚度範圍實質上為5nm至40nm。
如圖4A至4C所示，在形成虛設閘極結構及側壁間隙壁後，S/D結構120及121沿著虛設閘極結構的相對側形成於鰭式結構102的暴露部分(鰭式結構的上部分104)上。S/D結構120及121可磊晶地形成於暴露的鰭式結構(上部分104)之側面及頂面上。在一些實施例中，鰭式結構(上部分104)可被凹陷，且S/D結構係磊晶地形成於凹陷的鰭之暴露部分。在S/D區域內之磊晶成長材料的使 用為考慮到S/D區域，以施加壓力於FinFET的通道內。當S/D結構120及121係針對不同導電類型之FETs時，在S/D結構121的鰭式結構被保護層(如SiN)覆蓋時形成S/D結構120，接著在已形成的S/D結構120被保護層覆蓋時形成S/D結構121。在一實施例中，S/D結構120係針對n型FinFET，而S/D結構121係針對p型FinFET。
FinFET及p型FinFET，用於S/D結構120及121的材料可為多種類的，如用於n型FinFET之一類的材料，以在通道區域內施加拉伸應力，而用於p型FinFET之另一類的材料，以施加壓縮應力。
就p型FinFET而言，S/D結構121包含含有Si1-x-yGexSny的磊晶層，且0.5x1.0。在特定實施例中，0.6x1.0，且在其他實施例中，0.8x1.0。在一些實施例中，如前所述，Si1-x-yGexSny磊晶層係摻雜B及/或In。
在一些實施例中，Si1-x-yGexSny磊晶層係摻雜鎵。在一些實施例中，鎵的濃度範圍實質上為1.0×1018atoms/cm3至1.0×1022atoms/cm3。在特定的實施例中，鎵的濃度範圍實質上為5.0×1018atoms/cm3至7.0×1021atoms/cm3。在其他的實施例中，鎵的濃度範圍實質上為1.0×1019至1.0×1021atoms/cm3。
在一些實施例中，S/D結構121包含具有不同組成及/或不同摻質濃度之兩或多層磊晶層。在一些實施例中，在Si1-x-yGexSny磊晶層121內之鎵濃度隨著從鰭式結 構(上部分104)之距離增加而升高。在接近鰭式結構(上部分104)之區域內之鎵濃度小於接近S/D結構121的外表面之區域內的鎵濃度。鎵的濃度可逐漸地改變或以梯度的方式改變。
在一些實施例中，在Si1-x-yGexSny層的磊晶成長期間，鎵係藉由原位摻雜技術被摻雜於S/D磊晶層(即S/D結構121)內。鎵的來源，如三甲基鎵(trimethyl gallium；TMG)及/或三乙基鎵(triethyl gallium；TEG)。藉由改變鎵來源氣體之流速或流量(如逐漸的增加)，可調節S/D磊晶層(即S/D結構121)內之鎵的濃度。在特定的實施例中，進行具有不同來源及/或摻質氣體流之複數個磊晶成長操作，以形成鎵的漸變輪廓。磊晶成長可藉由分子束磊晶(molecular beam epitaxy；MBE)、CVD及/或ALD或任何可接受的磊晶製程來進行。B及/或In亦可藉由原位摻雜技術導入至SiGe磊晶層。
在其他實施例中，離子佈植方法係用以將鎵導入至Si1-x-yGexSny S/D磊晶層(即S/D結構121)。在此種情形下，於Si1-x-yGexSny S/D磊晶層(即S/D結構121)形成後，且於Si1-x-yGexSny S/D磊晶層(即S/D結構121)被層間介電層(如圖6A至6C之犧牲層115)覆蓋前，進行鎵離子佈植。在特定實施例中，在形成接觸開口(如圖18B的開口149或圖20B的開口149’)後，進行鎵離子佈植。在一些實施例中，佈植能量範圍實質上為1keV至10keV，且在其他實施例中，佈植能量範圍實質上為3keV至8keV。 在特定的實施例中，進行具不同劑量數量及/或加速能量之複數個離子佈植操作，以形成鎵的漸變輪廓。B及/或In亦可藉由離子佈植操作導入至SiGe磊晶層。
在其他實施例中，電漿摻雜方法被用以導入鎵至Si1-x-yGexSny S/D磊晶層(即S/D結構121)中。在此種情形下，於Si1-x-yGexSny S/D磊晶層(即S/D結構121)形成後，且於Si1-x-yGexSny S/D磊晶層(即S/D結構121)被層間介電層(如圖6A至6C之犧牲層115)覆蓋前，進行電漿摻雜操作。在特定的實施例中，在形成接觸開口(如圖18B的開口149或圖20B的開口149’)後，進行電漿摻雜操作。
就n型FET而言，Si：P(摻雜磷之矽)、SiC：P及/或SiC可作為S/D結構120，以形成n型FinFETs。在一些實施例中，As係包含於S/D結構120中。在一些實施例中，S/D結構120包含含有不同組成及/或不同摻質濃度之兩或多層磊晶層。
如圖4A及4B所示，在一些實施例中，在Y軸方向之S/D結構120及/或121的剖面實質具有六角形之形狀。且在其他實施例中，S/D結構120及/或121的剖面具有鑽石的形狀、柱狀或棒狀。在一些實施例中，Y軸方向之S/D結構的寬度WSD範圍實質上為25nm至100nm。在一些實施例中，Y軸方向之S/D結構的寬度WEPI範圍實質上為2nm至10nm。
如圖5A至5C所示，在形成S/D結構120及121後，作為襯墊層或接觸蝕刻停止層(contact etch stop layer；CESL)之第一絕緣層122係被沉積，以覆蓋S/D結構120及121且沉積在虛設閘極電極結構的側壁間隙壁上。在後續形成介電材料的圖案化期間，第一絕緣層122係作為蝕刻停止。在一些實施例中，第一絕緣層122包含SiO2、SiCN、SiON、SiN及其他適合的介電材料。在一實施例中，係使用SiN。第一絕緣層122可由包含前述材料之任意組合的複數層所製成。透過如PVD、CVD或ALD之一個或多個製程沉積第一絕緣層122，惟任何可被接受的步驟可被利用。可使用其他的材料及/或步驟。在一些實施例中，第一絕緣層122具有實質介於0.5nm至10nm間之厚度。其他厚度可被用於其他實施例。
如圖6A至6C所示，在形成第一絕緣層122後，第一犧牲層115形成於第一絕緣層122上。在一些實施例中，第一犧牲層115包含矽基介電材料的一層或多層，矽基介電材料如SiO2、SiCN、SiON、SiOC、SiOH、Si3N4或其他適合的介電材料。在一些實施例中，第一犧牲層115係透過成膜步驟(例如CVD、PVD、ALD、FCVD或旋塗玻璃製程)形成，惟任何可接受的步驟可被利用。接著，部分之第一絕緣層122被移除，使用如蝕刻步驟、CMP或類似的方式，以暴露虛設閘極電極的上表面。在一些實施例中，S/D結構121中的鎵擴散至第一絕緣層122或第一犧牲層115。
接著如圖7A至7C所示，第一犧牲層115係部分地凹陷至Z軸方向之虛設閘極電極90的中間部分之高度，因而形成開口116。藉由回蝕製程及/或濕式蝕刻，第一犧牲層115可被凹陷。在一些實施例中，凹陷的第一犧牲層115之餘留的厚度範圍實質上為40nm至200nm。
如圖8A至8C所示，開口116係以絕緣材料填充，而形成罩幕層95。在一些實施例中，罩幕層95係由一層或多層之SiOC、SiC、SiON、SiCN、SiOCN、Si3N4及/或SiO2所製成。在一實施例中，係使用Si3N4。透過如PVD、CVD或ALD一個或多個的步驟，罩幕層95可被沉積，惟任何可接受的步驟可被利用。如圖9A至9C所示，平面化操作(例如深蝕刻步驟或CMP)可被進行，以平面化罩幕層95的上表面及硬罩幕層80。藉由平面化操作，硬罩幕層80被移除，且暴露出虛設閘極電極90的上表面。
接著，如圖10A至10C所示，虛設閘極電極90及虛設閘極介電層91被移除。此移除步驟包含一個或多個的蝕刻步驟。舉例來說，在一實施例中，移除步驟包含使用乾式或濕式蝕刻之一的選擇性蝕刻。當使用乾式蝕刻，程序氣體可包含CF4、CHF3、NF3、SF6、Br2、HBr、Cl2或上述之任意組合。如N2、O2或Ar之稀釋氣體可選擇地被使用。當使用濕式蝕刻，蝕刻溶液(蝕刻劑)可包含NH4OH：H2O2：H2O(APM)、NH2OH、KOH、HNO3：NH4F：H2O及/或類似的化學物質。使用如稀釋氟化 氫酸之濕式蝕刻，虛設閘極介電層可被移除。其他步驟及材料可被使用。
在移除虛設閘極結構後，形成金屬閘極結構，如圖11A至11C所示。閘極介電層131係形成於鰭式結構102的通道區域上。在一些實施例中，閘極介電層131包含一層或多層的高介電常數介電層(如具有高於3.9之介電常數)。舉例來說，一層或多層的閘極介電層可包含一層或多層之金屬氧化物，或Hf、Al、Zr、上述任意之組合的矽酸鹽及上述之多層。其他適合的材料包含金屬氧化物、金屬合金氧化物及上述任意組合之形式的La、Mg、Ba、Ti、Pb、Zr。例示性的材料包含MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、Si3N4、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy、LaAlO3及類似的材料。閘極介電層131的形成方法包含分子束沉積(molecular-beam deposition；MBD)、ALD、PVD或類似的方法。在一些實施例中，閘極介電層131具有實質上0.5nm至5nm的厚度。在一些實施例中，閘極介電層131亦形成於側壁間隙壁134的側邊上。
在一些實施例中，在形成閘極介電層131前，界面層(未顯示)係形成於通道區域(即鰭式結構的上部分104)上，且閘極介電層131係形成在內界面層上。內界面層幫助緩衝後續形成之來自基底半導體材料的高介電常數介電層。在一些實施例中，內界面層係化學氧化矽，其可藉 由化學反應形成。舉例來說，化學氧化矽可使用臭氧化去離子水(deionized water+ozone；DIO3)、NH4OH+H2O2+H2O(APM)或其他方式形成。在其他實施例中，利用不同物質或步驟於內界面層。在一實施例中，內界面層具有實質上0.2nm至1nm的厚度。
在形成閘極介電層131後，閘極電極130形成於閘極介電層131上。閘極電極130可為選自於W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt及Zr所組成之一組群的金屬。在一些實施例中，閘極電極130包含選自於TiN、WN、TaN及Ru所組成之一組群的金屬。可使用如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni及Ni-Ta之金屬合金及/或可使用如WNx、TiNx、MoNx、TaNx及TaSixNy之金屬氮化物。在一些實施例中，閘極電極130具有實質上5nm至100nm的厚度。使用如ALD、CVD、PVD、電鍍或上述之任意組合的適當步驟，閘極電極130被形成。可進行如CMP之平面化的步驟以移除多餘的材料。
本揭露之特定的實施例中，閘極電極130包含設置在閘極介電層131上之一個或多個的功函數調整層(未顯示)。功函數調整層係由如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC之單層的導電材料，或如兩個或更多個此些材料之多層的導電材料所製成。就n通道FinFET而言，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi之一個或多 個的材料作為功函數調整層，且就p通道FinFET而言，使用選自TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co之一個或多個的材料於功函數調整層。
然後，如圖12A至12C所示，凹陷閘極電極130、閘極介電層131及功函數調整層。如圖13A至13C所示，閘極覆蓋層132形成於凹陷的閘極電極上。在一些實施例中，當閘極電極130主要係由鎢(W)所製成時，舉例而言，閘極電極可使用乾式蝕刻製程被凹陷，且此乾式蝕刻製程係使用Cl2/O2/BCl3，且在24℃至150℃之溫度範圍與小於1 Torr之壓力。
凹陷閘極電極130後，如圖13A至13C所示，在接下來的步驟中，閘極覆蓋層132形成於凹陷內，以保護閘極電極130。在一些實施例中，閘極覆蓋層132包含SiO2、SiCN、SiON、Si3N4、Al2O3、La2O3、上述之任意組合或類似的材料，惟可使用其他適合的介電膜。舉例而言，使用CVD、PVD、旋轉塗佈式或類似的方法，閘極覆蓋層132可被形成。其他製程步驟可被使用。可進行平面化步驟(例如CMP)以移除多餘的材料。
接著，如圖14A至14C所示，自S/D結構120及121的兩側區域至少部分地移除第一犧牲層115，以形成開口116。在一些實施例中，整個第一犧牲層115被移除。藉由適合的蝕刻方式(如乾式蝕刻及/或濕式蝕刻)，第一犧牲層115可被移除。蝕刻操作實質停止於第一絕緣層122。在一些實施例中，第一絕緣層122具有實質上介於0.5 nm至10nm之厚度。
如圖15A至15C所示，形成開口116後，第二犧牲層140形成於開口116內。就第一絕緣層122及/或隔離絕緣層105的材料而言，第二犧牲層140係以具有較高蝕刻選擇性(如5或大於5)之材料所製成。在一些實施例中，第二犧牲層140係由一或多層之IV族元素或化合物材料所製成，例如：如Si、SiGe、SiC、Ge、SiGeC及GeSn，其可為結晶體、多晶體或非晶體，且可被摻雜或不摻雜。在其他實施例中，第二犧牲層140係以SiOC、SiC、SiON、SiCN、SiOCN、Si3N4及/或SiO2之一層或多層的矽基介電層所製造。鋁基介電材料(例如氧化鋁、氧化鋁碳及氮氧化鋁)可被使用。旋轉塗佈碳(spin-on-carbon；SOC)亦可被使用。在特定的實施例中，第二犧牲層140係以一或多層之III-V族之化合物半導體所製成，且此些化合物半導體包含但不限於GaAs、GaN、InGaAs、InAs、InP、InSb、InAsSb、AlN及/或AlGaN。透過如PVD、CVD或ALD之一個或多個的步驟，第二犧牲層140可被沉積，惟任何可接受的步驟可被利用。其他的材料及/或步驟可被使用。在一實施例中，非晶矽或多晶矽可被使用作為第二犧牲層140。在其他實施例中，非晶或多晶Si1-xGex被使用作為第二犧牲層140，且X等於或小於0.4。
進行平面化操作，例如回蝕步驟或CMP，以平面化第二犧牲層140的上表面。藉由平面化操作，閘極覆蓋層132的上表面被暴露。在一些實施例中，於平面化操 作後，自第一絕緣層122的表面量測之第二犧牲層的高度Hsacr之範圍實質上為100nm至350nm。
接著，如圖16A至16C所示，在形成第二犧牲層140後，罩幕圖案形成於第二犧牲層140上，且藉由使用罩幕圖案作為蝕刻罩幕，第二犧牲層140係藉由乾式蝕刻被圖案化，而形成開口144在S/D結構120及121間。在一些實施例中，蝕刻實質上停止於第一絕緣層122。圖16A至16C係顯示罩幕層被移除後的結構。
藉由使用光蝕刻操作來圖案化適合的罩幕材料之層，罩幕圖案可被形成。蝕刻操作可包含使用不同電漿氣體之多重蝕刻製程。在一些實施例中，罩幕圖案於X軸方向延伸至第二犧牲層140及閘極覆蓋層132上。罩幕圖案係由一層或多層之介電材料所製成，例如SiO2、Si3N4、SiON及/或TiN或其他適合的材料。罩幕圖案的材料可透過如PVD、CVD或ALD的一個或多個的步驟被沉積，惟任何可接受的步驟可被利用。其他的材料及/或步驟可被使用。
當矽基材料(如多晶矽或非晶矽)被使用為第二犧牲層140時，藉由電漿乾式蝕刻(例如使用包含HBr之氣體或包含Cl2及SF6之氣體)，蝕刻可被進行。當旋轉塗佈碳被使用作為第二犧牲層140時，藉由電漿乾式蝕刻(例如使用包含N2及H2之氣體或包含SO2及O2之氣體)，蝕刻可被進行。當透過FCVD形成之氧化矽基(Si oxide based) 材料被用作為第二犧牲層140時，藉由使用電漿乾式蝕刻(例如使用包含氟碳及/或氟之氣體)，蝕刻可被進行。
當鍺基材料(如Ge或SiGe)被使用作為第二犧牲層140時，藉由使用如包含氟碳之氣體或包含鹵素之氣體的電漿乾式蝕刻，蝕刻可被進行。在蝕刻期間，基材可在溫度實質上為20℃至200℃被加熱。
在一些實施例中，在Y軸方向的開口寬度WSP範圍實質上為5nm至100nm。在特定的實施例中，開口寬度WSP範圍實質上為10nm至40nm。視半導體裝置之設計規則及/或類型，開口寬度WSP可為其他數值。
值得注意的是，在一些實施例中，如圖16A至16C所示，在第二犧牲層140的圖案化期間，第一絕緣層122及/或閘極覆蓋層132並非實質地被蝕刻。換言之，就第二犧牲層140而言，第一絕緣層122及/或閘極覆蓋層132具有高蝕刻選擇性(如5或大於5，即較第二犧牲層低的蝕刻速率)。
接著，如圖17A至17C所示，第二絕緣層146(作為襯墊層)係共型地形成於圖案化之第二犧牲層140及隔離絕緣層105上。第二絕緣層146亦形成於側壁間隙壁134及閘極覆蓋層132上。
在一些實施例中，第二絕緣層146包含SiO2、SiCN、SiON、SiCN、SiOCN及Si3N4，惟其他適合的介電材料可被使用。在一實施例中，氮化矽基介電材料(例如Si3N4)係被使用。第二絕緣層146可由包含上述材料組成 之複數的層所製成。在一實施例中，兩層之矽基介電材料係作為第二絕緣層146，且其中之至少一者是氮化矽基介電材料。在其他實施例中，鋁基介電材料係用為第二絕緣層146的一層。在特定實施例中，第二絕緣層146包含氮化矽基介電材料及以氮化矽基介電材料以外之材料所製成的介電層。
與對SiO2之矽的蝕刻速率比較，第二絕緣層146具有對矽較高的蝕刻選擇率。舉例來說，氮化矽、氧化矽及矽在H3PO4內的蝕刻速率分別約為50：5：1。
透過如PVD、CVD、分子層沉積(molecular layer deposition；MLD)或ALD之一個或多個的步驟，第二絕緣層146可被沉積，惟任何可接受的步驟可被利用。其他的材料及/或步驟可被使用。在ALD的情形下，舉例來說，對於含氮襯墊層，例如SiH4(矽烷)、SiH2Cl2(二氯矽烷)、SiCl4(四氯化矽)及/或其他適合的含矽前驅物，可被用為ALD製程的前驅物。
在一些實施例中，第二絕緣層146的沉積溫度主要為低於500℃。在其他實施例中，溫度為低於400℃。此溫度維持低溫，以最小化已形成之金屬閘極/高介電常數介電堆疊之閥值電壓的熱衝擊。
在一些實施例中，第二絕緣層146具有實質上介於1nm至15nm的厚度。在其他實施例中，具有實質上介於3nm至10nm的厚度。另有其他實施例中可使用其他厚度。
在形成第二絕緣層146後，形成第一層間介電(interlayer dielectric；ILD)層145，以填充開口144，且形成於第二犧牲層140上。
層間介電層145包含單一層或多層。在一些實施例中，層間介電層145包含SiO2、SiCN、SiOC、SiON、SiOCN、Si3N4或低介電常數材料，惟其他適合之介電膜可被使用。藉由CVD、PECVD、ALD、FCVD或旋塗玻璃製程，層間介電層145可被形成。可進行平面化步驟，例如CMP，以移除多餘的材料。在一些實施例中，藉由平面化步驟，第二犧牲層140(及閘極覆蓋層132)的上表面是被暴露出。
在一些實施例中，當使用FCVD時，對可流動的隔離介電前驅物進行固化步驟。固化步驟可包含紫外光固化、臭氧電漿固化或低溫臭氧電漿加紫外光固化(LTB+UV curing)，如此以轉換流動的隔離介電前驅物為如氧化矽之介電層。在一些實施例中，紫外光固化步驟的製程溫度範圍實質上為0℃至10℃。在一些實施例中，臭氧電漿固化步驟的製程溫度範圍實質上為100℃至250℃間。在一些實施例中，低溫臭氧電漿加紫外光固化步驟的製程溫度範圍實質上為30℃至50℃間。在一些實施例中，於沉積步驟後，固化步驟可僅進行一次，以減少製程時間，但不限於一次。沉積步驟及固化步驟可交替地進行。在其他實施例中，藉由直接導入氮、氧、臭氧或蒸氣之氧化步驟，流動的隔離介電前驅物亦可直接地被轉換為介電層。
為了更進一步增加層間介電層的結構密度，於固化步驟後，可對隔離介電層上進行熱處理步驟。熱處理步驟包含含蒸氣之熱處理步驟(濕退火(wet annealing))及含氮之熱處理步驟(濕退火(wet annealing))。在一些實施例中，含蒸氣之熱處理的製程溫度範圍係實質上為400℃至1000℃間，且含氮之熱處理步驟的製程溫度範圍係實質上為1000℃至1200℃間。在其他實施例中，藉由暴露薄膜於紫外線輻射下(如紫外線熱處理步驟(ultra-violet thermal processing；UVTP))，熱處理的溫度可減至400℃。
在一些實施例中，於固化或熱處理後，層間介電層可具有低於6之相對介電常數。
在其他實施例中，進行旋轉塗佈介電質(spin on dielectric；SOD)步驟，以形成層間介電層145。在此實施例中，第二絕緣層146(含氮襯墊層)係形成於先前的步驟，以藉由SOD製程，對接觸隔離區域中之沉積的隔離介電層提供適當之介面層。因此，藉由使用適當前驅物之SOD步驟，層間介電層可被形成。
關於層間介電層的SOD步驟中，前驅物可為有機矽化合物，例如但不限於氧化矽、甲基矽氧烷(methylsiloxane)、聚矽氨烷(polysilazane)、氫矽酸鹽(hydrogensilsesquioxane)、全氫聚氮矽烷(perhydropolysilazane；PHPS)及其他適合的材料。SOD前驅物可溶於相容的有機溶劑，且此有機溶劑一般使用於旋 轉塗佈化學物質的塗佈溶液。適合的有機溶劑包含，舉例來說，二丁醚(dibutyl ether；DBE)、甲苯、二甲苯、丙二醇甲醚醋酸酯(propyleneglycolmonomethyletheracetate；PGMEA)、乳酸乙酯(ethyl lactate)及異丙醇(isopropyl alcohol；IPA)或類似之物質。在一些實施例中，二甲苯係被使用作為PHPS的溶劑。在溶液中SOD前驅物的濃度可被改變，以調整溶液的稠度(即黏度)或塗佈的厚度。在一些實施例中，使用包含重量濃度實質上為4%至30%的SOD前驅物的溶液。在其他實施例中，使用包含重量濃度實質上為8%至20%的SOD前驅物的溶液。額外少量之如介面活性劑與粘著劑的添加劑可被包含於溶液中。
在前驅物旋轉塗佈製程之期間，晶圓被旋轉，以自晶圓中心均勻地分布SOD前驅物至邊緣。在一些實施例中，對於12英吋的晶圓，為基材上之SOD前驅物之塗覆，澆鑄旋轉(cast rotation)之旋塗速度實質上為100rpm至3000rpm。在一些實施例中，SOD前驅物之動態分配速率(dynamic dispense rate)實質上約為1ml/sec，且轉速低於3000rpm時，分配的膠土(puddle)完全地分布至晶圓的邊緣。SOD前驅物可因此完全地覆蓋接觸隔離洞的底部並填充開口144。
接著，在SOD沉積後，進行預烤製程，以穩定SOD層。在一些實施例中，預烤製程係於空氣氛圍，且範圍實質為100℃至200℃的低溫下被進行。於預焙步驟後， 進行熱處理步驟，以增密SOD層。在一些實施例中，熱處理製程是退火製程，且此退火製程係於範圍實質為400℃至1100℃的高溫下被進行。退火步驟可為使用包含水蒸氣、O2及H2的氣體之濕式退火步驟或使用N2及O2的氣體之乾式退火步驟。在其他實施例中，熱處理步驟在範圍實質為150℃至400℃之較低溫下使用電漿。
接著，如圖18A至18D所示，第二犧牲層140被移除，而形成接觸開口148及149，以暴露出被第一絕緣層覆蓋之S/D結構120及121。移除第二犧牲層140之蝕刻操作可為等向或非等向的。此外，第一絕緣層122被移除，而暴露出S/D結構120及121。
當矽基材料(如多晶矽或非晶矽)被使用為第二犧牲層140，藉由使用包含Cl2及NF3之氣體或包含F2氣體之電漿乾式蝕刻，或使用NH4OH及/或四甲胺(tetramethylammonium；TMAH)之濕式蝕刻，蝕刻可被進行。當旋轉塗佈碳(SOC)被使用作為第二犧牲層140時，藉由使用電漿乾式蝕刻，舉例來說包含N2及H2之氣體或包含SO2及O2之氣體，蝕刻可被進行。當透過FCVD形成之氧化矽基材料被用作為第二犧牲層140時，藉由使用濕式蝕刻，舉例來說，如氫氟酸或緩衝氫氟酸(buffered HF；BHF)，蝕刻可被進行。
當Ge基材料(如Ge或SiGe)被使用作為第二犧牲層140時，藉由使用如臭氧之電漿乾式蝕刻或使用包 含NH4OH及H2O2之溶液或包含HCl及H2O2之溶液的濕式蝕刻，蝕刻可被進行。
透過使用適合的蝕刻操作，餘留的第一絕緣層122可被移除。在一些實施例中，於第一絕緣層122的蝕刻期間，而當第二絕緣層146是由與第一絕緣層122相同或相似的材料所製成時，第二絕緣層146亦被蝕刻。在某些實施例中，第二絕緣層146自接觸開口148及149之側壁完全地被移除。然而，在一些實施例中，甚至在如此的情形下，第二絕緣層146餘留在層間介電層145的底部。
由於第二犧牲層140之蝕刻速率高於其他材料，故在其他層(舉例來說，閘極覆蓋層132、側壁間隙壁134、第一絕緣層122、層間介電層145及/或第二絕緣層146)不造成損害的情形下移除第二犧牲層140是有可能的。
在一些實施例中，沿著開口148與149之Y軸方向的寬度WCH範圍實質上為10nm至100nm。在其他實施例中，寬度WCH範圍實質上為15nm至50nm。
在一些實施例中，除了對照圖4A至4C解釋之操作中所進行的原位磊晶摻雜，或者為了取代此原位磊晶摻雜，離子佈植操作及/或電漿摻雜操作係被進行，以導入鎵至S/D磊晶層(即S/D結構121)。
如圖19A至19C所示，在形成於S/D結構120及121上之第二犧牲層及第一絕緣層122被移除後，填充導電材料至接觸開口148及149，而形成S/D接觸150。
在一些實施例中，矽化物層127形成於暴露的S/D結構120及121上。金屬矽化物形成步驟可在S/D結構的側邊部分上形成金屬矽化物。金屬矽化物形成步驟包含金屬膜沉積在S/D結構上；熱處理以在S/D結構的界面或表面形成金屬；及蝕刻步驟以移除多餘未反應的金屬。金屬矽化物包含WSix、TiSix、NiSix、CoSix、NiCoSix及TaSix，惟其他適合的材料可被使用。在一些實施例中，當S/D結構120及121包含鎵且矽化物層127亦包含鎵。包含Si、Ge及Sn之一個或多個與Ti、Ni、Co、Ta及W之一個或多個反應的其他IV族金屬合金可被用作為矽化物層127。當S/D結構120及121不包含矽時，自矽源(氣體或矽層)及金屬源(氣體或金屬層)間之反應形成矽化物層127。
在一些實施例中，矽化物層具有實質為0.5nm至about 10nm的厚度。在其他實施例中，矽化物層並未在製程操作之此階段形成，且是在較早的製造階段(如形成第一絕緣層122前)形成。在一些實施例中，金屬膜亦可形成在第二絕緣層146及隔離絕緣層105上。在一些實施例中，未形成在S/D磊晶層上的金屬膜，及未被消耗以形成矽化物層的金屬膜係藉由適合的蝕刻操作被移除。在其他實施例中，金屬膜未被移除而餘留。
S/D接觸150可包括單一層或多層結構。舉例來說，在一些實施例中，接觸150包含接觸襯墊層(例如：擴散阻障層、黏著層或類似的層)，以及於接觸開口148及149內形成在接觸襯墊層上之接觸體。接觸襯墊層可包含由 ALD、CVD或類似的方法所形成之Ti、TiN、Ta、TaN或類似的材料。藉由沉積導電材料(例如：一層或多層之Ni、Ta、TaN、W、Co、Ti、TiN、Al、Cu、Au、上述材料之合金、上述之任意組合或類似之材料，惟其他適合的金屬可被使用)，接觸體可被形成。可進行平面化步驟，例如CMP，以自層間介電層145的表面移除多餘的材料。
在一些實施例中，在形成S/D接觸150後，從鰭式結構102的頂部測量，包含閘極覆蓋層132之閘極結構的高度Hg實質上為20nm至100nm，且從鰭式結構102的頂部測量之金屬閘極130的高度，實質上為10nm至60nm。
在形成接觸150後，進一步進行CMOS製程，以形成如額外之層間介電層、接觸/介層窗、內連接金屬層及保護層等的各種特徵。
如圖20A至22C所示，係根據本揭露之的其他實施例繪示半導體裝置製作程序中的各種步驟。在此些各種視圖及繪示實施例中，相似的元件標號係用以標示相似的構件。於圖20A至22C中，A圖(如圖20A、21A等)係繪示透視示意圖，標號B(如圖20B、21B等)係繪示圖3A中沿著對應線Y1-Y1之Y軸方向的剖視示意圖，標號C(如圖20C、21C等)係繪示圖3A中沿著對應線X1-X1之X軸方向的剖視示意圖。應理解，可在圖20A至22C所示的製程之前、期間及之後提供額外操作，且對於方法之額外實施例，可替換或剔除下述之操作中的一些。操作/製程之次 序可為可互換的。相同於或類似於前述圖1至圖19C之實施例的材料、配置、尺寸及/或製程可使用下述之實施例，且其詳細說明可被省略。
如圖20A至20C所示，在形成如圖13A至13C之結構後，在此實施例作為層間介電層之第一犧牲層115被圖案化，以形成接觸開口148’及149’。一個或多個之微影或蝕刻操作被用以形成接觸開口148’及149’。
在一些實施例中，除參照圖4A至4C之說明的操作中另外進行的的原位磊晶摻雜外，進行離子佈植操作及/或以電漿摻雜操作以將鎵加入S/D磊晶層(即S/D結構121)。或進行離子佈植操作及/或電漿摻雜操作以代替原位磊晶摻雜。
類似於圖19A至19C所說明的操作，矽化物及/或鍺層127係形成於暴露的S/D結構120及121上。導電材料層(即接觸150)形成在開口148’及149’與層間介電層115內，如圖21A至21C所示。S/D接觸150之導電材料層包含單層結構或多層結構。如圖22A至22C所示，可進行平面化步驟，例如CMP，以自層間介電層145的表面移除多餘的材料。
在形成接觸150後，進一步進行CMOS步驟，以形成如額外之層間介電層、接觸/介層窗、內連接金屬層及保護層等的各種特徵。
應將理解，並非所有優勢皆必須在本文中論述，沒有特定優勢對所有實施方式或實例皆為必需，及其他實施 方式或實例可提供不同優勢。
舉例來說，在本揭露中，對於p型FET，藉由包含鎵於S/D磊晶結構中，其可改善p型FET之S/D區域的電性(如接觸電阻)。
根據本揭露之一態樣，半導體裝置包含FET，FET包括通道區域及源極/汲極區域，其中該源極/汲極區域係設置並相鄰於該通道區域之，及閘極電極，設置在該通道區域上。該通道區域係由矽製成。該源極/汲極區域包含磊晶層，該磊晶層包含摻雜鎵的SiGe、摻雜鎵的GeSn及摻雜鎵的SiGeSn之至少一者。在前述或下述的實施例的一個或多個中，磊晶層包含摻雜鎵的Si1-x-yGexSny，x大於或等於0.6且小於等於1.0。在一個或多個前述或下述的實施例中，場效電晶體為p型場效電晶體。在一個或多個前述或下述的實施例中，鎵的濃度之範圍實質為1×1018atoms/cm3至1×1022atoms/cm3。在一個或多個前述或下述的實施例中，鎵的濃度之範圍實質為5×1018atoms/cm3至7×1021atoms/cm3。在一個或多個前述或下述的實施例中，磊晶層更摻雜硼或銦。在一個或多個前述或下述的實施例中，鎵的濃度係由該磊晶層的外表面向該磊晶層的內部遞減。
根據本揭露之另一種態樣，半導體裝置包含鰭式場效電晶體，其中半導體裝置包括p型鰭式場效電晶體及n型鰭式場效電晶體。p型鰭式場效電晶體更包含第一鰭結構、第一源極/汲極結構及第一源極/汲極接觸，其中該第一 源極/汲極接觸與該第一源極/汲極結構相接觸。而n型鰭式場效電晶體，包含第二鰭結構、第二源極/汲極結構及該第二源極/汲極接觸，其中該第二源極/汲極接觸與該第二源極/汲極結構相接觸。該第一源極/汲極結構及該第二源極/汲極結構之至少一者包含第一磊晶層，其中該第一磊晶層包括摻雜鎵的SiGe、摻雜鎵的GeSn及摻雜鎵的SiGeSn之至少一者的。在一個或多個前述或下述的實施例中，第一源極/汲極結構包含該第一磊晶層。在一個或多個前述或下述的實施例中，其中該第一磊晶層包含摻雜鎵的Si1-xGex，x大於或等於0.6且小於等於1.0。在一個或多個前述或下述的實施例中，其中該第一磊晶層包含摻雜鎵的Si1-x-yGexSny，其中x大於或等於0.6且小於或等於1.0，y大於0且小於0.4，且1-x-y不等於0。在一個或多個前述或下述的實施例中，鎵的濃度之範圍實質上為1×1018atoms/cm3至1×1022atoms/cm3。在一個或多個前述或下述的實施例中，磊晶層更摻雜選自於硼或銦所組成的族群之一者。在一個或多個前述或下述的實施例中，其中鎵的濃度自第一區域向一第二區域遞增，該第一區域相鄰於該第一鰭結構，該第二區域相鄰於第一磊晶層之外表面。在一個或多個前述或下述的實施例中，其中鎵的濃度連續地遞增。在一個或多個前述或下述的實施例中，其中鎵的濃度係以梯度的方式遞增。在一個或多個前述或下述的實施例中，此半導體裝置更包含分隔第一源極/汲極結構及第二源極/汲極結構之介電層。此介電層係以矽基絕緣材料所製成，且在介電層及第一源極/汲極 接觸與第二源極/汲極接觸之一者間的界面，或鄰近於界面，介電層包含鎵。在一個或多個前述或下述的實施例中，第二源極/汲極結構包含一第二磊晶層，第一磊晶層包繞第一鰭結構之第一源極/汲極區域；及第二磊晶層包繞第二鰭結構之第二源極/汲極區域。在一個或多個前述或下述的實施例中，其中第二磊晶層包含摻雜磷(P)的矽(Si)。在一個或多個前述或下述的實施例中，第一源極/汲極結構包繞第一磊晶層，及第二源極/汲極結構包繞第二磊晶層。
根據本揭露之另一種態樣，一種形成包含鰭式場效電晶體之半導體裝置的方法，形成第一犧牲層於鰭式場效電晶體結構之源極/汲極結構及隔離絕緣層上。圖案化第一犧牲層，而形成開口。形成第一襯墊層在開口之底部中的隔離絕緣層上及在圖案化的第一犧牲層之至少一側面上。在形成第一襯墊層後，形成介電層在開口中。在形成介電層後，移除圖案化的第一犧牲層，而形成接觸開口在源極/汲極結構上。形成導電層在接觸開口中。此鰭式場效電晶體為p型鰭式場效電晶體，且源極/汲極結構包含磊晶層，磊晶層包含摻雜鎵的Si1-x-yGexSny，其中x大於或等於0.6且小於或等於1.0。
前述內容概述若干實施例之特徵以使得熟習此項技術者可較佳地理解本揭露內容之態樣。熟習此項技術者應理解，其可容易地使用本揭露內容做為設計或修改其他製程及結構之基礎用於進行本文中所介紹之實施例之相同的目的及/或達成相同的優點。熟習此項技術者應同時意識到，此等等效建構不偏離本揭露內容之精神及範疇，且其可在本文中進行各種 變化、替代及修飾而不偏離本揭露內容之精神及範疇。

Claims (10)

  1. 一種包含一場效電晶體之半導體裝置，該場效電晶體包括：一通道區域及一源極/汲極區域，其中該源極/汲極區域係設置並相鄰於該通道區域；以及一閘極電極，設置在該通道區域上，其中：該通道區域係由矽製成，及該源極/汲極區域包含摻雜鎵的一磊晶層，其中該鎵的一濃度係由該磊晶層的一外表面向該磊晶層的內部遞減。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該磊晶層包含摻雜鎵的Si1-x-yGexSny，x大於或等於0.6且小於或等於1.0。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該磊晶層包含摻雜鎵的SiGe、摻雜鎵的GeSn及摻雜鎵的SiGeSn之至少一者。
  4. 一種包含一鰭式場效電晶體之半導體裝置，其中該半導體裝置包括：一p型鰭式場效電晶體，包含一第一鰭結構、一第一源極/汲極結構及一第一源極/汲極接觸，其中該第一源極/汲極接觸與該第一源極/汲極結構相接觸；一n型鰭式場效電晶體，包含一第二鰭結構、一第二源極/汲極結構及一第二源極/汲極接觸，其中該第二源極/汲極接觸與該第二源極/汲極結構相接觸；以及一介電層，分隔該第一源極/汲極結構及該第二源極/汲極結構，其中：該第一源極/汲極結構及該第二源極/汲極結構之至少一者包含一第一磊晶層，其中該第一磊晶層包括摻雜鎵的SiGe、摻雜鎵的GeSn及摻雜鎵的SiGeSn之至少一者，該介電層包含該鎵。
  5. 如申請專利範圍第4項所述之半導體裝置，其中該第一源極/汲極結構包含該第一磊晶層。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該第一磊晶層包含摻雜鎵的Si1-xGex，x大於或等於0.6且小於或等於1.0。
  7. 如申請專利範圍第5項所述之半導體裝置，其中該鎵的一濃度自一第一區域向一第二區域遞增，該第一區域相鄰於該第一鰭結構，該第二區域相鄰於第一磊晶層之一外表面。
  8. 如申請專利範圍第5項所述之半導體裝置，其中該介電層係以矽基絕緣材料所製成，且該介電層的該鎵在該介電層及該第一源極/汲極接觸與該第二源極/汲極接觸之一者間的一界面，或鄰近於該界面。
  9. 如申請專利範圍第5項所述之半導體裝置，其中：該第二源極/汲極結構包含一第二磊晶層；該第一磊晶層包繞該第一鰭結構之一第一源極/汲極區域；及該第二磊晶層包繞該第二鰭結構之一第二源極/汲極區域。
  10. 一種形成包含一鰭式場效電晶體之一半導體裝置的方法，其中該方法包括：形成一第一犧牲層於一鰭式場效電晶體結構之一源極/汲極結構及一隔離絕緣層上；圖案化該第一犧牲層，而形成一開口；形成一第一襯墊層在該開口之一底部中的該隔離絕緣層上及在圖案化的該第一犧牲層之至少一側面上；在形成該第一襯墊層後，形成一介電層在該開口中；在形成該介電層後，移除圖案化的該第一犧牲層，而形成一接觸開口在該源極/汲極結構上；以及形成一導電層在該接觸開口中，其中該源極/汲極結構包含一磊晶層，該磊晶層包括摻雜鎵的SiGe、摻雜鎵的GeSn及摻雜鎵的SiGeSn之至少一者。
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