KR20190064386A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20190064386A
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semiconductor device
drain
doped
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KR1020180058349A
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쳉-이 펭
춘-슝 차이
유-밍 린
카를로스 에이치. 디아즈
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스가 전계효과트랜지스터(FET)를 포함한다. FET은 채널 영역과, 채널 영역에 인접하여 배치된 소스/드레인 영역을 포함한다. FET은 채널 영역 위에 배치된 게이트 전극도 포함한다. FET은 n타입 FET이고, 채널 영역은 Si로 제조된다. 소스/드레인 영역은 Si1 -x- yM1xM2y을 포함한 에피택셜층을 포함하며, 여기서 M1은 Ge과 Sn 중 하나 이상이고, M2는 P와 As 중 하나 이상이며, 0.01 ≤ x ≤ 0.1이다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
<관련 출원>
본 출원은 2017년 11월 30일에 출원한 미국 가출원번호 제62/593,061호에 대해 우선권을 주장하며, 이 우선권 출원의 전체 내용은 참조에 의해 본 명세서에 포함된다.
<기술 분야>
본 개시내용은 반도체 집적 회로의 제조 방법에 관한 것이며, 더 구체적으로는 FinFET(fin field effect transistor)를 포함하는 반도체 디바이스의 제조 방법 및 반도체 디바이스에 관한 것이다.
반도체 산업이 디바이스의 고밀도화, 고성능 및 저비용을 추구하여 나노미터 기술 공정 노드로 발전함에 따라, 제조 및 설계 양쪽의 문제로부터의 과제로 인해 FinFET(fin field effect transistor)과 같은 3차원 설계를 개발하여, 하이-k(유전 상수) 재료로 이루어진 금속 게이트 구조를 사용하게 되었다. 금속 게이트 구조는 종종 게이트 대체 기술을 이용하여 제조되며, 소스 및 드레인은 에피택셜 성장 방법을 이용하여 형성된다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 본 개시내용의 실시형태에 따른 p타입 전계효과트랜지스터의 소스/드레인 영역에 대한 다양한 에피택셜층의 실험 결과를 나타낸다.
도 2는 전기 특성에 미치는 Ga 함유 효과를 보여주는 실험 결과를 나타낸다.
도 3a, 도 3b 및 도 3c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 4a, 도 4b 및 도 4c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 5a, 도 5b 및 도 5c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 6a, 도 6b 및 도 6c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 7a, 도 7b 및 도 7c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 8a, 도 8b 및 도 8c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 9a, 도 9b 및 도 9c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 10a, 도 10b 및 도 10c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 11a, 도 11b 및 도 11c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 12a, 도 12b 및 도 12c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 13a, 도 13b 및 도 13c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 14a, 도 14b 및 도 14c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 15a, 도 15b 및 도 15c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 16a, 도 16b 및 도 16c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 17a, 도 17b 및 도 17c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 18a, 도 18b, 도 18c 및 도 18d는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 19a, 도 19b 및 도 19c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 20a, 도 20b 및 도 20c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 21a, 도 21b 및 도 21c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
도 22a, 도 22b 및 도 22c는 본 개시내용의 실시형태에 따른 반도체 디바이스 제조 공정의 다양한 스테이지 중 하나를 나타낸다.
이하의 개시내용에서는 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 장치의 특정 실시형태 또는 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 요소들의 치수는 개시하는 범위 또는 수치에 한정되지 않지만, 디바이스의 공정 조건 및/또는 바람직한 특성에 종속될 수 있다. 또한, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 또한 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 단순화와 명확화를 위해 다양한 피처가 상이한 스케일로 임의대로 도시될 수 있다. 첨부 도면에서는, 간략화를 위해 일부 층/피처가 생략될 수도 있다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 디바이스는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다. 또한, "~로 제조되는(made of)"이란 기재는 "포함하는(comprising)" 또는 "~로 구성되는(consisting of)" 중 하나를 의미할 수 있다. 또한, 이어지는 제조 공정에서는, 설명하는 단계 내에/사이에 하나 이상의 추가 단계가 있을 수 있으며, 단계의 순서가 바뀔 수도 있다.
개시하는 실시형태는 핀 전계효과트랜지스터(FinFET)에 대한, 구체적으로는 CMOS 디바이스의 p타입 FinFET에 대한 소스/드레인(S/D) 구조를 형성하는 방법 및 구조에 관한 것이다. 본 명세서에 개시하는 것과 같은 실시형태는 일반적으로 FinFET뿐만 아니라, 평면 타입 FET, 더블 게이트(double-gate), 서라운드-게이트(surround-gate), 오메가-게이트(omega-gate) 또는 게이트-올-어라운드(gate-all-around) 트랜지스터, 2D(2-dimensional) FET 및/또는 나노와이어 트랜지스터, 또는 소스/드레인 에피택셜 영역을 갖는 임의의 적절한 디바이스에도 적용 가능하다.
높은 동작 속도의 디바이스를 달성하기 위해, FET의 채널 영역 내의 캐리어 이동도는 채널 영역 내의 결정질 반도체 재료에 적절한 응력을 가함으로써 증가할 수 있다. 응력을 가하기 위한 하나의 기술로서, FET의 소스/드레인 영역에 채널 영역과는 상이한 격자 상수를 갖는 결정질 반도체 재료가 제공된다. n타입 FET의 소스/드레인(S/D) 영역에는 채널 영역보다 작은 격자 상수를 갖는 결정질 반도체 재료를 사용하여 채널 영역에 인장 응력을 가한다. 예를 들어, 채널 영역이 실리콘으로 제조되는 n타입 FET의 S/D 영역에는 SiP, SiC 및/또는 SiCP가 사용된다. 한편, p타입 FET의 S/D 영역에는 채널 영역보다 큰 격자 상수를 갖는 결정질 반도체 재료를 사용하여 채널 영역에 압축 응력을 가한다. 예를 들어, 채널 영역이 실리콘으로 제조되는 p타입 FET의 소스/드레인(S/D) 영역에는 SiGe 및/또는 Ge가 사용된다. S/D 영역의 결정질 반도체 재료는 에피택셜 성장법에 의해 형성된다. 본 개시내용에 있어서, "소스/드레인" 또는 "S/D"라는 용어는 소스 및/또는 드레인을 지칭하고, 소스와 드레인은 서로 실질적으로 동일한 구조를 갖는다.
본 개시내용에 있어서, 발명자들은 p타입 FET의 Ge 함유 S/D 에피택셜 영역에 Ga를 첨가하면 S/D 에피택셜층의 저항을 낮추고 p타입 FET의 S/D 영역의 전기 특성을 개선시킬 수 있음을 발견하였다.
예를 들어, S/D 에피텍셜층을 형성한 후, 다양한 열작업(thermal operation)을 포함한 후속 제조 작업을 수행하여 반도체 디바이스를 제조한다. 그러나, 이러한 열작업은 S/D 영역 내의 활성 캐리어의 수를 감소시킴에 따라 S/D 영역과 S/D 컨택 금속 간의 접촉 저항을 증가시킨다. 그러나, 이하에 나타내는 바와 같이, Ge 함유량이 높은(예를 들면, 60 몰% 이상) Ge 함유 에피택셜층에 Ga를 함유시킴으로써, Ga를 함유하지 않는 SiGe 에피택셜층보다 더 많은 국부 격자 응력(local lattice stress)을 방출할 수 있고, 그래서 금속층과의 접촉 저항을 감소시킬 수 있다.
일부 실시형태에 있어서, p타입 FET의 소스/드레인 영역은 Ga가 도핑되는 Si1 -x-yGexSny를 포함한 S/D 에피택셜층을 포함하고, 여기서 0.6 ≤ x ≤ 1.0이다. 소정의 실시형태에 있어서, 에피택셜층은 SiGe (y=0), Ge (x=1, y=0), SiGeSn (x ≠ 1, y ≠ 0), 및 GeSn (x+y=1)로 이루어진 그룹에서 선택되는 하나 이상이며, 여기서, Ge양은 Si, Ge 및/또는 Sn의 총량의 약 60 몰% 이상이다(0.6 ≤ x ≤ 1.0). 다른 실시형태에 있어서, Ge양은 Si, Ge 및/또는 Sn의 총량의 약 80 몰% 이상이다(0.8 ≤ x ≤ 1.0). 소정의 실시형태에 있어서, Ge 양은 Si, Ge 및/또는 Sn의 총량의 약 50 몰% 이상이다(0.5 ≤ x ≤ 1.0).
일부 실시형태에 있어서, Ga의 농도는 약 1.0 × 1018 atoms/cm3 내지 약 1.0 × 1022 atoms/cm3의 범위 내이다. 소정의 실시형태에 있어서, Ga의 농도는 약 5.0 × 1018 atoms/cm3 내지 약 7.0 × 1021 atoms/cm3의 범위 내이다. 다른 실시형태에 있어서, Ga의 농도는 1.0 × 1019 atoms/cm3 내지 1.0 × 1021 atoms/cm3의 범위 내이다. Ga의 농도가 이들 범위 내에 있는 경우, S/D 저항(Rcsd)을 감소시키는 것이 가능하다.
일부 실시형태에 있어서, Ga의 농도는 S/D 에피택셜층에서 균일하지 않다. 일부 실시형태에 있어서, Ga의 농도는 S/D 에피택셜층의 외부 표면으로부터 S/D 에피택셜층의 내부로 갈수록 감소한다. 소정의 실시형태에 있어서, Ga의 농도는 S/D 에피택셜층의 외부 표면으로부터 S/D 에피택셜층의 내부로 갈수록 연속적으로 감소한다. 다른 실시형태에 있어서, Ga의 농도는 S/D 에피택셜층의 외부 표면으로부터 S/D 에피택셜층의 내부로 갈수록 계단식으로 감소한다.
일부 실시형태에 있어서, S/D 에피택셜층은 붕소 및/또는 인듐이 더 도핑된다. 다른 실시형태에 있어서, S/D 에피택셜층은 Ga 이외의 어떤 도펀트도 의도적으로 함유하지 않는다.
도 1은 본 개시내용의 실시형태에 따른 p타입 전계효과트랜지스터의 소스/드레인 영역에 대한 다양한 에피택셜층의 실험 결과를 나타낸다. 도 1은 다양한 샘플에 대한 S/D 에피택셜층의 저항(Rscd)을 보여준다. 도 1에서, 참고는 붕소가 도핑되는 SiGe를 포함한 S/D 에피택셜층에 대한 것이며, 예 #1과 예 #2는 Ga가 도핑되는 SiGe를 포함한 S/D 에피택셜층에 대한 것이고, 예 #3과 예 #4는 예 #1과 예 #2와는 상이한 조건으로 형성된, Ga가 도핑되는 SiGe를 포함한 S/D 에피택셜층에 대한 것이며, 예 #5는 Ga와 B가 도핑되는 SiGe를 포함한 S/D 에피택셜층에 대한 것이다. 모든 샘플에서, S/D 에피택셜층의 Ge 농도는 60% 이상이다. 도 1의 예 #1-예 #5에서는, 이온 주입이 채택되어 Ga가 S/D 에피택셜층에 도입되고, 약 800℃ 내지 약 900℃의 범위의 온도에서 단시간(예컨대, 마이크로초 오더 이하) 동안 어닐링 작업이 이루어진다. 예 #1과 예 #2에서의 주입 에너지는 예 #3과 예 #4의 주입 에너지보다 작다.
도 1에서 보는 바와 같이, SiGe 에피택셜층에 Ge를 함유시키면, Ge가 없는 SiGe 에피택셜층과 비교할 때 약 10% 내지 약 30%만큼 S/D 저항(Rcsd)을 감소시킬 수 있다.
도 2는 전기 특성에 미치는 Ga 함유 효과를 보여주는 다른 실험 결과를 나타낸다. 도 2는 저항값과 백분율의 누적수(누적 확률) 간의 관계를 나타낸다. 도 2에서 보는 바와 같이, SiGe 에피택셜층에 Ga를 함유시키면, Ga를 첨가하지 않은 경우에 비해 저항값의 변화가 작아진다.
도 3a 내지 도 19c는 본 개시내용의 일부 실시형태에 따른 반도체 디바이스 제조 공정에서의 다양한 공정을 도시한다. 다양한 도면 및 예시적인 실시형태 전체에 있어서, 같은 참조 번호는 같은 요소를 지정하는데 이용된다. 도 3a 내지 도 19c에서, "a"가 붙은 도면(예, 도 3a, 도 4a 등)은 투시도를 나타내며, "b"가 붙은 도면(예, 도 3b, 도 4b 등)은 도 1a에 표시한 선 Y1-Y1에 대응하는 Y 방향을 따른 단면도를 나타내고, "c"가 붙은 도면(예, 도 3c, 도 4c 등)은 도 3a에 표시한 선 X1-X1에 대응하는 X 방향을 따른 단면도를 나타낸다. 도 a 내지 도 19c에 나타내는 공정의 이전, 동안, 이후에 추가 단계들이 제공될 수 있으며, 후술하는 단계들의 일부는 방법의 추가 실시형태를 위해 대체 또는 삭제될 수 있음이 이해될 것이다. 단계/공정의 순서는 교체될 수도 있다.
먼저 도 3a 내지 도 3c를 참조하면, 도 3a 내지 도 3c는 더미 게이트 구조가 형성된 후의 구조를 나타낸다. 도 3a 내지 도 3c에는, 하나 이상의 핀 구조를 가진 기판(101)이 도시되는데, 도면에는 2개의 핀 구조(102)가 예시되어 있다. 설명을 위해 2개의 핀 구조가 도시되지만, 다른 실시형태에서는 임의 개의 핀 구조를 포함할 수도 있음이 이해될 것이다. 일부 실시형태에 있어서, 하나 이상의 더미 핀 구조가 활성 FinFET용의 핀 구조에 인접해 형성된다. 핀 구조(102)는 X 방향으로 연장되고, 기판으로부터 Z 방향으로 돌출하는 반면, 게이트(130)(도 11a 참조)는 Y 방향으로 연장된다.
기판(101)은 설계 요건(예, p타입 기판 또는 n타입 기판)에 따라 다양한 도핑 영역을 포함할 수 있다. 일부 실시형태에 있어서, 도핑 영역은 p타입 또는 n타입 도펀트가 도핑될 수 있다. 예를 들어, 도핑 영역은 붕소 또는 BF2 등의 p타입 도펀트, 인 또는 비소 등의 n타입 도펀트, 및/또는 이들의 조합이 도핑될 수 있다. 도핑 영역은 n타입 FinFET에 맞게 구성될 수도 또는 그 대신에 p타입 FinFET에 맞게 구성될 수도 있다.
일부 실시형태에 있어서, 기판(101)은 실리콘, 다이아몬드 또는 게르마늄 등의 적절한 원소 반도체, IV족 화합물 반도체(실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC), 실리콘 게르마늄 탄화물(SiGeC), GeSn, SiSn, SiGeSn), III-V족 화합물 반도체(예컨대, 갈륨 비화물, 인듐 갈륨 비화물(InGaAs), 인듐 비화물, 인듐 인화물, 인듐 안티몬화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물) 등의 적절한 합금 또는 화합물 반도체 등으로 제조될 수 있다. 또한, 기판(101)은 에피택셜층(에피층)을 포함할 수도 있고, 성능 향상을 위해 변형될 수도 있고/있거나 SOI(silicon-on-insulator) 구조를 포함할 수도 있다.
핀 구조(120)는 예컨대 인접한 핀 구조(102) 사이에 트렌치가 형성되도록 기판(101) 내에 트렌치를 형성하는 패터닝 공정을 이용하여 형성될 수 있다. 아래에서 더 상세하게 설명하겠지만, 핀 구조(102)는 FinFET을 형성하는데 이용될 것이다. 핀 구조(102)의 상측 부분(104)의 일부가 FinFET의 채널 영역이다.
STI(shallow trench isolation) 등의 격리 영역(105)이 기판(101) 위의 트렌치 내에 배치된다. 일부 실시형태에서는, 격리 절연층(105)을 형성하기 전에, 하나 이상의 라이너층이 기판(101) 위에 그리고 핀 구조(102)의 바닥부(103)의 측벽 위에 형성된다. 일부 실시형태에 있어서, 라이너층은 기판(101) 및 핀 구조(102)의 바닥부(103)의 측벽 상에 형성된 제1 핀 라이너층(106)과, 제1 핀 라이너층(106) 상에 형성된 제2 핀 라이너층(108)을 포함한다. 각 라이너층은 일부 실시형태의 경우 약 1 nm 내지 약 20 nm 사이의 두께를 갖는다.
일부 실시형태에 있어서, 제1 핀 라이너층(106)은 실리콘 산화물을 포함하고 약 0.5 nm와 약 5 nm 사이의 두께를 가지며, 제2 핀 라이너층(108)은 실리콘 질화물을 포함하고 약 0.5 nm와 약 5 nm 사이의 두께를 갖는다. 라이너층은 PVD(물리적 기상 증착), CVD(화학적 기상 증착), 또는 ALD(원자층 증착) 등의 하나 이상의 공정을 통해 퇴적될 수 있지만, 임의의 조건에 맞는 공정이 사용될 수도 있다.
격리 절연층(105)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 규산염 유리(FSG), 탄소 도핑된 산화물 등의 로우-k 유전체, 다공성 탄소 도핑된 실리콘 이산화물 등의 초 로우-k(extremely low-k) 유전체, 폴리이미드 등의 중합체, 또는 이들의 조합 등의 적절한 유전체 재료로 제조될 수 있다. 일부 실시형태에 있어서, 격리 절연층(105)은 임의의 조건에 맞는 공정이 이용될 수도 있지만, CVD, FCVD(flowable CVD), 또는 스핀온글래스 공정 등의 공정을 통해 형성된다. 후속하여, 핀 구조(102)의 상단 표면 위로 연장되는 격리 절연층(105)의 부분과, 핀 구조(102)의 상단 표면 위의 라이너층의 부분은, 예컨대 에칭 공정, 화학적 기계 연마(CMP) 등을 이용해서 제거된다.
일부 실시형태에 있어서, 격리 절연층(105)과 라이너층은 도 3a 내지 도 3c에 도시하는 바와 같이, 핀 구조(102)의 상측부(104)를 노출시키도록 리세싱된다. 일부 실시형태에 있어서, 격리 절연층(105)과 라이너층은 단일 에칭 공정 또는 다중 에칭 공정을 이용하여 리세싱된다. 격리 절연층(105)이 실리콘 산화물로 제조되는 일부 실시형태에서는, 에칭 공정이 예컨대 건식 에칭, 화학적 에칭, 또는 습식 세정 공정일 수도 있다. 예를 들어, 화학 에칭은 묽은 불화수소(dHF)산 등의 불소 함유 화학물질을 채택할 수 있다. 핀 형성 공정 후에, 핀 높이(Hfin)는 약 30 nm 이상이며, 일부 실시형태에서는 예컨대 약 50 nm 이상이다. 일 실시형태에서는, 핀 높이가 약 40 nm와 약 80 nm 사이이다. 핀 높이는 후속 처리에 의해 조절될 수 있는 것이 이해될 것이다. 다른 재료, 공정, 및 치수가 사용될 수도 있다.
핀 구조(102)가 형성된 후에, 더미 게이트 유전체층(91)과 더미 게이트 전극(90)을 포함하는 더미 게이트 구조가 노출된 핀 구조(102) 위에 형성된다. 더미 게이트 유전체층(91)과 더미 게이트 전극(90)은 후속하여 소스/드레인 영역을 규정하여 형성하는데 이용될 것이다. 일부 실시형태에 있어서, 더미 게이트 유전체층(91)과 더미 게이트 전극(90)은, 노출된 핀 구조(102) 위에 더미 유전체층을 그리고 더미 게이트 유전체층 위에 더미 전극층을 퇴적하여 패터닝함으로써 형성된다. 더미 유전체층은 열산화, CVD, 스퍼터링, 또는 더미 유전체층을 형성하기 위해 당업계에 공지되어 사용되는 기타 방법에 의해 형성될 수 있다. 일부 실시형태의 경우, 더미 유전체층(91)은, 실리콘 산화물, 실리콘 질화물, SiCN, SiON, 및 SiN, 탄소 도핑된 산화물 등의 로우-k 유전체, 다공성 탄소 도핑된 실리콘 이산화물 등의 초 로우-k 유전체, 폴리이미드 등의 중합체, 또는 이들의 조합 등의 하나 이상의 적절한 유전체 재료로 제조된다. 일 실시형태에서는, SiO2가 사용된다.
일부 실시형태에 있어서, 더미 전극층(90)은 전도성 재료이며, 비정질 실리콘, 폴리 실리콘, 비정질 게르마늄, 폴리 게르마늄, 비정질 실리콘-게르마늄, 폴리 실리콘-게르마늄, 금속 질화물, 금속 실리사이드, 금속 산화물, 및 금속을 포함하는 그룹에서 선택될 수 있다. 더미 전극층은 PVD, CVD, 스퍼터 퇴적, 또는 전도성 재료를 퇴적하기 위해 당업계에 공지되어 사용되는 기타 기술에 의해 퇴적될 수 있다. 다른 재료, 전도성 및 비전도성 재료가 사용될 수도 있다. 일 실시형태에서는, 폴리-Si가 사용된다.
패터닝을 돕기 위해 더미 전극층 위에 마스크 패턴이 형성될 수도 있다. 일부 실시형태에 있어서, 제1 층(80)과 제2 층(82)을 포함하는 하드 마스크 패턴이 폴리실리콘의 블랭킷층 위에 형성된다. 하드 마스크 패턴은 SiO2, SiCN, SiON, Al2O3, SiN, 또는 기타 적절한 재료로 이루어진 하나 이상의 층으로 제조된다. 소정의 실시형태의 경우, 제1 층(80)은 실리콘 질화물(SiN)을 포함하고, 제2 층(82)은 실리콘 산화물을 포함한다. 마스크 패턴을 에칭 마스크로서 사용하여, 더미 전극층이 더미 게이트 전극(90)으로 패터닝된다. 일부 실시형태에서는, 더미 유전체층(91)도 더미 게이트 유전체층을 규정하도록 패터닝된다.
후속하여, 측벽 스페이서(134)가 더미 게이트 구조의 측벽을 따라 형성된다. 측벽 스페이서(134)는, 더미 게이트 구조, 핀 구조(102), 및 격리 절연층(105) 위에 절연층을 퇴적하고 퇴적된 절연층을 비등방성으로 에칭함으로써 형성될 수 있다. 일부 실시형태에 있어서, 측벽 스페이서(134)는 실리콘 질화물로 형성되고 단일층 구조를 갖는다. 대안적 실시형태에 있어서, 측벽 스페이서(134)는 복수의 층을 포함하는 복합 구조를 구비한다. 예를 들어, 측벽 스페이서(134)는 실리콘 산화물층과, 그 실리콘 산화물층 위에 실리콘 질화물을 포함한다. SiO2, SiCN, SiON, SiN, SiOCN, 기타 로우-k 재료, 또는 이들의 조합 등의 다른 재료도 사용될 수 있다. 측벽 스페이서(134)의 두께는 일부 실시형태의 경우 약 5 nm 내지 약 40 nm의 범위 내에 있다.
더미 게이트 구조와 측벽 스페이서가 형성된 후에, 도 4a 내지 도 4c에 도시하는 바와 같이, 더미 게이트 구조의 대향하는 면을 따라 핀 구조(102)의 노출 부분(104) 상에 소스/드레인(S/D) 구조(120, 121)가 형성된다. S/D 구조(120, 121)는 노출된 핀 구조(104)의 측면(side face) 및 상단면(top face) 상에 에피택셜로 형성될 수 있다. 일부 실시형태에 있어서, 핀 구조(104)가 리세싱될 수 있고, 그 리세싱된 핀의 노출 부분 상에 S/D 구조가 에피택셜로 형성된다. 소스/드레인 영역에 에피택셜 성장 재료를 사용하면 소스/ 드레인 영역이 FinFET의 채널에 응력을 발휘할 수 있게 된다. S/D 구조(120, 121)가 상이한 전도성 타입의 FET용인 경우, S/D 구조(121)용의 핀 구조는 예컨대 SiN으로 제조된 보호층으로 덮이면서 S/D 구조(120)가 형성되고, 형성된 S/D 구조(120)는 보호층으로 덮이면서 S/D 구조(121)가 형성된다. 일 실시형태에 있어서, S/D 구조(120)는 n타입 FinFET용이고, S/D 구조(121)는 p타입 FinFET용이다.
S/D 구조(120, 121)에 사용되는 재료는 n타입 및 p타입 FinFET에 따라 다를 수 있는데, 한 유형의 재료가 채널 영역에 인장 응력을 발휘하도록 n타입 FinFET에 사용되며, 다른 유형의 재료가 압축 응력을 발휘하도록 p타입 FinFET에 사용된다.
p타입 FinFET의 경우, S/D 구조(121)는 Si1 -x- yGexSny를 포함한 에피택셜층을 포함하며, 여기서 0.5 ≤ x ≤ 1.0이다. 소정의 실시형태에서는 0.6 ≤ x ≤ 1.0이고, 다른 실시형태에서는 0.8 ≤ x ≤ 1.0이다. 전술한 바와 같이, 일부 실시형태에서는 Si1 -x- yGexSny 에피택셜층은 B 및/또는 In이 도핑된다.
일부 실시형태에 있어서, Si1 -x- yGexSny 에피택셜층은 Ga가 도핑된다. 일부 실시형태에 있어서, Ga의 농도는 약 1.0 × 1018 atoms/cm3 내지 약 1.0 × 1022 atoms/cm3의 범위 내이다. 소정의 실시형태에 있어서, Ga의 농도는 약 5.0 × 1018 atoms/cm3 내지 약 7.0 × 1021 atoms/cm3의 범위 내이다. 다른 실시형태에 있어서, Ga의 농도는 1.0 × 1019 atoms/cm3 내지 1.0 × 1021 atoms/cm3의 범위 내이다.
일부 실시형태에 있어서, S/D 구조(121)는 상이한 조성 및/또는 상이한 도펀트 농도를 가진 2 이상의 에피택셜층을 포함한다. 일부 실시형태에 있어서, Si1 -x-yGexSny 에피택셜층(121)에서의 Ga 농도는 핀 구조(104)와의 거리가 증가함에 따라 상승한다. 핀 구조(104)에 가까운 영역에서의 Ga 농도는 S/D 구조(121)의 외부 표면에 가까운 영역에서의 Ga 농도보다 작다. Ga 농도는 점진적으로 변할 수도 또는 계단식으로 변할 수도 있다.
일부 실시형태에서는, Si1 -x- yGexSny층의 에피택셜 성장 중에 인시추 도핑 기술로 Ga가 S/D 에피택셜층(121)에 도핑된다. Ga의 소스는 예컨대 트리메틸갈륨(TMG) 및/또는 트리에틸갈륨(TEG)이다. Ga 소스 가스의 유속 또는 유량을 변화시킴으로써(예컨대, 점진적으로 증가시킴으로써), S/D 에피택셜층(121) 내에서의 Ga 농도를 조절하는 것이 가능하다. 소정의 실시형태에 있어서, 상이한 소스 및/또는 도펀트 가스 흐름을 가진 다중 에피택셜 성장 공정을 수행하여 Ga의 경사 프로파일을 형성한다. 에피택셜 성장은 분자선 에피택시(MBE), 화학적 기상 증착(CVD) 및/또는 원자층 증착(ALD), 또는 임의의 조건에 맞는 에피택셜 공정을 사용하여 수행될 수 있다. 붕소 및/또는 인듐도 인시추 도핑 기술에 의해 SiGe 에피택셜층에 도입될 수 있다.
다른 실시형태에 있어서, 이온 주입 방법이 Si1 -x- yGexSny S/D 에피택셜층(121)에 Ga를 도입하는데 사용된다. 이러한 경우에, Ga 이온 주입은, Si1 -x- yGexSny S/D 에피택셜층(121)이 형성된 후에 그리고 Si1 -x- yGexSny S/D 에피택셜층(121)이 층간 유전체층(예컨대, 층(115)(도 6 참조))으로 덮이기 전에 행해진다. 소정의 실시형태에 있어서, Ga 이온 주입은 컨택 개구부(예컨대, 도 18b의 개구부(149) 또는 도 20b의 개구부(149'))가 형성된 후에 행해진다. 주입 에너지는 일부 실시형태에서는 약 1 keV 내지 10 keV의 범위 내에 있고, 다른 실시형태에서는 약 3 keV 내지 8 keV의 범위 내에 있다. 소정의 실시형태에 있어서, 상이한 도즈량 및/또는 가속 에너지를 가진 다중 에피택셜 성장 공정을 수행하여 Ga의 경사 프로파일을 형성한다. 붕소 및/또는 인듐도 이온 주입 공정에 의해 SiGe 에피택셜층에 도입될 수 있다.
다른 실시형태에 있어서, 플라즈마 도핑 방법이 Si1 -x- yGexSny S/D 에피택셜층(121)에 Ga를 도입하는데 사용된다. 이러한 경우에, 플라즈마 도핑 공정은, Si1 -x- yGexSny S/D 에피택셜층(121)이 형성된 후에 그리고 Si1 -x- yGexSny S/D 에피택셜층(121)이 층간 유전체층(예컨대, 층(115))으로 덮이기 전에 행해진다. 소정의 실시형태에 있어서, 플라즈마 도핑 공정은 컨택 개구부(예컨대, 도 18b의 개구부(149) 또는 도 20b의 개구부(149'))가 형성된 후에 행해진다.
n타입 FET의 경우, Si:P(P가 도핑된 실리콘), SiC:P, 및/또는 SiC가 S/D 구조(120)로서 사용되어 n타입 FinFET을 형성할 수 있다. 일부 실시형태에서는, As가 S/D 구조(120)에 포함된다. 일부 실시형태에 있어서, S/D 구조(120)는 상이한 조성 및/또는 상이한 도펀트 농도를 가진 2 이상의 에피택셜층을 포함한다.
도 4a 및 도 4b에 도시하는 바와 같이, 일부 실시형태에서는, Y 방향의 S/D 구조(120 및/또는 121)의 단면이 실질적으로 육각형 형상을 가지며, 다른 실시형태에서는 S/D 구조(120 및/또는 121)의 단면이 다이아몬드 형상, 기둥 형상 또는 막대 형상을 갖는다. 일부 실시형태에 있어서, Y 방향의 S/D 구조의 폭(WSD)은 약 25 nm 내지 약 100 nm의 범위 내에 있다. 일부 실시형태에 있어서, Y 방향의 S/D 구조의 두께(WEPI)는 약 2 nm 내지 약 10 nm의 범위 내에 있다.
S/D 구조(120 및 121)가 형성된 후, 도 5a 내지 도 5c에 도시하는 바와 같이, S/D 구조(120 및 121)를 덮기 위해 더미 게이트 구조의 측벽 스페이서 상에 라이너층 또는 컨택 에칭 정지층(CESL)으로서의 제1 절연층(122)이 퇴적된다. 제1 절연층(122)은 후속으로 형성되는 유전체 재료의 패터닝 중에 에칭 정지부로서 소용된다. 부 실시형태에 있어서, 제1 절연층(122)은 SiO2, SiCN, SiON, SiN, 및 기타 적절한 유전체 재료를 포함한다. 일 실시형태에서는, SiN이 사용된다. 제1 절연층(122)은 전술한 재료들의 조합을 포함하는 복수의 층으로 이루어질 수 있다. 제1 절연층(122)은 PVD, CVD 또는 ALD 등의 하나 이상의 공정을 통해 퇴적될 수 있지만, 임의의 조건에 맞는 공정이 이용될 수도 있다. 다른 재료 및/또는 공정이 사용될 수도 있다. 일부 실시형태에 있어서, 제1 절연층(122)은 약 0.5 nm와 약 10 nm 사이의 두께를 갖는다. 다른 실시형태에서는 다른 두께가 이용될 수도 있다.
제1 절연층(122)이 형성된 후에, 도 6a 내지 도 6c에 도시하는 바와 같이, 제1 절연층(122) 위에 제1 희생층(115)이 형성된다. 일부 실시형태에 있어서, 제1 희생층(115)은 SiO2, SiCN, SiON, SiOC, SiOH, Si3N4, 또는 기타 적절한 유전체 재료 등의 실리콘계 유전체 재료로 이루어진 하나 이상의 층을 포함한다. 일부 실시형태에 있어서, 제1 희생층(115)은 CVD, PVD, ALD, FCVD, 또는 스핀온글래스 공정 등의 성막 공정을 통해 형성될 수 있지만, 임의의 조건에 맞는 공정이 이용될 수도 있다. 후속하여, 제1 절연층(122)의 일부가 예컨대 에칭 공정, CMP 등을 이용하여 제거되어 더미 게이트 전극의 상측 표면을 노출한다. 일부 실시형태에 있어서, S/D 구조(121) 내의 Ga가 제1 절연층(122) 및/또는 유전체층(115)으로 확산된다.
후속하여, 도 7a 내지 도 7c에 도시하는 바와 같이, 제1 희생층(115)이 Z 방향으로 더미 게이트 전극(90)의 중간부의 높이만큼 부분적으로 리세싱되어 개구부(116)를 형성한다. 제1 희생층(115)은 에치백 공정 및/또는 습식 에칭에 의해 리세싱될 수 있다. 일부 실시형태에 있어서, 리세싱된 제1 희생층(115)의 잔여 두께는 약 40 nm 내지 약 200 nm의 범위 내에 있다.
도 8a 내지 도 8c에 도시하는 바와 같이, 개구부(116)가 절연 재료로 충전됨에 따라 마스크층(95)을 형성한다. 일부 실시형태에서, 마스크층(95)은 SiOC, SiC, SiON, SiCN, SiOCN, Si3N4 및/또는 SiO2로 된 하나 이상의 층으로 구성된다. 일 실시형태에서는, Si3N4가 사용된다. 마스크층(95)은 PVD, CVD 또는 ALD 등의 하나 이상의 공정을 통해 퇴적될 수 있지만, 임의의 조건에 맞는 공정이 이용될 수도 있다. 도 9a 내지 도 9c에 도시하는 바와 같이, 마스크층(95)과 하드 마스크층(80)의 상측 표면을 평탄화하기 위해 에치백 공정 또는 CMP 등의 평탄화 공정이 수행될 수 있다. 평탄화 공정에 의해, 하드 마스크층(80)이 제거되고, 더미 게이트 전극층(90)의 상측 표면이 노출된다.
후속하여, 도 10a 내지 도 10c에 도시하는 바와 같이, 더미 게이트 전극(90) 및 더미 게이트 유전체층(91)이 제거된다. 제거 공정은 하나 이상의 에칭 공정을 포함할 수 있다. 예를 들어, 일부 실시형태에 있어서, 제거 공정은 건식 에칭 또는 습식 에칭 중 하나를 사용하여 선택적으로 에칭하는 것을 포함한다. 건식 에칭이 사용될 경우, 공정 가스는 CF4, CHF3, NF3, SF6, Br2, HBr, Cl2, 또는 이들의 조합을 포함할 수 있다. N2, O2, 또는 Ar 등의 희석 가스가 선택적으로 사용될 수도 있다. 습식 에칭이 사용될 경우, 에칭액(에칭제)은 NH4OH:H2O2:H2O (APM), NH2OH, KOH, HNO3:NH4F:H2O, 및/또는 등등을 포함할 수 있다. 더미 게이트 유전체층은 묽은 HF산 등의 습식 에칭 공정을 이용하여 제거될 수 있다. 다른 공정 및 재료가 사용될 수도 있다.
더미 게이트 구조가 제거된 후에, 도 11a 내지 도 11c에 도시하는 바와 같이, 금속 게이트 구조가 형성된다. 게이트 유전체층(131)이 핀 구조(102)의 채널 영역 위에 형성된다. 일부 실시형태에서는, 게이트 유전체층(131)이 하나 이상의 하이-k 유전체층(예컨대, 3.9보다 높은 유전 상수를 가짐)을 포함한다. 예를 들어, 하나 이상의 게이트 유전체층은 금속 산화물 또는 Hf, Al, Zr의 규산염, 이들의 조합 그리고 이들의 다층으로 된 하나 이상의 층을 포함할 수도 있다. 기타 적절한 재료는 금속 산화물, 금속 합금 산화물, 및 이들의 조합의 형태로, La, Mg, Ba, Ti, Pb, Zr를 포함한다. 예시적인 재료는 MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, SiCN, SiON, Si3N4, Al2O3, La2O3, Ta2O3, Y2O3, HfO2, ZrO2, HfSiON, YGexOy, YSixOy, LaAlO3 등을 포함한다. 게이트 유전체층(131)의 형성 방법은 분자빔 증착(MBD), ALD, PVD 등을 포함한다. 일부 실시형태에 있어서, 게이트 유전체층(131)은 약 0.5 nm 내지 약 5 nm의 두께를 갖는다. 일부 실시형태에서는, 게이트 유전체층(131)이 측벽 스페이서(134)의 측면 상에도 형성된다.
일부 실시형태에 있어서, 게이트 유전체층(131)을 형성하기 전에 채널 영역(104) 위에 계면층(도시 생략)이 형성되고, 게이트 유전체층(131)은 그 계면층 위에 형성된다. 계면층은 후속 형성되는 하이-k 유전체층을 하부의 반도체 재료로부터 보호하는 것을 돕는다. 일부 실시형태에 있어서, 계면층은 화학적 반응으로 형성될 수도 있는 화학적 실리콘 산화물이다. 예를 들어, 화학적 실리콘 산화물은 탈이온수 + 오존 (DIO3), NH4OH + H2O2 + H2O (APM), 또는 다른 방법을 이용해서 형성될 수도 있다. 다른 실시형태는 계면층에 대해 상이한 재료 또는 공정을 사용한다. 일 실시형태에 있어서, 계면층은 약 0.2 nm 내지 약 1 nm의 두께를 갖는다.
게이트 유전체층(131)이 형성된 후, 게이트 유전체층(131) 위에 게이트 전극(130)이 형성된다. 게이트 전극(130)은 W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt, 및 Zr으로 이루어진 그룹에서 선택된 금속일 수 있다. 일부 실시형태에 있어서, 게이트 전극(130)은 TiN, WN, TaN, 및 Ru로 이루어진 그룹에서 선택된 금속을 포함한다. Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni 및 Ni-Ta 등의 금속 합금이 사용될 수도 있고/있거나 WNx, TiNx, MoNx, TaNx, 및 TaSixNy 등의 금속 질화물이 사용될 수도 있다. 일부 실시형태에 있어서, 게이트 전극(130)은 약 5 nm 내지 약 100 nm의 두께를 갖는다. 게이트 전극(130)은 ALD, CVD, PVD, 도금, 또는 이들의 조합 등의 적절한 공정을 이용해서 형성될 수 있다. 과량 재료를 제거하기 위해 CMP 등의 평탄화 공정이 수행될 수도 있다.
본 개시내용의 소정의 실시형태에 있어서, 게이트 전극(130)은 게이트 유전체층(131) 상에 배치되는 하나 이상의 일함수 조절층(도시 생략)을 포함한다. 일함수 조절층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC으로 된 단일층, 또는 이들 재료 중 2개 이상의 재료로 이루어진 다층과 같은 전도성 재료로 이루어진다. n채널 FinFET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조절층으로서 이용되고, p채널 FinFET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조절층으로서 이용된다.
그런 다음, 도 12a 내지 도 12c에 도시하는 바와 같이, 게이트 전극(130), 게이트 유전체층(131) 및 일함수 조절층이 리세싱되고, 도 13a 내지 도 13c에 도시하는 바와 같이, 리세싱된 게이트 전극(130) 상에 게이트 캡층(132)이 형성된다. 일부 실시형태에 있어서, 게이트 전극(130)이 주로 W로 구성될 경우, 게이트 전극은 예컨대 24℃ 내지 150℃의 온도 범위에서 그리고 1 Torr 미만의 압력에서 Cl2/O2/BCl3를 사용한 건식 에칭 공정을 사용하여 리세싱될 수 있다.
게이트 전극(130)을 리세싱한 후에, 도 13a 내지 도 13c에 도시하는 바와 같이, 후속 공정 시에 게이트 전극(130)을 보호하기 위해 오목부 안에 게이트 캡층(132)이 형성된다. 일부 실시형태에 있어서, 게이트 캡층(132)은 SiO2, SiCN, SiON, Si3N4, Al2O3, La2O3, 이들의 조합 등을 포함하지만, 기타 적절한 유전체막이 사용될 수도 있다. 게이트 캡층(132)은 예컨대 CVD, PVD, 스핀온 등을 사용하여 형성될 수도 있다. 다른 적절한 공정 단계들이 사용될 수도 있다. 과량 재료를 제거하기 위해 CMP 등의 평탄화 공정이 수행될 수도 있다.
도 14a 내지 도 14c에 도시하는 바와 같이, S/D 구조(120 및 121)의 양측 영역으로부터 제1 희생층(115)이 적어도 부분적으로 제거되어 개구부(116)를 형성한다. 일부 실시형태에서는, 제1 희생층(115) 전체가 제거된다. 제1 희생층(115)은 건식 에칭 및/또는 습식 에칭 등의 적절한 에칭 공정에 의해 제거될 수 있다. 에칭 공정은 제1 절연층(122)에서 실질적으로 멈춘다. 일부 실시형태에 있어서, 제1 절연층(122)은 약 0.5 nm와 약 10 nm 사이의 두께를 갖는다.
도 15a 내지 도 15c에 도시하는 바와 같이, 개구부(116)가 형성된 후에, 제2 희생층(140)이 개구부(116) 안에 형성된다. 제2 희생층(140)은 제1 절연층(122) 및 격리 절연층(105)의 재료에 대해 높은 에칭 선택비(예컨대 5 이상)를 갖는 재료로 구성된다. 일부 실시형태에 있어서, 제2 희생층(140)은 Si, SiGe, SiC, Ge, SiGeC 및 GeSn 등의 IV족 원소 또는 화합물 재료로 이루어진 하나 이상의 층으로 제조되며, 결정질, 다결정질 또는 비정질일 수도, 또는 도핑되거나 도핑되지 않을 수도 있다. 다른 실시형태에서, 제2 희생층(140)은 SiOC, SiC, SiON, SiCN, SiOCN, Si3N4 및/또는 SiO2로 된 하나 이상의 실리콘계 유전체층으로 구성된다. 알루미늄 산화물, 알루미늄 산탄화물(oxy-carbide) 및 알루미늄 산질화물(oxy-nitride) 등의 알루미늄계 유전체 재료가 사용될 수도 있다. SOC(spin-on-carbon) 방법도 사용될 수 있다. 소정의 실시형태에 있어서, 제2 희생층(140)은, GaAs, GaN, InGaAs, InAs, InP, InSb, InAsSb, AlN 및/또는 AlGaN을 포함하지만 이에 한정되지 않는 III-V족 화합물 반도체로 된 하나 이상의 층으로 구성된다. 제2 희생층(140)은 PVD, CVD 또는 ALD 등의 하나 이상의 공정을 통해 퇴적될 수 있지만, 임의의 조건에 맞는 공정이 이용될 수도 있다. 다른 재료 및/또는 공정이 사용될 수도 있다. 일 실시형태에서는, 비정질 또는 폴리 Si가 제2 희생층(140)으로서 사용된다. 다른 실시형태에서는, 비정질 또는 폴리 Si1 - xGex가 제2 희생층(140)으로서 사용되며, 여기서 x는 0.4 이하이다.
제2 희생층(140)의 상측 표면을 평탄화하기 위해 에치백 공정 또는 CMP 등의 평탄화 공정이 수행될 수 있다. 평탄화 공정에 의해, 게이트 캡층(132)의 상측 표면이 노출된다. 평탄화 공정 후에, 제1 절연층(122)의 표면에서 측정되는 제2 희생층의 높이(Hsacr)는 일부 실시형태에 있어서 약 100 nm 내지 약 350 nm의 범위 내에 있다.
그런 다음, 도 16a 내지 도 16c에 도시하는 바와 같이, 제2 희생층(140)이 형성된 후에, 제2 희생층(140) 위에 마스크 패턴이 형성되고, 마스크 패턴을 에칭 마스크로서 이용하여, 제2 희생층(140)이 건식 에칭을 사용해 패터닝되고, 그에 따라 S/D 구조(120 및 121) 사이에 개구부(144)를 형성한다. 일부 실시형태에 있어서, 에칭은 제1 절연층(122)에서 실질적으로 멈춘다. 도 16a 내지 도 16c는 마스크층이 제거된 후의 구조를 도시한다.
마스크 패턴은 포토 에칭 단계를 이용해서 적절한 마스크층을 패터닝함으로써 형성될 수 있다. 에칭 단계는 상이한 플라즈마 가스들을 사용한 다중 에칭 공정을 포함할 수 있다. 일부 실시형태에 있어서, 마스크 패턴은 제2 희생층(140)과 게이트 캡층(132) 위에서 X 방향으로 연장된다. 마스크 패턴은 SiO2, Si3N4 및/또는 SiON, 및/또는 TiN, 또는 기타 적절한 재료 등의 유전체 재료로 이루어진 하나 이상의 층으로 구성된다. 마스크 패턴용 재료는 PVD, CVD 또는 ALD 등의 하나 이상의 공정을 통해 퇴적될 수 있지만, 임의의 조건에 맞는 공정이 이용될 수도 있다. 다른 재료 및/또는 공정이 사용될 수도 있다.
제2 희생층(140)으로서 Si계 재료(예컨대, 폴리 Si 또는 비정질 Si)가 사용될 경우에, 에칭은 예컨대 HBr를 포함하는 가스 또는 Cl2 및 SF6를 포함하는 가스를 사용한 플라즈마 건식 에칭에 의해 수행될 수 있다. 제2 희생층(140)으로서 SOC(스핀-온-카본)가 사용될 경우에, 에칭은 예컨대 N2를 포함하는 가스 또는 SO2 및 O2를 포함하는 가스를 사용한 플라즈마 건식 에칭에 의해 수행될 수 있다. FCVD에 의해 형성된 Si 산화물계 재료가 제2 희생층으로서 사용될 경우, 에칭은 예컨대 플루오로카본 및/또는 불소를 포함하는 가스를 사용한 플라즈마 건식 에칭에 의해 수행될 수 있다.
제2 희생층(140)으로서 Ge계 재료(예컨대, Ge 또는 SiGe)가 사용될 경우에, 에칭은 플루오로카본을 포함하는 가스 또는 할로겐을 포함하는 가스를 사용한 플라즈마 건식 에칭에 의해 수행될 수 있다. 에칭 시에, 기판은 약 20℃ 내지 약 200℃ 사이의 온도로 가열될 수 있다.
일부 실시형태에 있어서, Y 방향의 개구부 폭(WSP)은 약 5 nm 내지 약 100 nm의 범위 내에 있다. 소정의 실시형태에 있어서, 개구부 폭(WSP)은 약 10 nm 내지 약 40 nm의 범위 내에 있다. 그 폭(Wsp)은 설계 규칙 및/또는 반도체 디바이스의 타입에 따라 다른 값일 수도 있다.
도 16a와 도 16c에 도시하는 바와 같이, 일부 실시형태에서는 제1 절연층(122) 및/또는 게이트 캡층(132)이 제2 희생층(140)의 패터닝 시에 실질적으로 에칭되지 않음을 알아야 한다. 다시 말해, 제1 절연층(122) 및/또는 게이트 캡층(132)용의 재료는 제2 희생층(140)에 대해 높은 에칭 선택비(예컨대, 5 이상)을 갖는다(즉, 제2 희생층보다 에칭률이 낮다).
후속하여, 도 17a 내지 도 17c에 도시하는 바와 같이, 패터닝된 제2 희생층(140) 및 격리 절연층(105) 위에 라이너층인 제2 절연층(146)이 등각으로 형성된다. 제2 절연층(146)은 측벽 스페이서(134)과 게이트 캡층(132) 상에도 형성된다.
일부 실시형태에 있어서, 제2 절연층(146)은 SiO2, SiCN, SiON, SiCN, SiOCN 및 Si3N4를 포함하지만, 기타 적절한 유전체 재료도 사용될 수도 있다. 일 실시형태에 있어서, Si3N4 등의 실리콘 질화물계 유전체 재료가 사용된다. 제2 절연층(146)은 전술한 재료들의 조합을 포함하는 복수의 층으로 이루어질 수도 있다. 일 실시형태에서는, 적어도 하나가 실리콘 질화물계 재료인, 2개 층의 실리콘계 유전체 재료가 제2 절연층(146)으로서 사용된다. 다른 실시형태에서는, 알루미늄계 유전체층이 제2 절연층(146)의 1개 층으로서 사용된다. 소정의 실시형태에 있어서, 제2 절연층(146)은 실리콘 질화물계 유전체층 및 실리콘 질화물계 재료 이외의 다른 재료로 이루어진 유전체층을 포함한다.
제2 절연층(146)은 실리콘에 대한 SiO2의 에칭률에 비교하여 실리콘에 대한 선택적인 에칭률이 높다. 예를 들어, H3PO4에서의 실리콘 질화물, 실리콘 산화물 및 실리콘의 에칭률은 각각 약 50:5:1이다.
제2 절연층(146)은 PVD, CVD, 원자층 증착(MLD) 또는 ALD 등의 하나 이상의 공정을 통해 퇴적될 수 있지만, 임의의 조건에 맞는 공정이 이용될 수도 있다. 다른 재료 및/또는 공정이 사용될 수도 있다. ALD의 경우, 예를 들어, SiH4(실란), SiH2Cl2(디클로로실란) 및/또는 SiCl4(실리콘 사염화물), 및/또는 질화물 함유 라이너층을 위한 기타 적합한 실리콘 함유 전구체가 ALD 공정을 위한 전구체로서 사용될 수도 있다.
일부 실시형태에 있어서, 제2 희생층(146)의 퇴적 온도는 약 500℃보다 낮게 유지된다. 다른 실시형태에서는, 그 온도가 약 400℃보다 낮다. 이 온도는 이미 형성된 금속-게이트/하이-k 유전체 스택의 임계 전압에 미치는 열충격(thermal impact)을 최소화하도록 유지된다.
일부 실시형태에 있어서, 제2 절연층(146)은 약 1 nm와 약 15 nm 사이의 두께를 갖는다. 다른 실시형태에서는, 그 두께가 약 3 nm 내지 약 10 nm이다. 다른 실시형태에서는 다른 두께가 이용된다.
제2 절연층(146)이 형성된 후에, 개구부(144)를 충전하고 제2 희생층(140)을 덮도록 제1 층간 유전체(ILD)층(145)이 형성된다.
ILD층(145)은 단층 또는 다층을 포함할 수 있다. 일부 실시형태에 있어서, ILD층(145)은 SiO2, SiCN, SiOC, SiON, SiOCN, Si3N4 또는 로우-k 재료를 포함하지만, 다른 적절한 유전체막이 사용될 수도 있다. ILD층(145)은 CVD, PECVD 또는 ALD, FCVD, 또는 스핀온글래스 공정에 의해 형성될 수 있다. 과량 재료를 제거하기 위해 CMP 등의 평탄화 공정이 수행될 수도 있다. 평탄화 공정에 의해, 일부 실시형태에 있어서 제2 희생층(140)(및 캡 절연층(132))의 상측 표면이 노출된다.
FCVD이 이용될 경우, 일부 실시형태에서는 유동성 격리 유전체 전구체에 대해 경화 공정이 수행된다. 경화 공정은 유동성 격리 유전체 전구체를 실리콘 산화물층과 같은 유전체층으로 이동시키기 위해, UV 경화, 오존(O3) 플라즈마 경화 또는 저온 O3 플라즈마 + UV 경화 (LTB + UV 경화)를 포함할 수 있다. 일부 실시형태에 있어서, UV 경화 공정의 처리 온도 범위는 약 0℃와 약 10℃ 사이이다. 일부 실시형태에 있어서, O3 플라즈마 경화 공정의 처리 온도 범위는 약 100℃와 약 250℃ 사이이다. 일부 실시형태에서는 LTB + UV 경화 공정의 처리 온도 범위는 약 30℃와 약 50℃ 사이이다. 경화 공정은 일부 실시형태에 있어서 공정 시간을 단축하기 위해 퇴적 공정 후에 한 번만 수행될 수도 있지만, 이에 한정되는 것은 아니다. 퇴적 공정과 경화 공정은 교대로 수행될 수 있다. 다른 실시형태에 있어서, 유동성 격리 유전체 전구체는 또한 질소, 산소, 오존 또는 증기를 직접 도입함으로써 산화 공정을 통해 유전체층으로 직접 이동할 수 있다.
ILD층의 구조적 밀도를 더욱 증가시키기 위해, 경화 공정 후에, 열처리 공정이 절연 유전체층에 대해 수행될 수 있다. 열처리 공정은 열처리 공정(습식 어닐링) 및 질소 함유 열처리 공정(건식 어닐링)을 포함하는 증기를 포함한다. 일부 실시형태에서는, 증기를 함유한 열처리의 처리 온도 범위가 약 400℃와 약 1000℃ 사이이고, 질소를 함유한 열처리 공정의 처리 온도가 약 1000℃와 약 1200℃ 사이이다. 다른 실시형태에서는, 열처리 온도가 예컨대 자외선 열처리(UVTP, ultra violet thermal processing) 공정에서 그 막을 자외선에 노출시킴으로써 약 400℃로 저하될 수 있다.
경화 또는 처리 후에, ILD층은 일부 실시형태에 있어서 6 미만의 비유전율(relative permittivity)을 가질 수 있다.
다른 실시형태에 있어서, ILD층(145)을 형성하기 위해 스핀온유전체(SOD) 공정이 수행된다. 이 실시형태에 있어서, 질화물 함유 라이너층인 제2 절연층(146)은 SOD 공정에 의해 컨택 격리 영역 내의 퇴적된 격리 유전체층에 적절한 중간층(inter layer)을 제공하기 위해 이전의 공정에서 형성된다. 따라서, ILD층은 적절한 전구체를 이용한 SOD 공정에 의해 형성될 수 있다.
ILD층(145)을 위한 SOD 공정에서, 전구체는 실록산, 메틸실록산, 폴리실라잔 및 하이드로젠실세스퀴옥산, 퍼하이드로폴리실라잔(PHPS), 및 기타 적합한 재료 등의 유기규소 화합물일 수 있다. SOD 전구체는 스핀온 화학물질의 코팅 용액에 일반적으로 사용되는 상용 유기 용매에 용해된다. 적절한 유기 용매는 예컨대 디부틸에테르(DBE), 톨루엔, 자일렌, 프로필렌글리콜모노메틸에테르아세테이트(PGMEA), 에틸 락테이트 및 이소프로필 알콜(IPA) 등을 포함한다. 일부 실시형태에서는, 자일렌이 PHPS 대신에 용매로서 사용된다. 용액 중의 SOD 전구체의 농도는 용액의 농도(즉, 점도) 및 코팅의 두께를 조절하기 위해 변할 수 있다. 일부 실시형태에서는, 약 4 중량% 내지 약 30 중량%의 SOD 전구체를 함유하는 용액이 사용될 수 있다. 다른 실시형태에서는, 약 8 중량% 내지 약 20 중량%의 SOD 전구체를 함유하는 용액이 사용된다. 계면 활성제 및 결합제 등의 부가적인 소량의 첨가제가 용액에 포함될 수 있다.
전구체 스핀온 공정 시에 SOD 전구체를 웨이퍼 중심으로부터 엣지로 균일하게 퍼지게 하기 위해 웨이퍼가 회전된다. 기판 상에서의 SOD 전구체 코팅을 위한 캐스트 회전의 스핀 속도는 일부 실시형태에 있어서, 12인치 웨이퍼에 대해 100 rpm 내지 3000 rpm이다. 일부 실시형태에서는 SOD 전구체의 다이나믹 디스펜스 속도가 약 1 ml/sec이고, 디스펜스 퍼들은 3000 rpm보다 낮은 회전 속도에서 웨이퍼의 엣지까지 완전히 미친다. 따라서, SOD 전구체는 컨택 격리 홀의 바닥부를 완전히 덮고 개구부(144)를 충전할 수 있다.
후속하여, SOD 퇴적 후에 SOD층을 안정시키기 위해 프리베이킹 공정이 행해진다. 프리베이킹 공정은 일부 실시형태에서는 대기 분위기에서 약 100℃ 내지 약 200℃ 범위의 저온에서 수행된다. 프리베이킹 공정 후에 SOD층을 치밀화하기 위해 열처리 공정이 행해진다. 열처리 공정은 일부 실시형태에서는 약 400℃ 내지 약 1100℃ 범위의 고온에서 수행되는 어닐링 공정이다. 어닐링 공정은 가스 함유 증기, O2 및 H2 가스를 사용하는 습식 어닐링 공정 또는 N2 및 O2 가스를 포함한 가스를 사용하는 건식 어닐링 공정일 수 있다. 다른 실시형태에서는, 열처리 공정이 약 150℃ 내지 약 400℃의 범위의 저온에서 플라즈마를 사용한다.
후속하여, 도 18a 내지 도 18d에 도시하는 바와 같이, 제2 희생층(140)이 제거되고, 그에 따라 제1 절연층(122)으로 덮이는 S/D 구조(120, 121)를 노출시키기 위한 컨택 개구부(148 및 149)가 형성된다. 제2 희생층(140)을 제거하기 위한 에칭 공정은 등방성 또는 비등방성일 수 있다. 또한, 제1 절연층(122)이 제거되고, 그에 따라 S/D 구조(120, 121)가 노출된다.
제2 희생층(140)으로서 Si계 재료(예컨대, 폴리-Si 또는 비정질 Si)가 사용될 경우에, 에칭은 Cl2 및 NF3을 포함하는 가스 또는 F2를 포함하는 가스를 사용한 플라즈마 건식 에칭, 또는 NH4OH 및/또는 테트라메틸암모늄(TMAH)을 사용한 습식 에칭에 의해 수행될 수 있다. 제2 희생층(140)으로서 SOC(스핀-온-카본)가 사용될 경우에, 에칭은 예컨대 N2를 포함하는 가스 또는 SO2 및 O2를 포함하는 가스를 사용한 플라즈마 건식 에칭에 의해 수행될 수 있다. FCVD에 의해 형성된 Si 산화물계 재료가 제2 희생층으로서 사용될 경우, 에칭은 예컨대 HF 또는 BHF(buffered HF)를 사용한 습식 에칭에 의해 수행될 수 있다.
제2 희생층(140)으로서 Ge계 재료(예컨대, Ge 또는 SiGe)가 사용될 경우에, 에칭은 예컨대 오존을 사용한 플라즈마 건식 에칭 또는 NH4OH과 H2O2을 함유하는 용액이나 HCl과 H2O2을 함유하는 용액을 사용한 습식 에칭에 의해 수행될 수 있다.
잔여 제1 절연층(122)은 적절한 에칭 공정을 이용하여 제거될 수 있다. 일부 실시형태에 있어서, 제1 절연층(122)의 에칭 시에, 제2 절연층(146)이 제1 절연층(122)과 동일하거나 유사한 재료로 구성되는 경우에, 제2 절연층(146)도 에칭된다. 소정의 실시형태에 있어서, 제2 절연층(146)은 컨택 개구부(148 및 149)의 벽으로부터 완전히 제거된다. 그러나, 이러한 경우라도, 제2 절연층(146)은 일부 실시형태에 있어서 ILD층(145)의 바닥부에 남게 된다.
제2 희생층(140)의 에칭률이 다른 재료보다 높기 때문에, 다른 층, 예컨대 게이트 캡층(132), 측벽 스페이서(134), 제1 절연층(122), ILD층(145) 및/또는 제2 절연층(146)의 손상 없이 제2 희생층(140)을 제거하는 것이 가능하다.
일부 실시형태에 있어서, 개구부(148, 149)의 Y 방향을 따른 폭(WCH)은 약 10 nm 내지 약 100 nm의 범위 내에 있다. 다른 실시형태에서는, 폭(WCH)이 약 15 nm 내지 약 50 nm의 범위 내에 있다.
도 4a 내지 도 4c와 관련하여 설명한 공정에서 수행되는 인시추 에피택셜 도핑에 추가하여 또는 대신하여, 일부 실시형태에 있어서, S/D 에피택셜층(121)에 Ga를 도입하기 위한 이온 주입 공정 및/또는 플라즈마 도핑 공정이 수행된다.
제2 희생층과, S/D 구조(120, 121) 상에 형성된 제1 절연층(122)이 제거된 후에, 컨택 개구부(148, 149)에 전도성 재료가 충전됨으로써, 도 19a 내지 도 19c에 도시하는 바와 같이, S/D 컨택(150)이 형성된다.
일부 실시형태에서는, 노출된 S/D 구조(120, 121) 상에 실리사이드층(127)이 형성된다. 금속 실리사이드 형성 공정은 S/D 구조의 측면부 상에 금속 실리사이드를 형성할 수 있다. 금속 실리사이드 형성 공정은 S/D 구조 상의 금속막 퇴적, S/D 구조의 계면 또는 표면에 금속 실리사이드를 형성하기 위한 열처리, 및 미반응 잉여 금속을 제거하기 위한 에칭 공정을 포함할 수 있다. 금속 실리사이드는 WSix, TiSix, NiSix, CoSix, NiCoSix, 및 TaSix를 포함하지만, 다른 적절한 실리사이드 재료가 사용될 수도 있다. 일부 실시형태에 있어서, S/D 구조(120, 121)는 Ga를 포함하고, 실리사이드층(127)도 Ga를 포함한다. Ti, Ni, Co, Ta 및 W 중 하나 이상과 반응하는 Si, Ge 및 Sn 중 하나 이상을 함유한 다른 IV족의 금속 합금이 실리사이드층(127)으로서 사용될 수 있다. S/D 구조(120, 121)가 Si를 포함하지 않을 경우, 실리사이드층(127)은 Si 소스(가스 또는 Si층)와 금속 소스(가스 또는 금속층) 사이의 반응으로부터 형성된다.
일부 실시형태에 있어서, 실리사이드층은 약 0.5 nm와 약 10 nm 사이의 두께를 갖는다. 다른 실시형태에서는, 실리사이드층이 제조 공정의 이 스테이지에서는 형성되지 않고, 이전 제조 스테이지에서, 예컨대 제1 절연층(122)의 형성 전에, 형성될 수도 있다. 일부 실시형태에서는, 제2 절연층(146)과 격리 절연층(105) 상에 또한 금속막이 형성된다. 일부 실시형태에서는, S/D 에피택셜층 상에 형성되지 않은 금속막과, 실리사이드 층을 형성하는데 쓰이지 않은 금속막이 적절한 에칭 단계에 의해 제거된다. 다른 실시형태에는, 금속막이 제거되지 않고 남겨진다.
S/D 컨택(150)은 단일층 또는 다층 구조를 포함할 수 있다. 예를 들어, 일부 실시형태에 있어서, 컨택(150)은 확산 배리어층, 어드히젼층 등의 컨택 라이너층, 및 컨택 개구부(148, 149) 내의 컨택 라이너층 위에 형성된 컨택 본체부를 포함한다. 컨택 라이너층은 ALD, CVD 등에 의해 형성된 Ti, TiN, Ta, TaN 등을 포함할 수 있다. 컨택 본체부는 Ni, Ta, TaN, W, Co, Ti, TiN, Al, Cu, Au, 이들의 합금, 이들의 조합 등으로 이루어진 하나 이상의 층 등의 전도성 재료를 퇴적하여 형성될 수도 있지만, 다른 적절한 금속이 사용될 수도 있다. ILD층(145)의 표면으로부터 과량 재료를 제거하기 위해 CMP 등의 평탄화 공정이 수행될 수도 있다.
S/D 컨택(150)이 형성된 후에, 일부 실시형태에 있어서, 핀 구조(102)의 상단부에서 측정되는, 게이트 캡층(132)을 포함한 게이트 구조의 높이(Hg)는 약 20 nm 내지 약 100 nm의 범위 내에 있고, 핀 구조(102)의 상단부에서 측정되는 금속 게이트(130)의 높이는 약 10 nm 내지 60 nm의 범위 내에 있다.
컨택(150)을 형성한 후에, 추가 CMOS 공정이 추가 층간 유전체층, 컨택/비아, 상호접속 금속층, 및 패시베이션층 등의 다양한 피처를 형성하는데 이용된다.
도 20a 내지 도 22c는 본 개시내용의 다른 실시형태에 따른 반도체 디바이스 제조 공정에서의 다양한 공정을 도시한다. 다양한 도면 및 예시적인 실시형태 전체에 있어서, 같은 참조 번호는 같은 요소를 지정하는데 이용된다. 도 20a 내지 도 22c에서, "a"가 붙은 도면(예, 도 20a, 도 21a 등)은 투시도를 나타내며, "b"가 붙은 도면(예, 도 20b, 도 21b 등)은 도 3a에 표시한 선 Y1-Y1에 대응하는 Y 방향을 따른 단면도를 나타내고, "c"가 붙은 도면(예, 도 20c, 도 21c 등)은 도 3a에 표시한 선 X1-X1에 대응하는 X 방향을 따른 단면도를 나타낸다. 도 20a 내지 도 22c에 나타내는 공정의 이전, 동안, 이후에 추가 단계들이 제공될 수 있으며, 후술하는 단계들의 일부는 방법의 추가 실시형태를 위해 대체 또는 삭제될 수 있는 것은 물론이다. 단계/공정의 순서는 교체될 수도 있다. 도 1a 내지 도 19c에 대해 설명한 이상의 실시형태와 동일하거나 유사한 재료, 구성, 치수 및/또는 공정이 이하의 실시형태에서 채택될 수 있으며, 이에 대한 상세한 설명은 생략될 수 있다.
도 13a 내지 도 13c에 도시한 구조가 형성된 후에, 본 실시형태에서 제1 층간 유전체층으로서 사용되는 제1 희생층(115)은 도 20a 내지 도 20c에 도시하는 바와 같이, 컨택 개구부(148' 및 149')를 형성하도록 패터닝된다. 하나 이상의 리소그래피 및 에칭 공정이 컨택 개구부(148' 및 149')를 형성하는데 채택된다.
도 4a 내지 도 4c와 관련하여 설명한 공정에서 수행되는 인시추 에피택셜 도핑에 추가하여 또는 대신하여, 일부 실시형태에 있어서, S/D 에피택셜층(121)에 Ga를 도입하기 위한 이온 주입 공정 및/또는 플라즈마 도핑 공정이 수행된다.
도 19a 내지 도 19c에서 설명한 공정과 마찬가지로, 실리사이드 및/또는 저마나이드(germanide)층(127)이 노출된 S/D 구조(120, 121) 상에 형성된다. 도 21a 내지 도 21c에 도시하는 바와 같이, 전도성 재료층(150)이 개구부(148' 및 149') 및 ILD층(115)에 형성된다. S/D 컨택(150)을 위한 전도성 재료층은 단층 또는 다층 구조를 포함할 수 있다. 도 22a 내지 도 22c에 도시하는 바와 같이, ILD층(145)의 표면으로부터 과량의 재료를 제거하기 위해 CMP 등의 평탄화 공정이 수행될 수도 있다.
컨택(150)을 형성한 후에, 추가 CMOS 공정이 추가 층간 유전체층, 컨택/비아, 상호접속 금속층, 및 패시베이션층 등의 다양한 피처를 형성하는데 이용된다.
본 명세서에서는 모든 효과에 대해 반드시 논의하지 않고, 특정 효과가 모든 실시형태 또는 실시예에서 필요하지 않으며, 다른 실시형태 또는 실시예는 상이한 효과를 제공할 수 있는 것은 물론이다.
예를 들어, 본 개시내용에 있어서, p타입 FET을 위한 소스/드레인 에피택셜 구조에 Ga를 함유시킴으로써, p타입 FET을 위한 S/D 영역의 전기 특성(예컨대, 접촉 저항)을 개선시키는 것이 가능하다.
본 개시내용의 일 양태에 따르면, 반도체 디바이스는 전계효과트랜지스터(FET)를 포함한다. FET은 채널 영역 및 상기 채널 영역에 인접하여 배치된 소스/드레인 영역과, 상기 채널 영역 위에 배치된 게이트 전극을 포함한다. 채널 영역은 Si로 제조된다. 소스/드레인 영역은 Ga이 도핑된 SiGe, Ga이 도핑된 GeSn, Ga이 도핑된 SiGeSn 중 적어도 하나를 포함한 에피택셜층을 포함한다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 에피택셜층은 Ga이 도핑된 Si1 -x- yGexSny를 포함하고, 여기서 0.6 ≤ x ≤ 1.0이다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, FET는 p타입 FET이다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, Ga의 농도는 1 × 1018 atoms/cm3 내지 1 × 1022 atoms/cm3의 범위 내이다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, Ga의 농도는 5 × 1018 atoms/cm3 내지 7 × 1021 atoms/cm3의 범위 내이다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 에피택셜층은 붕소가 더 도핑된다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 에피택셜층은 인듐이 더 도핑된다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, Ga의 농도는 에피택셜층의 외부 표면으로부터 에피택셜층의 내부로 갈수록 감소한다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스는 p타입 핀 전계효과트랜지스터(FinFET)와 n타입 FinFET을 포함한 FinFET을 포함한다. p타입 FinFET은 제1 핀 구조, 제1 소스/드레인 구조, 및 제1 소스/드레인 구조와 접촉하는 제1 소스/드레인 컨택을 포함하고, n타입 FinFET은 제2 핀 구조, 제2 소스/드레인 구조, 및 제2 소스/드레인 구조와 접촉하는 제2 소스/드레인 컨택을 포함한다. 제1 및 제2 소스/드레인 구조 중 적어도 하나는 Ga이 도핑된 SiGe, Ga이 도핑된 GeSn, Ga이 도핑된 SiGeSn 중 적어도 하나를 포함한 제1 에피택셜층을 포함한다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 제1 소스/드레인 구조는 제1 에피택셜층을 포함한다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 제1 에피택셜층은 Ga이 도핑된 Si1 -x- yGexSny를 포함하고, 여기서 0.6 ≤ x ≤ 1.0이다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 제1 에피택셜층은 Ga이 도핑된 Si1 - xGex를 포함하고, 여기서 0.6 ≤ x ≤ 1.0이다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 제1 에피택셜층은 Ga이 도핑된 Si1-x-yGexSny를 포함하고, 여기서 0.6 ≤ x ≤ 1.0, 0 < y < 0.4, 1-x-y는 제로가 아니다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, Ga의 농도는 1 × 1018 atoms/cm3 내지 1 × 1022 atoms/cm3의 범위 내이다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, Ga의 농도는 5 × 1018 atoms/cm3 내지 7 × 1021 atoms/cm3의 범위 내이다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 제1 에피택셜층은 붕소와 인듐으로 구성된 그룹에서 선택된 하나가 더 도핑된다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, Ga의 농도는 제1 핀 구조에 인접한 영역으로부터 제1 에피택셜층의 외부 표면에 인접한 영역으로 증가한다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, Ga의 농도는 연속적으로 증가한다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, Ga의 농도는 계단식으로 증가한다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 반도체 디바이스는 제1 소스/드레인 구조와 제2 소스/드레인 구조를 분리시키는 유전체층을 더 포함한다. 유전체층은 실리콘계 절연 재료로 제조되고, 유전체층과, 제1 및 제2 소스/드레인 컨택 중 하나와의 사이의 계면에 또는 그 근방에 Ga를 함유한다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 제2 소스/드레인 구조는 제2 에피택셜층을 포함하고, 제1 에피택셜층은 제1 핀 구조의 소스/드레인 영역 주위를 감싸며, 제2 에피택셜층은 제2 핀 구조의 소스/드레인 영역 주위를 감싼다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 제2 에피택셜층은 P가 도핑된 Si를 포함한다. 전술한 실시형태 또는 이하의 실시형태 중 하나 이상에 있어서, 제1 소스/드레인 컨택은 제1 에피택셜층 주위를 감싸며, 제2 소스/드레인 컨택은 제2 에피택셜층 주위를 감싼다.
본 개시내용의 다른 양태에 따르면, 핀 전계효과트랜지스터(FinFET)를 포함한 반도체 디바이스를 형성하는 방법에 있어서, 제1 희생층이 FinFET 구조의 소스/드레인 구조 및 격리 절연층 위에 형성된다. 제1 희생층이 패터닝됨에 따라, 개구부를 형성한다. 제1 라이너층이 개구부의 바닥부에서 격리 절연층 상에 그리고 패터닝된 제1 희생층의 적어도 측면 상에 형성된다. 제1 라이너층이 형성된 후에, 개구부 안에 유전체층이 형성된다. 유전체층이 형성된 후에, 패터닝된 제1 희생층이 제거되고, 그럼으로써 소스/드레인 구조 위에 컨택 개구부를 형성한다. 전도성층이 컨택 개구부 안에 형성된다. FinFET은 p타입 FET이고, S/D 구조는 Si1 -x- yGexSny를 포함한 에피택셜층을 포함하며, 여기서 0.6 ≤ x ≤ 1.0이다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태 또는 실시예의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들 또는 실시예들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있음을 알 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 전계효과트랜지스터(FET)를 포함하는 반도체 디바이스에 있어서,
상기 FET는,
채널 영역 및 상기 채널 영역에 인접하여 배치된 소스/드레인 영역과,
상기 채널 영역 위에 배치된 게이트 전극을 포함하며,
상기 채널 영역은 Si로 제조되고,
상기 소스/드레인 영역은, Ga이 도핑된 SiGe, Ga이 도핑된 GeSn, Ga이 도핑된 SiGeSn 중 적어도 하나를 포함한 에피택셜층을 포함하는 것인 반도체 디바이스.
2. 제1항에 있어서, 상기 FET은 p타입 FET인 것인 반도체 디바이스.
3. 제1항에 있어서, 상기 에피택셜층은 Ga이 도핑된 Si1 -x- yGexSny를 포함하고, 여기서 0.6 ≤ x ≤ 1.0인 것인 반도체 디바이스.
4. 제2항에 있어서, 상기 Ga의 농도는 1 × 1018 atoms/cm3 내지 1 × 1022 atoms/cm3의 범위 내에 있는 것인 반도체 디바이스.
5. 제2항에 있어서, 상기 에피택셜층은 붕소 또는 인듐이 더 도핑되는 것인 반도체 디바이스.
6. 제2항에 있어서, 상기 Ga의 농도는 상기 에피택셜층의 외부 표면으로부터 상기 에피택셜층의 내부로 갈수록 감소하는 것인 반도체 디바이스.
7. FinFET(핀 전계효과트랜지스터)을 포함하는 반도체 디바이스에 있어서,
제1 핀 구조, 제1 소스/드레인 구조, 및 상기 제1 소스/드레인 구조와 접촉하는 제1 소스/드레인 컨택을 포함하는 p타입 FinFET과,
제2 핀 구조, 제2 소스/드레인 구조, 및 상기 제2 소스/드레인 구조와 접촉하는 제2 소스/드레인 컨택을 포함하는 n타입 FinFET를 포함하고,
상기 제1 및 제2 소스/드레인 구조 중 적어도 하나는, Ga이 도핑된 SiGe, Ga이 도핑된 GeSn, Ga이 도핑된 SiGeSn 중 적어도 하나를 포함한 제1 에피택셜층을 포함하는 것인 반도체 디바이스.
8. 제7항에 있어서, 상기 제1 소스/드레인 구조는 상기 제1 에피택셜층을 포함하는 것인 반도체 디바이스.
9. 제8항에 있어서, 상기 제1 에피택셜층은 Ga이 도핑된 Si1 -x- yGexSny를 포함하고, 여기서 0.6 ≤ x ≤ 1.0인 것인 반도체 디바이스.
10. 제8항에 있어서, 상기 제1 에피택셜층은 Ga이 도핑된 Si1 -x- yGexSny를 포함하고, 여기서 0.6 ≤ x ≤ 1.0, 0 < y < 0.4, 1-x-y는 제로가 아닌 것인 반도체 디바이스.
11. 제8항에 있어서, 상기 Ga의 농도는 1 × 1018 atoms/cm3 내지 1 × 1022 atoms/cm3의 범위 내에 있는 것인 반도체 디바이스.
12. 제8항에 있어서, 상기 제1 에피택셜층은 붕소와 인듐으로 구성된 그룹에서 선택된 하나가 더 도핑되는 것인 반도체 디바이스.
13. 제8항에 있어서, 상기 Ga의 농도는 상기 제1 핀 구조에 인접한 영역으로부터 상기 제1 에피택셜층의 외부 표면에 인접한 영역으로 증가하는 것인 반도체 디바이스.
14. 제13항에 있어서, 상기 Ga의 농도는 연속적으로 증가하는 것인 반도체 디바이스.
15. 제13항에 있어서, 상기 Ga의 농도는 계단식으로 증가하는 것인 반도체 디바이스.
16. 제8항에 있어서,
상기 제1 소스/드레인 구조와 상기 제2 소스/드레인 구조를 분리시키는 유전체층을 더 포함하고,
상기 유전체층은 실리콘계 절연 재료로 제조되고, 상기 유전체층과, 상기 제1 및 제2 소스/드레인 컨택 중 하나와의 사이의 계면에 또는 그 근방에 Ga를 함유하는 것인 반도체 디바이스.
17. 제8항에 있어서,
상기 제2 소스/드레인 구조는 제2 에피택셜층을 포함하고,
상기 제1 에피택셜층은 상기 제1 핀 구조의 소스/드레인 영역 주위를 감싸며,
상기 제2 에피택셜층은 상기 제2 핀 구조의 소스/드레인 영역 주위를 감싸는 것인 반도체 디바이스.
18. 제17항에 있어서, 상기 제2 에피택셜층은 P가 도핑된 Si를 포함하는 것인 반도체 디바이스.
19. 제8항에 있어서,
상기 제1 소스/드레인 컨택은 상기 제1 에피택셜층 주위를 감싸고,
상기 제2 소스/드레인 컨택은 상기 제2 에피택셜층 주위를 감싸는 것인 반도체 디바이스.
20. FinFET(핀 전계효과트랜지스터)을 포함하는 반도체 디바이스를 형성하는 방법에 있어서,
FinFET 구조의 소스/드레인 구조 및 격리 절연층 위에 제1 희생층을 형성하는 단계와,
상기 제1 희생층을 패터닝함으로써, 개구부를 형성하는 단계와,
상기 개구부의 바닥부 내의 상기 격리 절연층 상에 그리고 패터닝된 제1 희생층의 적어도 측면 상에 제1 라이너층을 형성하는 단계와,
상기 제1 라이너층이 형성된 후에, 상기 개구부에 유전체층을 형성하는 단계와,
상기 유전체층이 형성된 후에, 상기 패터닝된 제1 희생층을 제거함으로써, 상기 소스/드레인 구조 위에 컨택 개구부를 형성하는 단계와,
상기 컨택 개구부에 전도성층을 형성하는 단계를 포함하고,
상기 소스/드레인 구조는, Ga이 도핑된 SiGe, Ga이 도핑된 GeSn, Ga이 도핑된 SiGeSn 중 적어도 하나를 포함한 에피택셜층을 포함하는 것인 반도체 디바이스의 형성 방법.

Claims (10)

  1. 전계효과트랜지스터(FET)를 포함하는 반도체 디바이스에 있어서,
    상기 FET는,
    채널 영역 및 상기 채널 영역에 인접하여 배치된 소스/드레인 영역과,
    상기 채널 영역 위에 배치된 게이트 전극
    을 포함하며,
    상기 채널 영역은 Si로 제조되고,
    상기 소스/드레인 영역은, Ga이 도핑된 SiGe, Ga이 도핑된 GeSn, Ga이 도핑된 SiGeSn 중 적어도 하나를 포함한 에피택셜층을 포함하는 것인 반도체 디바이스.
  2. 제1항에 있어서, 상기 FET은 p타입 FET인 것인 반도체 디바이스.
  3. 제1항에 있어서, 상기 에피택셜층은 Ga이 도핑된 Si1 -x- yGexSny를 포함하고, 여기서 0.6 ≤ x ≤ 1.0인 것인 반도체 디바이스.
  4. 제2항에 있어서, 상기 Ga의 농도는 1 × 1018 atoms/cm3 내지 1 × 1022 atoms/cm3의 범위 내에 있는 것인 반도체 디바이스.
  5. 제2항에 있어서, 상기 에피택셜층은 붕소 또는 인듐이 더 도핑되는 것인 반도체 디바이스.
  6. 제2항에 있어서, 상기 Ga의 농도는 상기 에피택셜층의 외부 표면으로부터 상기 에피택셜층의 내부로 갈수록 감소하는 것인 반도체 디바이스.
  7. FinFET(fin field effect transistor)을 포함하는 반도체 디바이스에 있어서,
    제1 핀 구조, 제1 소스/드레인 구조, 및 상기 제1 소스/드레인 구조와 접촉하는 제1 소스/드레인 컨택을 포함하는 p타입 FinFET과,
    제2 핀 구조, 제2 소스/드레인 구조, 및 상기 제2 소스/드레인 구조와 접촉하는 제2 소스/드레인 컨택을 포함하는 n타입 FinFET
    를 포함하고,
    상기 제1 및 제2 소스/드레인 구조 중 적어도 하나는, Ga이 도핑된 SiGe, Ga이 도핑된 GeSn, Ga이 도핑된 SiGeSn 중 적어도 하나를 포함한 제1 에피택셜층을 포함하는 것인 반도체 디바이스.
  8. 제7항에 있어서, 상기 제1 소스/드레인 구조는 상기 제1 에피택셜층을 포함하는 것인 반도체 디바이스.
  9. 제8항에 있어서,
    상기 제1 소스/드레인 구조와 상기 제2 소스/드레인 구조를 분리시키는 유전체층을 더 포함하고,
    상기 유전체층은 실리콘계 절연 재료로 제조되고, 상기 유전체층과, 상기 제1 및 제2 소스/드레인 컨택 중 하나와의 사이의 계면에 또는 그 근방에 Ga를 함유하는 것인 반도체 디바이스.
  10. FinFET(fin field effect transistor)을 포함한 반도체 디바이스를 형성하는 방법에 있어서,
    FinFET 구조의 소스/드레인 구조 및 격리 절연층 위에 제1 희생층을 형성하는 단계와,
    상기 제1 희생층을 패터닝함으로써, 개구부를 형성하는 단계와,
    상기 개구부의 바닥부 내의 상기 격리 절연층 상에 그리고 패터닝된 제1 희생층의 적어도 측면 상에 제1 라이너층을 형성하는 단계와,
    상기 제1 라이너층이 형성된 후에, 상기 개구부에 유전체층을 형성하는 단계와,
    상기 유전체층이 형성된 후에, 상기 패터닝된 제1 희생층을 제거함으로써, 상기 소스/드레인 구조 위에 컨택 개구부를 형성하는 단계와,
    상기 컨택 개구부에 전도성층을 형성하는 단계
    를 포함하고,
    상기 소스/드레인 구조는, Ga이 도핑된 SiGe, Ga이 도핑된 GeSn, Ga이 도핑된 SiGeSn 중 적어도 하나를 포함한 에피택셜층을 포함하는 것인 반도체 디바이스의 형성 방법.
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