CN109860275A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括场效应晶体管(FET)。FET包括沟道区和设置为与沟道区相邻的源极/漏极区。FET还包括设置在沟道区上方的栅电极。FET是n型FET并且沟道区由Si制成。源极/漏极区包括含有Si1‑x‑yM1xM2y的外延层，其中，M1是Ge和Sn中的一种或多种，以及M2是P和As中的一种或多种，并且0.01≤x≤0.1。本发明实施例半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明实施例涉及制造半导体集成电路的方法，并且更特别地涉及制造包括鳍式场效应晶体管(FinFET)的半导体器件的方法以及半导体器件。
背景技术
随着半导体产业已进入纳米技术工艺节点以追求更高的器件密度、更高的性能和较低的成本，来自制造和设计问题的挑战已导致诸如鳍式场效应晶体管(Fin FET)的三维设计的发展和使用具有高k(介电常数)材料的金属栅极结构。通常通过使用栅极替换技术来制造金属栅极结构,并且通过使用外延生长方法来形成源极和漏极。
发明内容
根据本发明的一些实施例，提供了一种包括场效应晶体管(FET)的半导体器件，所述场效应晶体管包括；沟道区和源极/漏极区，所述源极/漏极区设置为邻近所述沟道区；以及栅电极，设置在所述沟道区上方，其中：所述沟道区由Si制成，以及所述源极/漏极区包括外延层，其中，所述外延层包括掺杂有Ga的SiGe、掺杂有Ga的GeSn和掺杂有Ga的SiGeSn中的至少一种。
根据本发明的另一些实施例，还提供了一种包括鳍式场效应晶体管(FinFET)的半导体器件，包括：p型鳍式场效应晶体管，包括第一鳍结构、第一源极/漏极结构和与所述第一源极/漏极结构接触的第一源极/漏极接触件；n型鳍式场效应晶体管，包括第二鳍结构、第二源极/漏极结构和与所述第二源极/漏极结构接触的第二源极/漏极接触件，其中：所述第一源极/漏极结构和所述第二源极/漏极结构中的至少一个包括第一外延层，其中，所述第一外延层包括掺杂有Ga的SiGe、掺杂有Ga的GeSn和掺杂有Ga的SiGeSn中的至少一种。
根据本发明的又一些实施例，还提供了一种形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法，所述方法包括：在鳍式场效应晶体管结构的源极/漏极结构和隔离绝缘层上方形成第一牺牲层；图案化所述第一牺牲层，从而形成开口；在位于所述开口的底部中的所述隔离绝缘层上以及在图案化的所述第一牺牲层的至少侧面上形成第一衬垫层；在形成所述第一衬垫层之后，在所述开口中形成介电层；在形成所述介电层之后，去除图案化的所述第一牺牲层，由此在所述源极/漏极结构上方形成接触开口；以及在所述接触开口中形成导电层，其中，所述源极/漏极结构包括外延层，其中，所述外延层包括掺杂有Ga的SiGe、掺杂有Ga的GeSn和掺杂有Ga的SiGeSn中的至少一种。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出根据本发明的实施例的用于p型场效应晶体管的源极/漏极区的各个外延层的实验结果。
图2示出引入Ga对电性能的影响的实验结果。
图3A、图3B和图3C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图4A、图4B和图4C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图5A、图5B和图5C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图6A、图6B和图6C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图7A、图7B和图7C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图8A、图8B和图8C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图9A、图9B和图9C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图10A、图10B和图10C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图11A、图11B和图11C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图12A、图12B和图12C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图13A、图13B和图13C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图14A、图14B和图14C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图15A、图15B和图15C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图16A、图16B和图16C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图17A、图17B和图17C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图18A、图18B、图18C和图18D示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图19A、图19B和图19C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图20A、图20B和图20C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图21A、图21B和图21C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
图22A、图22B和图22C示出根据本发明的实施例的半导体器件制造工艺中的各个阶段中的一个阶段。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但是取决于工艺条件和/或器件的期望性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。在附图中，为了简明，可省略一些层/部件。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。此外，在随后的制造工艺中，在所描述的操作中/之间可以存在一个或多个额外的操作，并且可以改变操作的顺序。
所公开的实施例涉及形成用于鳍式场效应晶体管(FinFET)的源极/漏极(S/D)结构，特别是用于CMOS器件的p型FinFET的方法和结构。诸如本文所公开的那些的实施例通常不仅可应用于FinFET，而且还可应用于平面型FET、双栅极晶体管、环绕栅极晶体管、Ω栅极晶体管或全环栅极晶体管、2维FET和/或纳米线晶体管或具有源极/漏极外延区的任何合适的器件。
为了实现高可操作速度器件，可以通过对沟道区中的晶体半导体材料施加适当的应力来增加FET的沟道区中的载流子迁移率。作为施加应力的一种技术，在FET的源极/漏极区处提供具有与沟道区不同的晶格常数的晶体半导体材料。具有比沟道区更小的晶格常数的晶体半导体材料用在n型FET的源极/漏极(S/D)区中以对沟道区施加拉伸应力。例如，SiP、SiC和/或SiCP用于n型FET的S/D区，其中，沟道区由硅制成。另一方面，在p型FET的S/D区中使用具有比沟道区更大的晶格常数的晶体半导体材料，以对沟道区施加压缩应力。例如，SiGe和/或Ge用于p型FET的源极/漏极(S/D)区，其中，沟道区由硅制成。通过外延生长方法形成用于S/D区的晶体半导体材料。在本发明中，术语“源极/漏极”或“S/D”是指源极和/或漏极，并且源极和漏极具有彼此基本相同的结构。
在本发明中，本发明人发现，在用于p型FET的含Ge S/D外延区中添加Ga可以降低p型FET的S/D外延层的电阻，并且改善S/D区的电性能。
例如，在形成S/D外延层之后，实施包括各种热操作的后续制造操作以制造半导体器件。然而，这样的热操作减少了S/D区中的有源载流子的数量，由此增加了S/D区和S/D接触金属之间的接触电阻。然而，如下所示，在包含高Ge量(例如，60mol％或更多)的含Ge外延层中掺入Ga可以释放比没有Ga的SiGe外延层的更大的局部晶格应力，并且可以减少与金属层的接触电阻。
在一些实施例中，p型FET的源极/漏极区包括S/D外延层，其中，该S/D外延层包括掺杂有Ga的Si1-x-yGexSny，其中，0.6≤x≤1.0。在特定实施例中，外延层是选自由SiGe(y＝0)、Ge(x＝1，y＝0)、SiGeSn(x≠1，y≠0)和GeSn(x+y＝1)构成的组的一种或多种，其中，Ge量为Si、Ge和/或Sn总量的约60mol％或更多(0.6≤x≤1.0)。在其他实施例中，Ge量为Si、Ge和/或Sn总量的约80mol％或更多(0.8≤x≤1.0)。在特定实施例中，Ge量为Si、Ge和/或Sn总量的约50mol％或更多(0.5≤x≤1.0)。
在一些实施例中，Ga的浓度是在从约1.0×1018个原子/cm3至约1.0×1022个原子/cm3的范围内。在特定实施例中，Ga的浓度是在从约5.0×1018个原子/cm3至约7.0×1021个原子/cm3的范围内。在其他实施例中，Ga的浓度是在从1.0×1019个原子/cm3至1.0×1021个原子/cm3的范围内。当Ga的浓度在这些范围内时，可以降低S/D电阻Rcsd。
在一些实施例中，在S/D外延层中Ga的浓度不均匀。在一些实施例中，Ga的浓度从S/D外延层的外表面朝向S/D外延层的内部减小。在特定实施例中，Ga的浓度从S/D外延层的外表面向S/D外延层的内部连续减小。在其他实施例中，Ga的浓度从S/D外延层的外表面向S/D外延层的内部阶梯式地减小。
在一些实施例中，S/D外延层进一步掺杂有硼和/或铟。其他实施例中，S/D外延层不包括除Ga之外有意引入的任何掺杂剂。
图1示出根据本发明的实施例的用于p型场效应晶体管的源极/漏极区的各个外延层的实验结果。图1示出各种样品的S/D外延层的电阻Rscd。在图1中，参照物是包括掺杂有硼的SiGe的S/D外延层，实例#1和#2用于包括掺杂有Ga的SiGe的S/D外延层，实例#3和#4用于包括通过与实例#1和#2不同的条件形成的掺杂有Ga的SiGe的S/D外延层，以及实例#5用于包括掺杂有Ga和B的SiGe的S/D外延层。在所有样品中，SiGe外延层的Ge浓度为60％或更多。对于图1的实例#1-#5，采用离子注入将Ga引入到SiGe外延层中并在从约800℃至约900℃的范围内的温度处进行短时间(例如，微秒级或更小)的退火操作。用于实例#1和#2的注入能量小于用于实例#3和#4的注入能量。
如图1所示，与没有Ga的SiGe外延层相比，将Ge引入到SiGe外延层中将S/D电阻Rcsd减小约10％至约30％。
图2示出引入Ga对电性能的影响的另一实验结果。图2示出了电阻值与累计数量的百分比(累积概率)之间的关系。如图2所示，与不添加Ga的情况相比，当将Ga掺入到SiGe外延层中时，电阻值的变化变小。
图3A至图19C示出根据本发明的一些实施例的半导体器件制造工艺中的各种工艺。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。在图3A至图19C中，“A”图(例如，图3A、图4A等)示出立体图，“B”图(例如，图3B、图4B等)示出沿着Y方向的与图3A所示的线Y1-Y1相对应的截面图，以及“C”图(例如，图3C、图4C等)示出沿着X方向的与图3A所示的线X1-X1相对应的截面图。应当理解，可以在图3A至图19C所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外的实施例，可以替换或消除下文中描述的一些操作。可互换操作/工艺的顺序。
首先参考图3A至图3C，图3A至图3C示出形成伪栅极结构之后的结构。在图3A至图3C中，示出具有一个或多个鳍结构的衬底101，其中，示出两个鳍结构102。应当理解，为了说明的目的示出两个鳍结构，但是其他实施例可以包括任何数量的鳍结构。在一些实施例中，一个或多个伪鳍结构形成为与用于有源FinFET的鳍结构相邻。鳍结构102在X方向上延伸并且在Z方向上从衬底突出，而栅极130(参见图11A)在Y方向上延伸。
根据设计要求(例如，p型衬底或n型衬底)，该衬底101可以包括各种掺杂区。在一些实施例中，掺杂区可以掺杂有p型或n型掺杂剂。例如，掺杂区可掺杂诸如硼或BF2的p型掺杂剂；诸如磷或砷的n型掺杂剂，和/或它们的组合。掺杂区可配置为用于n型FinFET，或者可选地配置为用于P型FinFET。
在一些实施例中，衬底10可以由诸如硅、金刚石或锗的合适的元素半导体；诸如Ⅳ族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、Ⅲ-Ⅴ族化合物半导体(例如，砷化镓、砷化铟镓(InGaAs)、砷化铟、磷化铟、锑化铟、磷砷化镓或磷化铟镓)等的合适的合金或化合物半导体制成。此外，衬底101可以包括外延层(epi层)，其可以为了性能增强而应变，和/或可以包括绝缘体上硅(SOI)结构。
可以使用例如图案化工艺，以在衬底101中形成沟槽，从而使得在相邻的鳍结构102之间形成沟槽来形成鳍结构102。如下面更详细讨论的那样，鳍结构102将用于形成FinFET。鳍结构102的上部分104的部分是FinFET的沟道区。
在衬底101上方的沟槽中设置诸如浅沟槽隔离(STI)105的隔离区。在一些实施例中，在形成隔离绝缘层105之前，在衬底101和鳍结构102的底部103的侧壁上方形成一个或多个衬垫层。在一些实施例中，衬垫层包括形成在衬底101和鳍结构102的底部103的侧壁上的第一鳍衬垫层106，以及形成在第一鳍衬垫层106上的第二鳍衬垫层108。在一些实施例中，每个衬垫层具有在从约1nm至约20nm之间的厚度。
在一些实施例中，第一鳍衬垫层106包括氧化硅并且具有在约0.5nm和约5nm之间的厚度，以及第二鳍衬垫层108包括氮化硅并且具有在约0.5nm和约5nm之间的厚度。可以通过诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)或原子层沉积(ALD)的一个或多个工艺来沉积衬垫层，尽管可以使用任何可接受的工艺。
隔离绝缘层105可以由诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、诸如聚酰亚胺的聚合物、这些的组合等合适的介电材料制成。在一些实施例中，通过诸如CVD、可流动CVD(FCVD)或旋涂玻璃工艺的工艺形成隔离绝缘层105，尽管可以使用任何可接受的工艺。后续地，使用例如蚀刻工艺、化学机械抛光(CMP)等去除在鳍结构102的顶面上方延伸的隔离绝缘层105的部分以及位于鳍结构102的顶面上方的衬垫层的部分。
在一些实施例中，如图3A至图3C所示，凹进隔离绝缘层105和衬垫层以暴露鳍结构102的上部104。在一些实施例中，使用单个蚀刻工艺或多个蚀刻工艺来凹进隔离绝缘层105和衬垫层。在其中隔离绝缘层105由氧化硅制成的一些实施例中，蚀刻工艺可以是例如干蚀刻、化学蚀刻或湿清洁工艺。例如，化学蚀刻可以使用诸如稀氢氟酸(dHF)的含氟化学品。在一些实施例中，在鳍形成工艺之后，鳍高度Hfin为约30nm或更高，诸如约50nm或更高。在一个实施例中，鳍高度在约40nm和约80nm之间。应当理解，可以通过后续处理来修改鳍高度。也可以使用其他材料、工艺和尺寸。
在形成鳍结构102之后，在暴露的鳍结构102上方形成包括伪栅极介电层91和伪栅电极90的伪栅极结构。伪栅极介电层91和伪栅电极90后续用于限定并形成源极/漏极区。在一些实施例中，通过沉积并图案化形成在暴露的鳍结构102上方的伪介电层和位于伪栅极介电层上方的伪电极层来形成伪栅极介电层91和伪栅电极90。可以通过热氧化、CVD、溅射或用于形成伪介电层的本领域已知和使用的任何其他方法来形成伪介电层。在一些实施例中，伪介电层91可以由诸如氧化硅、氮化硅、SiCN、SiON和SiN、诸如碳掺杂的氧化物的低k电介质、诸如多孔碳掺杂的二氧化硅的极低k电介质、诸如聚酰亚胺的聚合物等或它们的组合的一种或多种合适的介电材料制成。在一个实施例中，使用SiO2。
在一些实施例中，伪电极层90是导电材料并且可以从包括非晶硅、多晶硅、非晶锗、多晶锗、非晶硅锗、多晶硅锗、金属氮化物、金属硅化物、金属氧化物和金属的组中选择。可以通过PVD、CVD、溅射沉积或者本领域已知和使用的用于沉积导电材料的其他技术来沉积伪电极层。可以使用导电和不导电的其他材料。在一个实施例中，使用多晶Si。
掩模图案可以形成在伪电极层上方以帮助进行图案化。在一些实施例中，在多晶硅的毯式层上方形成包括第一层80和第二层82的硬掩模图案。硬掩模图案由一层或多层SiO2、SiCN、SiON、Al2O3、SiN或其他合适的材料制成。在特定实施例中，第一层80包括氮化硅(SiN)，并且第二层82包括氧化硅。通过使用掩模图案作为蚀刻掩模，将伪电极层图案化为伪栅电极90。在一些实施例中，还图案化伪介电层91以限定伪栅极介电层。
后续地，沿伪栅极结构的侧壁形成侧壁间隔件134。可以通过沉积并各向异性地蚀刻沉积在伪栅极结构、鳍结构102和隔离绝缘层105上方的绝缘层来形成侧壁间隔件134。在一些实施例中，侧壁间隔件134由氮化硅形成，并且具有单层结构。在可选实施例中，侧壁间隔件134具有包括多个层的复合结构。例如，侧壁间隔件134包括氧化硅层和位于氧化硅层上方的氮化硅层。也可以使用诸如SiO2、SiCN、SiON、SiN、SiOCN、其他低k材料或它们的组合的其他材料。在一些实施例中，侧壁间隔件134的厚度在从约5nm至约40nm的范围内。
如图4A至图4C所示，在形成伪栅极结构和侧壁间隔件之后，沿着伪栅极结构的相对侧在鳍结构102的暴露部分104上形成源极/漏极(S/D)结构120和121。可以在暴露的鳍结构104的侧面和顶面上外延地形成S/D结构120和121。在一些实施例中，可以凹进鳍结构104并且在凹进的鳍的暴露部分上外延地形成S/D结构。在源极/漏极区中使用外延生长的材料允许源极/漏极区在FinFET的沟道中施加应力。当S/D结构120和121用于不同导电类型的FET时，通过由例如由SiN制成的保护层覆盖用于S/D结构121的鳍结构时，形成S/D结构120，并且然后通过保护层覆盖形成的S/D结构120时，形成S/D结构121。在一个实施例中，S/D结构120用于n型FinFET并且S/D结构121用于p型FinFET。
对于n型和p型FinFET可以改变用于S/D结构120和121的材料，从而使得用于n型FinFET的一种类型的材料在沟道区中施加拉伸应力，而用于p型FinFET的另一类型的材料施加压缩应力。
对于p型FinFET，S/D结构121包括包含Si1-x-yGexSny的外延层，其中，0.5≤x≤1.0。在特定实施例中，0.6≤x≤1.0，并且在其他实施例中，0.8≤x≤1.0。在一些实施例中，如上所述，用B和/或In掺杂Si1-x-yGexSny外延层。
在一些实施例中，Si1-x-yGexSny外延层掺杂有Ga。在一些实施例中，Ga的浓度是在从约1.0×1018个原子/cm3至约1.0×1022个原子/cm3的范围内。在特定实施例中，Ga的浓度是在从约5.0×1018个原子/cm3至约7.0×1021个原子/cm3的范围内。在其他实施例中，Ga的浓度是在从1.0×1019个原子/cm3至1.0×1021个原子/cm3的范围内。
在一些实施例中，S/D结构121包括具有不同组成和/或不同掺杂剂浓度的两个或多个外延层。在一些实施例中，Si1-x-yGexSny外延层121中的Ga浓度随着距鳍结构104的距离增加而增加。靠近鳍结构104的区域中的Ga浓度小于靠近S/D结构121的外表面的区域中的Ga浓度。Ga浓度可以逐渐变化或以阶梯式变化。
在一些实施例中，在Si1-x-yGexSny层的外延生长期间，通过原位掺杂技术在S/D外延层121中掺杂Ga。Ga的来源是例如三甲基镓(TMG)和/或三乙基镓(TEG)。通过改变Ga源气体的流速或流量(例如逐渐增加)，可以调节S/D外延层121内的Ga浓度。在特定实施例中，实施具有不同源极和/或掺杂剂气体流的多个外延生长操作以形成Ga的渐变轮廓。通过使用分子束外延(MBE)、化学汽相沉积(CVD)和/或原子层沉积(ALD)或任何可接受的外延工艺来实施外延生长。也可以通过原位掺杂技术将硼和/或铟引入到SiGe外延层中。
在其他实施例中，离子注入方法用于将Ga引入到Si1-x-yGexSny S/D外延层121中。在这种情况下，在形成Si1-x-yGexSny S/D外延层121之后且在通过层间介电层(例如，层115(参见图6A至图6C))覆盖Si1-x-yGexSny S/D外延层121之前，实施Ga离子注入。在特定实施例中，在形成接触开口(例如，图18B的开口149或图20B的开口149')之后实施Ga离子注入。在一些实施例中，注入能量在从约1keV至10keV的范围内，而在其他实施例中，注入能量在从约3keV至8keV的范围内。在特定实施例中，实施具有不同剂量和/或加速能量的多次离子注入操作以形成Ga的渐变轮廓。也可以通过离子注入操作将硼和/或铟引入到SiGe外延层中。
在其他实施例中，等离子体掺杂方法用于将Ga引入到Si1-x-yGexSny S/D外延层121中。在这种情况下，在形成Si1-x-yGexSny S/D外延层121之后且在通过层间介电层(例如，层115)覆盖Si1-x-yGexSny S/D外延层121之前实施等离子体掺杂操作。在特定实施例中，在形成接触开口(例如，图18B的开口149或图20B的开口149')之后实施等离子体掺杂操作。
对于n型FET，Si：P(掺杂有P的硅)、SiC：P和/或SiC可以用作S/D结构120以形成n型FinFET。在一些实施例中，As包括在S/D结构120中。在一些实施例中，S/D结构120包括具有不同组成和/或不同掺杂剂浓度的两个或多个外延层。
如图4A和图4B所示，在一些实施例中，在Y方向上S/D结构120和/或121的截面基本为六边形，并且在其他实施例中，S/D结构120和/或121的截面具有菱形、柱形或条形。在一些实施例中，S/D结构在Y方向上的宽度WSD在从约25nm至约100nm的范围内。在一些实施例中，S/D结构在Y方向上的厚度WEPI在从约2nm至约10nm的范围内。
如图5A至图5C所示，在形成S/D结构120和121之后，沉积作为衬垫层或接触蚀刻停止层(CESL)的第一绝缘层122以覆盖S/D结构120和121并且位于伪栅极结构的侧壁间隔件上。在后续形成的介电材料的图案化期间，第一绝缘层122用作蚀刻停止层。在一些实施例中，第一绝缘层122包括SiO2、SiCN、SiON、SiN和其他合适的介电材料。在一个实施例中，使用SiN。第一绝缘层122可以由包括上述材料的组合的多个层制成。可以通过诸如PVD、CVD或ALD的一个或多个工艺来沉积第一绝缘层122，尽管可以使用任何可接受的工艺。可以使用其他材料和/或工艺。在一些实施例中，第一绝缘层122具有在约0.5nm和约10nm之间的厚度。在其他实施例中可以使用其他厚度。
如图6A至图6C所示，在形成第一绝缘层122之后，在第一绝缘层122上方形成第一牺牲层115。在一些实施例中，第一牺牲层115包括诸如SiO2、SiCN、SiON、SiOC、SiOH、Si3N4或其他合适的介电材料的一层或多层硅基介电材料。在一些实施例中，通过诸如CVD、PVD、ALD、FCVD或旋涂玻璃工艺等的成膜工艺来形成第一牺牲层115，尽管可以使用任何可接受的工艺。后续地，使用例如蚀刻工艺、CMP等去除第一绝缘层122的部分以暴露伪栅电极的上表面。在一些实施例中，S/D结构121中的Ga扩散到第一绝缘层122和/或第一牺牲层115中。
后续地，如图7A至图7C所示，在Z方向上将第一牺牲层115部分地凹进至伪栅电极90的中间部分的水平，由此形成开口116。可以通过回蚀刻工艺和/或湿蚀刻凹进第一牺牲层115。在一些实施例中，凹进的第一牺牲层115的剩余厚度在从约40nm至约200nm的范围内。
如图8A至图8C所示，开口116填充有绝缘材料，从而形成掩模层95。在一些实施例中，掩模层95由一层或多层SiOC、SiC、SiON、SiCN、SiOCN、Si3N4和/或SiO2制成。在一个实施例中，使用Si3N4。可以通过诸如PVD、CVD或ALD的一个或多个工艺来沉积掩模层95，尽管可以使用任何可接受的工艺。如图9A至图9C所示，可以实施诸如回蚀刻工艺或CMP的平坦化操作，以平坦化掩模层95和硬掩模层80的上表面。通过平坦化操作，去除硬掩模层80，并且暴露伪栅电极层90的上表面。
后续地，如图10A至图10C所示，去除伪栅电极90和伪栅极介电层91。去除工艺可以包括一个或多个蚀刻工艺。例如，在一些实施例中，去除工艺包括使用干蚀刻或湿蚀刻来选择性地蚀刻。当使用干蚀刻时，工艺气体可以包括CF4、CHF3、NF3、SF6、Br2、HBr、Cl2或它们的组合。可以可选地使用诸如N2、O2或Ar的稀释气体。当使用湿蚀刻时，蚀刻溶液(蚀刻剂)可以包括NH4OH：H2O2:H2O(APM)、NH2OH、KOH、HNO3:NH4F：H2O等。可以使用诸如稀释的HF酸的湿蚀刻工艺来去除伪栅极介电层。可使用其他工艺和材料。
如图11A至图11C所示，在去除伪栅极结构之后，形成金属栅极结构。在鳍结构102的沟道区上方形成栅极介电层131。在一些实施例中，栅极介电层113包括一个或多个高k介电层(例如，具有大于3.9的介电常数)。例如，一个或多个栅极介电层可以包括一层或多层Hf、Al、Zr的金属氧化物或硅酸盐、它们的组合以及它们的多层。其他合适的材料包括金属氧化物、金属合金氧化物形式的La、Mg、Ba、Ti、Pb、Zr以及它们的组合。示例性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、Si3N4、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、HfSiON、YGexOy、YSixOy和LaAlO3等。栅极介电层131的形成方法包括分子束沉积(MBD)、ALD、PVD等。在一些实施例中，栅极介电层113具有约0.5nm至约5nm的厚度。在一些实施例中，也在侧壁间隔件134的侧面上形成栅极介电层131。
在一些实施例中，在形成栅极介电层131之前，在沟道区104上方形成界面层(未示出)，并且在界面层上方形成栅极介电层131。界面层有助于从下面的半导体材料缓冲后续形成的高k介电层。在一些实施例中，界面层是化学氧化硅，其可以通过化学反应形成。例如，可使用去离子水+臭氧(DIO3)、NH4OH+H2O2+H2O(APM)或其他方法形成化学氧化硅。其他实施例利用用于界面层的不同的材料或工艺。在实施例中，界面层20具有约0.2nm至约1nm的厚度。
在形成栅极介电层131之后，在栅极介电层131上方形成栅电极130。栅电极130可以是从W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr的组中选择的金属。在一些实施例中，栅电极130包括从TiN、WN、TaN和Ru的组中选择的金属。可以使用诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta的金属合金和/或可以使用诸如WNx、TiNx、MoNx、TaNx和TaSixNy的金属氮化物。在一些实施例中，栅电极130具有在约5nm至约100nm的范围内的厚度。可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成栅电极130。可以实施诸如CMP的平坦化工艺，以去除多余的材料。
在本发明的特定实施例中，栅电极130包括设置在栅极介电层131上的一个或多个功函数调整层(未示出)。功函数调整层由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或者这些材料的两种或多种的多层的导电材料制成。对于n沟道FinFET，TaN、TiAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，而对于p沟道FinFET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函调整层。
然后，如图12A至12C所示，凹进栅电极130、栅极介电层131和功函数调整层，并且如图13A至图13C所示，在凹进的栅电极130上形成栅极帽层132。在一些实施例中，当栅电极130主要由W制成时，在24℃至150℃的温度范围内并且在1托以下的压力下，可以使用例如利用Cl2/O2/BCl3的干蚀刻工艺来凹进栅电极。
如图13A至图13C所示，在凹进栅电极130之后，在凹槽中形成栅极帽层132以在后续工艺期间保护栅电极130。在一些实施例中，栅极帽层132包括SiO2、SiCN、SiON、Si3N4、Al2O3、La2O3、它们的组合等，但也可以使用其他合适的介电膜。可以使用例如CVD、PVD、旋涂等形成栅极帽层132。可以使用其他合适的工艺步骤。可以实施诸如CMP的平坦化工艺，以去除多余的材料。
然后，如图14A至图14C所示，从S/D结构120和121的两侧区域至少部分地去除第一牺牲层115以形成开口116。在一些实施例中，去除整个第一牺牲层115。可以通过诸如干蚀刻和/或湿蚀刻的合适的蚀刻操作来去除第一牺牲层115。蚀刻操作基本停止在第一绝缘层122处。在一些实施例中，第一绝缘层122具有在约0.5nm和约10nm之间的厚度。
如图15A至图15C所示，在形成开口116之后，在开口116中形成第二牺牲层140。第二牺牲层140由相对于第一绝缘层122和/或隔离绝缘层105的材料具有更高的(例如，5或更多)蚀刻选择性的材料制成。在一些实施例中，第二牺牲层140由诸如Si、SiGe、SiC、Ge、SiGeC和GeSn的IV族元素或化合物材料的一层或多层制成，IV族元素或化合物材料可以是结晶的、多晶的或非晶体并且可以是掺杂的或未掺杂的。在其他实施例中，第二牺牲层140由SiOC、SiC、SiON、SiCN、SiOCN、Si3N4和/或SiO2的一个或多个硅基介电层制成。可以使用诸如氧化铝、碳氧化铝和氮氧化铝的铝基介电材料。也可以使用SOC(旋涂碳)。在特定实施例中，第二牺牲层140由包括但不限于GaAs、GaN、InGaAs、InAs、InP、InSb、InAsSb、AlN和/或AlGaN的Ⅲ-Ⅴ族化合物半导体的一层或多层制成。可以通过诸如PVD、CVD或ALD的一个或多个工艺来沉积第二牺牲层140，尽管可以使用任何可接受的工艺。可以使用其他材料和/或工艺。在一个实施例中，非晶硅或多晶硅用作第二牺牲层140。在其他实施例中，使用其中x等于或小于0.4的非晶或多晶Si1-xGex作为第二牺牲层140。
可实施诸如回蚀刻工艺或CMP的平坦化操作以平坦化第二牺牲层140的上表面。通过平坦化操作，暴露栅极帽层132的上表面。在一些实施例中，在平坦化操作之后，从第一绝缘层122的表面测量的第二牺牲层的高度Hsacr在从约100nm至约350nm的范围内。
然后，如图16A至图16C所示，在形成第二牺牲层140之后，在第二牺牲层140上方形成掩模图案，并且通过使用掩模图案作为蚀刻掩模，通过使用干蚀刻来图案化第二牺牲层140，由此在S/D结构120和121之间形成开口144。在一些实施例中，蚀刻基本停止在第一绝缘层122处。图16A至图16C示出去除掩模层之后的结构。
可以通过使用光蚀刻操作来图案化合适的掩模材料层来形成掩模图案。蚀刻操作可以包括使用不同等离子体气体的多个蚀刻工艺。在一些实施例中，掩模图案在X方向上在第二牺牲层140和栅极帽层132上方延伸。掩模图案由诸如SiO2、Si3N4和/或SiON和/或TiN或其他合适的材料的一层或多层介电材料制成。可以通过诸如PVD、CVD或ALD的一个或多个工艺来沉积用于掩模图案的材料，尽管可以使用任何可接受的工艺。可以使用其他材料和/或工艺。
当Si基材料(例如，多晶Si或非晶Si)用作第二牺牲层140时，可以通过使用例如包括HBr的气体或包括Cl2和SF6的气体的等离子体干蚀刻来实施蚀刻。当SOC(旋涂碳)用作第二牺牲层140时，可以通过使用例如包括N2和H2的气体或包括SO2和O2的气体的等离子体干蚀刻来实施蚀刻。当由FCVD形成的氧化硅基材料用作第二牺牲层时，可以通过使用例如包括氟化碳和/或氟的气体的等离子体干蚀刻来实施蚀刻。
当Ge基材料(例如，Ge或SiGe)用作第二牺牲层140时，可以通过使用例如包括氟化碳的气体或包括卤素的气体的等离子体干蚀刻来实施蚀刻。在蚀刻期间，可以在约20℃至约200℃之间的温度处加热衬底。
在一些实施例中，Y方向上的开口宽度WSP在从约5nm至约100nm的范围内。在特定实施例中，开口宽度WSP在从约10nm至约40nm的范围内。取决于半导体器件的设计规则和/或类型，宽度WSP可以是其他值。
应当注意，如图16A和图16C所示，在一些实施例中，在第二牺牲层140的图案化期间，基本不蚀刻第一绝缘层122和/或栅极帽层132。换言之，用于第一绝缘层122和/或栅极帽层132的材料相对于第二牺牲层140具有高的蚀刻选择性(例如，5或更高)(即，比第二牺牲层140更低的蚀刻速率)。
后续地，如图17A至图17C所示，在图案化的第二牺牲层140和隔离绝缘层105上方共形地形成作为衬垫层的第二绝缘层146。还在侧壁间隔件134和栅极帽层132上形成第二绝缘层146。
在一些实施例中，第二绝缘层146包括SiO2、SiCN、SiON、SiCN、SiON和Si3N4，但也可以使用其他合适的介电材料。在一个实施例中，使用诸如Si3N4的氮化硅基介电材料。第二绝缘层146可以由包括上述材料的组合的多个层制成。在一个实施例中，两层硅基介电材料(其中至少一种是氮化硅基的材料)用作第二绝缘层146。在其他实施例中，铝基介电层用作第二绝缘层146的一个层。在特定实施例中，第二绝缘层146包括氮化硅基介电层和由与氮化硅基材料不同的材料制成的介电层。
与SiO2相对硅的蚀刻速率相比，第二绝缘层146相对硅具有更高的选择性蚀刻比率。例如，H3PO4中的氮化硅、氧化硅和硅的蚀刻速率分别为约50：5：1。
可以通过诸如PVD、CVD、分子层沉积(MLD)或ALD的一个或多个工艺来沉积第二绝缘层146，尽管可以使用任何可接受的工艺。可以使用其他材料和/或工艺。在ALD的情况下，例如，SiH4(硅烷)、SiH2Cl2(二氯硅烷)和/或SiCl4(四氯化硅)和/或用于含氮化物衬垫层的其他合适的含硅前体可以用作ALD工艺的前体。
在一些实施例中，第二绝缘层146的沉积温度保持在约500℃以下。在其他实施例中，温度低于约400℃。温度保持较低以最小化对已经形成的金属栅极/高k介电堆叠件的阈值电压的热冲击。
在一些实施例中，第二绝缘层146具有在约1nm和约15nm之间的厚度。在其他实施例中，厚度为约3nm至约10nm。在其他实施例中使用其他厚度。
在形成第二绝缘层146之后，第一层间介电(ILD)层145形成为填充开口144并位于第二牺牲层140上方。
ILD层145可以包括单层或多层。在一些实施例中，ILD层145包括SiO2、SiCN、SiOC、SiON、SiOCN、Si3N4或低k材料，但是也可以使用其他合适的介电膜。可以通过CVD、PECVD或ALD、FCVD或旋涂玻璃工艺形成ILD层145。可以实施诸如CMP工艺的平坦化工艺以去除多余的材料。在一些实施例中，通过平坦化工艺，暴露第二牺牲层140(和帽绝缘层132)的上表面。
在一些实施例中，当使用FCVD时，对可流动隔离介电前体实施固化工艺。固化工艺可以包括UV固化、臭氧(O3)等离子体固化或低温O3等离子体+UV固化(LTB+UV固化)，以便将可流动的隔离介电前体转移到诸如氧化硅层的介电层中。在一些实施例中，UV固化工艺的处理温度范围在约0℃和约10℃之间。在一些实施例中，O3等离子体固化工艺的处理温度范围在约100℃和约250℃之间。在一些实施例中，LTB+UV固化工艺的处理温度范围在约30℃和约50℃之间。在一些实施例中，可以在沉积工艺之后仅实施一次固化工艺以减少工艺时间，但不限于此。可以交替地实施沉积工艺和固化工艺。在其他实施例中，也可以通过直接引入氮气、氧气、臭氧或蒸汽的氧化工艺将可流动隔离介电前体直接转移到介电层中。
为了进一步增加ILD层的结构密度，在固化工艺之后，可以对隔离介电层实施热处理工艺。热处理工艺包括含蒸汽热处理工艺(湿退火)和含氮热处理工艺(干退火)。在一些实施例中，含蒸汽热处理的处理温度范围在约400℃和约1000℃之间，并且含氮热处理工艺的处理温度在约1000℃和约1200℃之间。在其他实施例中，通过将膜暴露于紫外辐射下，例如在紫外热处理(UVTP)工艺中，热处理的温度可降低至约400℃。
在一些实施例中，在固化或处理之后，ILD层可具有小于6的相对介电常数。
在其他实施例中，实施旋涂电介质(SOD)工艺以形成ILD层145。在该实施例中，在先前的工艺中形成第二绝缘层146(含氮化物的衬垫层)以为通过SOD工艺沉积的位于接触隔离区中的隔离介电层提供合适的夹层。因此，可以通过使用合适的前体的SOD工艺来形成ILD层。
在用于ILD层145的SOD工艺中，前体可以是诸如但不限于硅氧烷、甲基硅氧烷、聚硅氮烷和氢化倍半硅氧烷、全氢聚硅氮烷(PHPS)以及其他合适的材料的有机硅化合物。将SOD前体溶解在通常用在旋涂化学品的涂覆溶液中的相容性有机溶剂中。合适的有机溶剂包括例如二丁基醚(DBE)、甲苯、二甲苯、丙二醇单甲基醚乙酸酯(PGMEA)、乳酸乙酯和异丙醇(IPA)等。在一些实施例中，使用二甲苯作为PHPS的溶剂。可以改变溶液中SOD前体的浓度以调节溶液的稠度(即粘度)和涂层的厚度。在一些实施例中，使用含有约4％至约30％重量的SOD前体的溶液。在其他实施例中，使用含有约8％至约20％重量的SOD前体的溶液。溶液中可以包括诸如表面活性剂和粘合剂的额外少量的添加剂。
在前体旋涂工艺期间，旋转晶圆以均匀地将SOD前体从晶圆中心扩散至边缘。在一些实施例中，对于12英寸晶圆，位于衬底上的SOD前体涂层旋转的旋转速度为从100rpm至3000rpm。在一些实施例中，SOD前体的动态分配速率约为约1ml/sec，并且分配池以低于3000rpm的转速完全扩散至晶圆的边缘。因此，SOD前体可完全覆盖接触隔离孔的底部并填充开口144。
后续地，在SOD沉积之后实施预烘烤工艺以稳定SOD层。在一些实施例中，在空气环境中在约100℃至约200℃的范围内的低温处实施预烘焙工艺。在预烘焙工艺之后实施热处理工艺以使SOD层致密化。在一些实施例中，热处理工艺是在约400℃至约1100℃的范围内的高温处实施的退火工艺。退火工艺可以是使用包括蒸汽、O2和H2气体的气体的湿退火工艺或使用包括N2和O2气体的气体的干退火工艺。在其他实施例中，热处理工艺在约150℃至约400℃的较低温度处使用等离子体。
后续地，如图18A至图18D所示，去除第二牺牲层140，由此形成接触开口148和149以暴露由第一绝缘层122覆盖的S/D结构120、121。去除第二牺牲层140的蚀刻操作可以是各向同性的或各向异性的。另外，去除第一绝缘层122，由此暴露S/D结构120、121。
当Si基材料(例如多晶Si或非晶Si)用作第二牺牲层140时，可以通过使用包括Cl2和NF3的气体或包括F2的气体的等离子体干蚀刻或使用NH4OH和/或四甲基铵(TMAH)的湿蚀刻来实施蚀刻。当SOC(旋涂碳)用作第二牺牲层140时，可以通过使用例如包括N2和H2的气体或包括SO2和O2的气体的等离子体干蚀刻来实施蚀刻。当由FCVD形成的氧化硅基材料用作第二牺牲层时，可以通过使用例如HF或缓冲HF(BHF)的湿蚀刻来实施蚀刻。
当Ge基材料(例如，Ge或SiGe)用作第二牺牲层140时，可以通过使用例如臭氧的等离子体干蚀刻或使用含有NH4OH和H2O2的溶液或含有HCl和H2O2的溶液的湿蚀刻实施蚀刻。
可以通过使用合适的蚀刻操作来去除剩余的第一绝缘层122。在一些实施例中，当第二绝缘层146由与第一绝缘层122相同或类似的材料制成时，在蚀刻第一绝缘层122期间，也蚀刻第二绝缘层146。在特定实施例中，从接触开口148和149的壁完全去除第二绝缘层146。然而，即使在这种情况下，在一些实施例中，第二绝缘层146仍保留在ILD层145的底部。
由于第二牺牲层140的蚀刻速率高于其他材料，所以可以去除第二牺牲层140而不会在其他层(例如栅极帽层132、侧壁间隔件134、第一绝缘层122、ILD层145和/或第二绝缘层146)中导致损坏。
在一些实施例中，沿开口148、149的Y方向的宽度WCH在从约10nm至约100nm的范围内。在其他实施例中，宽度WCH在从约15nm至约50nm的范围内。
在一些实施例中，除了在相对于图4A至图4C所解释的操作中实施的原位外延掺杂之外或替代在相对于图4A至图4C所解释的操作中实施的原位外延掺杂，实施将Ga引入S/D外延层121中的离子注入操作和/或等离子体掺杂操作。
如图19A至图19C所示，在去除形成在S/D结构120、121上的第二牺牲层和第一绝缘层122之后，将导电材料填充到接触开口148、149中，由此形成S/D接触件150。
在一些实施例中，在暴露的S/D结构120、121上形成硅化物层127。金属硅化物形成工艺可以在S/D结构的侧部上形成金属硅化物。金属硅化物形成工艺包括在S/D结构上的金属膜沉积，在S/D结构的界面或表面处形成金属的热处理，以及去除多余的未反应金属的蚀刻工艺。金属硅化物包括WSix、TiSix、NiSix、CoSix、NiCoSix和TaSix，但是可以使用其他合适的硅化物材料。在一些实施例中，当S/D结构120、121包括Ga时，硅化物层127也包括Ga。含有与Ti、Ni、Co、Ta和W中的一种或多种反应的Si、Ge和Sn中的一种或多种的其他IV族金属合金可以用作硅化物层127。当S/D结构120、121不包括Si时，通过Si源(气体或Si层)与金属源(气体或金属层)之间的反应形成硅化物层127。
在一些实施例中，硅化物层具有在约0.5nm和约10nm之间的厚度。在其他实施例中，硅化物层不在制造操作的这个阶段处形成，并且可以在例如在形成第一绝缘层122之前的较早的制造阶段处形成。在一些实施例中，还在第二绝缘层146和隔离绝缘层105上形成金属膜。在一些实施例中，通过合适的蚀刻操作去除不在S/D外延层上形成的金属膜和形成硅化物层未消耗的金属膜。在其他实施例中，不去除并保留金属膜。
S/D接触件150可以包括单层或多层结构。例如，在一些实施例中，接触件150包括接触衬垫层(诸如扩散阻挡层、粘附层等)以及形成在位于接触开口148、149中的接触衬垫层148上方的接触主体。接触衬垫层可以包括由ALD、CVD等形成的Ti、TiN、Ta、TaN等。可以通过沉积诸如一层或多层Ni、Ta、TaN、W、Co、Ti、TiN、Al、Cu、Au、它们的合金、它们的组合等的导电材料来形成接触主体，但是也可以使用其他合适的金属。可实施诸如CMP的平坦化工艺以从ILD层145的表面去除过多的材料。
在一些实施例中，在形成S/D接触件150之后，从鳍结构102的顶部测量的包括栅极帽层132的栅极结构的高度Hg在从约20nm至100nm的范围内，并且从鳍结构102的顶部测量的金属栅极130的高度在从约10nm至约60nm的范围内。
在形成接触件150之后，实施进一步的CMOS工艺以形成诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等的各种部件。
图20A至图22C示出根据本发明的其他实施例的半导体器件制造工艺中的各种工艺。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。在图22A至图22C中，“A”图(例如，图20A、图21A等)示出立体图，“B”图(例如，图20B、图21B等)示出沿着Y方向的与图3A所示的线Y1-Y1相对应的截面图，“C”图(例如，图20C、图21C等)示出沿着X方向的与图3A所示的线X1-X1相对应的截面图。应当理解，可以在图20A至图22C所示的工艺之前，期间和之后提供额外的操作，并且对于该方法的额外的实施例，可以替换或消除下文中描述的一些操作。可互换操作/工艺的顺序。在下面的实施例中可以使用与相对于图1至图19C所述的前述实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
在形成图13A至图13C所示的结构之后，如图20A至图20C所示，对在该实施例中用作第一层间介电层的第一牺牲层115进行图案化以形成接触开口148'和149'。采用一个或多个光刻和蚀刻操作来形成接触开口148'和149'。
在一些实施例中，除了在相对于图4A至图4C所解释的操作中实施的原位外延掺杂之外或替代在相对于图4A至图4C所解释的操作中实施的原位外延掺杂，实施将Ga引入S/D外延层121中的离子注入操作和/或等离子体掺杂操作。
类似于图19A至图19C所解释的操作，在暴露的S/D结构120、121上形成硅化物和/或锗化物层127。如图21A至图21C所示，在开口148'和149'以及ILD层115中形成导电材料层150。用于S/D接触件150的导电材料可以包括单层或多层结构。如图22A至图22C所示，可实施诸如CMP的平坦化工艺以从ILD层145的表面去除过多的材料。
在形成接触件150之后，实施进一步的CMOS工艺以形成诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等的各种部件。
应该理解，在此不必讨论所有优势，没有特定的优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同的优势。
例如，在本发明中，通过在用于p型FET的源极/漏极外延结构中包含Ga，可以改善用于p型FET的S/D区的电性能(例如，接触电阻)。
根据本发明的一个方面，一种半导体器件包括场效应晶体管(FET)。FET包括沟道区和与沟道区相邻设置的源极/漏极区，以及布置在沟道区上方的栅电极。沟道区由Si制成。源极/漏极区包括外延层，该外延层包括掺杂有Ga的SiGe、掺杂有Ga的GeSn和掺杂有Ga的SiGeSn中的至少一种。在前述或以下实施例的一个或多个中，外延层包括掺杂有Ga的Si1-x-yGexSny，其中，0.6≤x≤1.0。在前述或以下实施例中的一个或多个中，FET是p型FET。在前述或以下实施例中的一个或多个中，Ga的浓度是在从1×1018个原子/cm3至1×1022个原子/cm3的范围内。在前述或以下实施例中的一个或多个中，Ga的浓度是在从5×1018个原子/cm3至7×1021个原子/cm3的范围内。在前述或以下实施例中的一个或多个中，外延层进一步掺杂有硼。在前述或以下实施例中的一个或多个中，外延层进一步掺杂有铟。在前述或以下实施例中的一个或多个中，Ga的浓度从外延层的外表面朝向外延层内部减小。
根据本发明的另一方面，半导体器件包括鳍式场效应晶体管(FinFET)，其中，鳍式场效应晶体管(FinFET)包括p型FinFET和n型FinFET。p型FinFET包括第一鳍结构、第一源极/漏极结构以及与第一源极/漏极结构接触的第一源极/漏极接触件，并且n型FinFET包括第二鳍结构、第二源极/漏极结构以及与第二源极/漏极结构接触的第二源极/漏极接触件。第一和第二源极/漏极结构中的至少一个包括第一外延层，该第一外延层包括掺杂有Ga的SiGe、掺杂有Ga的GeSn和掺杂有Ga的SiGeSn中的至少一种。在前述或以下实施例中的一个或多个中，第一源极/漏极结构包括第一外延层。在前述或以下实施例的一个或多个中，第一外延层包括掺杂有Ga的Si1-x-yGexSny，其中，0.6≤x≤1.0。在前述或以下实施例的一个或多个中，第一外延层是掺杂有Ga的Si1-xGex，其中，0.6≤x<1.0。在前述或以下实施例的一个或多个中，第一外延层包括掺杂有Ga的Si1-x-yGexSny，其中，0.6≤x≤1.0，0<y<0.4并且1-x-y不等于零。在前述或以下实施例中的一个或多个中，Ga的浓度是在从1×1018个原子/cm3至1×1022个原子/cm3的范围内。在前述或以下实施例中的一个或多个中，Ga的浓度是在从5×1018个原子/cm3至7×1021个原子/cm3的范围内。在前述或以下实施例的一个或多个中，外延层进一步掺杂有选自由硼和铟构成的组中的一种。在前述或以下实施例中的一个或多个中，Ga的浓度从与第一鳍结构相邻的区域增加至与第一外延层的外表面相邻的区域。在前述或以下实施例中的一个或多个中，Ga的浓度连续增加。在前述或以下实施例的一个或多个中，Ga的浓度以逐步方式增加。在前述或以下实施例中的一个或多个中，半导体器件进一步包括将第一源极/漏极结构和第二源极/漏极结构分离的介电层。介电层由硅基绝缘材料制成，并且在介电层与第一和第二源极/漏极接触件中的一个之间的界面处或附近包括Ga。在前述或以下实施例的一个或多个中，第二源极/漏极结构包括第二外延层，第一外延层缠绕在第一鳍结构的源极/漏极区周围，并且第二外延层缠绕在第二鳍结构的源极/漏极区周围。在前述或以下实施例中的一个或多个中，第二外延层包括掺杂有P的Si。在前述或以下实施例中的一个或多个中，第一源极/漏极接触件缠绕在第一外延层周围，并且第二源极/漏极接触件缠绕在第二外延层周围。
根据本发明的另一方面，在形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法中，在FinFET结构的源极/漏极结构和隔离绝缘层上方形成第一牺牲层。图案化第一牺牲层，由此形成开口。在位于开口底部中的隔离绝缘层上以及图案化的第一牺牲层的至少侧面上形成第一衬垫层。在形成第一衬垫层之后，在开口中形成介电层。在形成介电层之后，去除图案化的第一牺牲层，由此在源极/漏极结构上方形成接触开口。在接触开口中形成导电层。FinFET是p型FET，并且源极/漏极结构包括包含掺杂有Ga的Si1-x-yGexSny的外延层，其中，0.6≤x≤1.0。
根据本发明的一些实施例，提供了一种包括场效应晶体管(FET)的半导体器件，所述场效应晶体管包括；沟道区和源极/漏极区，所述源极/漏极区设置为邻近所述沟道区；以及栅电极，设置在所述沟道区上方，其中：所述沟道区由Si制成，以及所述源极/漏极区包括外延层，其中，所述外延层包括掺杂有Ga的SiGe、掺杂有Ga的GeSn和掺杂有Ga的SiGeSn中的至少一种。
在上述半导体器件中，所述场效应晶体管是p型场效应晶体管。
在上述半导体器件中，所述外延层包括掺杂有Ga的Si1-x-yGexSny，其中，0.6≤x≤1.0。
在上述半导体器件中，Ga的浓度在从1×1018个原子/cm3至1×1022个原子/cm3的范围内。
在上述半导体器件中，所述外延层进一步掺杂有硼或铟。
在上述半导体器件中，Ga的浓度从所述外延层的外表面向所述外延层内部减小。
根据本发明的另一些实施例，还提供了一种包括鳍式场效应晶体管(FinFET)的半导体器件，包括：p型鳍式场效应晶体管，包括第一鳍结构、第一源极/漏极结构和与所述第一源极/漏极结构接触的第一源极/漏极接触件；n型鳍式场效应晶体管，包括第二鳍结构、第二源极/漏极结构和与所述第二源极/漏极结构接触的第二源极/漏极接触件，其中：所述第一源极/漏极结构和所述第二源极/漏极结构中的至少一个包括第一外延层，其中，所述第一外延层包括掺杂有Ga的SiGe、掺杂有Ga的GeSn和掺杂有Ga的SiGeSn中的至少一种。
在上述半导体器件中，所述第一源极/漏极结构包括所述第一外延层。
在上述半导体器件中，所述第一外延层包括掺杂有Ga的Si1-xGex，其中，0.6≤x<1.0。
在上述半导体器件中，所述第一外延层包括掺杂有Ga的Si1-x-yGexSny，其中，0.6≤x≤1.0，0<y<0.4且1-x-y不为零。
在上述半导体器件中，Ga的浓度在从1×1018个原子/cm3至1×1022个原子/cm3的范围内
在上述半导体器件中，所述第一外延层进一步掺杂有选自由硼和铟构成的组中的一种。
在上述半导体器件中，Ga浓度从与所述第一鳍结构相邻的区域至与所述第一外延层的外表面相邻的区域增加。
在上述半导体器件中，Ga的浓度连续增加。
在上述半导体器件中，Ga的浓度阶梯式增加。
在上述半导体器件中，还包括：介电层，将所述第一源极/漏极结构与所述第二源极/漏极结构分离，其中，所述介电层由硅基绝缘材料制成，并且在所述介电层与所述第一源极/漏极接触件和所述第二源极/漏极接触件中的一个之间的界面处或界面附近包括Ga。
在上述半导体器件中，所述第二源极/漏极结构包括第二外延层，所述第一外延层包裹在所述第一鳍结构的源极/漏极区周围，以及所述第二外延层包裹在所述第二鳍结构的源极/漏极区周围。
在上述半导体器件中，所述第二外延层包括掺杂有P的Si。
在上述半导体器件中，所述第一源极/漏极接触件缠绕在所述第一外延层周围，以及所述第二源极/漏极接触件缠绕在所述第二外延层周围。
根据本发明的又一些实施例，还提供了一种形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法，所述方法包括：在鳍式场效应晶体管结构的源极/漏极结构和隔离绝缘层上方形成第一牺牲层；图案化所述第一牺牲层，从而形成开口；在位于所述开口的底部中的所述隔离绝缘层上以及在图案化的所述第一牺牲层的至少侧面上形成第一衬垫层；在形成所述第一衬垫层之后，在所述开口中形成介电层；在形成所述介电层之后，去除图案化的所述第一牺牲层，由此在所述源极/漏极结构上方形成接触开口；以及在所述接触开口中形成导电层，其中，所述源极/漏极结构包括外延层，其中，所述外延层包括掺杂有Ga的SiGe、掺杂有Ga的GeSn和掺杂有Ga的SiGeSn中的至少一种。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种包括场效应晶体管(FET)的半导体器件，所述场效应晶体管包括；
沟道区和源极/漏极区，所述源极/漏极区设置为邻近所述沟道区；以及
栅电极，设置在所述沟道区上方，其中：
所述沟道区由Si制成，以及
所述源极/漏极区包括外延层，其中，所述外延层包括掺杂有Ga的SiGe、掺杂有Ga的GeSn和掺杂有Ga的SiGeSn中的至少一种。
2.根据权利要求1所述的半导体器件，其中，所述场效应晶体管是p型场效应晶体管。
3.根据权利要求1所述的半导体器件，其中，所述外延层包括掺杂有Ga的Si1-x-yGexSny，其中，0.6≤x≤1.0。
4.根据权利要求2所述的半导体器件，其中，Ga的浓度在从1×1018个原子/cm3至1×1022个原子/cm3的范围内。
5.根据权利要求2所述的半导体器件，其中，所述外延层进一步掺杂有硼或铟。
6.根据权利要求2所述的半导体器件，其中，Ga的浓度从所述外延层的外表面向所述外延层内部减小。
7.一种包括鳍式场效应晶体管(FinFET)的半导体器件，包括：
p型鳍式场效应晶体管，包括第一鳍结构、第一源极/漏极结构和与所述第一源极/漏极结构接触的第一源极/漏极接触件；
n型鳍式场效应晶体管，包括第二鳍结构、第二源极/漏极结构和与所述第二源极/漏极结构接触的第二源极/漏极接触件，其中：
所述第一源极/漏极结构和所述第二源极/漏极结构中的至少一个包括第一外延层，其中，所述第一外延层包括掺杂有Ga的SiGe、掺杂有Ga的GeSn和掺杂有Ga的SiGeSn中的至少一种。
8.根据权利要求7所述的半导体器件，其中，所述第一源极/漏极结构包括所述第一外延层。
9.根据权利要求8所述的半导体器件，其中，所述第一外延层包括掺杂有Ga的Si1-xGex，其中，0.6≤x<1.0。
10.一种形成包括鳍式场效应晶体管(FinFET)的半导体器件的方法，所述方法包括：
在鳍式场效应晶体管结构的源极/漏极结构和隔离绝缘层上方形成第一牺牲层；
图案化所述第一牺牲层，从而形成开口；
在位于所述开口的底部中的所述隔离绝缘层上以及在图案化的所述第一牺牲层的至少侧面上形成第一衬垫层；
在形成所述第一衬垫层之后，在所述开口中形成介电层；
在形成所述介电层之后，去除图案化的所述第一牺牲层，由此在所述源极/漏极结构上方形成接触开口；以及
在所述接触开口中形成导电层，
其中，所述源极/漏极结构包括外延层，其中，所述外延层包括掺杂有Ga的SiGe、掺杂有Ga的GeSn和掺杂有Ga的SiGeSn中的至少一种。
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