CN110931500A - 3d存储器件及其制造方法 - Google Patents
3d存储器件及其制造方法 Download PDFInfo
- Publication number
- CN110931500A CN110931500A CN201911022008.7A CN201911022008A CN110931500A CN 110931500 A CN110931500 A CN 110931500A CN 201911022008 A CN201911022008 A CN 201911022008A CN 110931500 A CN110931500 A CN 110931500A
- Authority
- CN
- China
- Prior art keywords
- layer
- epitaxial layer
- substrate
- channel
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 66
- 238000000034 method Methods 0.000 claims abstract description 28
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 230000000149 penetrating effect Effects 0.000 claims abstract description 6
- 230000015654 memory Effects 0.000 claims description 67
- 238000005530 etching Methods 0.000 claims description 36
- 239000000126 substance Substances 0.000 claims description 5
- 238000007517 polishing process Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 169
- 239000004020 conductor Substances 0.000 description 36
- 238000003860 storage Methods 0.000 description 12
- 230000000903 blocking effect Effects 0.000 description 11
- 238000001020 plasma etching Methods 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 230000005641 tunneling Effects 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000000608 laser ablation Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000000992 sputter etching Methods 0.000 description 4
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000006386 memory function Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 101100272590 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BIT2 gene Proteins 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002346 layers by function Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 239000002096 quantum dot Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000001179 sorption measurement Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
公开了一种3D存储器件及其制造方法。方法包括对半导体衬底的第一表面图案化，以形成多个凸起结构；在所述第一表面上方形成第一绝缘层和第一牺牲层，所述半导体衬底与所述第一牺牲层被所述第一绝缘层隔离；形成外延层，分别覆盖每个所述凸起结构的上表面；对所述外延层和所述第一牺牲层的上表面进行平坦化处理，以获得暴露所述外延层的工艺平面；以及在所述工艺平面上形成栅叠层结构以及贯穿所述栅叠层结构的多个沟道柱，所述多个沟道柱的底端经所述外延层与所述半导体衬底中的公共源区电连接。本申请中3D存储器件先形成外延层，并进行平坦化处理，获得了高度一致的外延层，避免了后形成外延层时无法保证外延层高度一致而导致的漏电等问题，提高了器件的良率和可靠性。
Description
技术领域
本发明涉及存储器技术领域，特别涉及一种3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸(CD)越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即， 3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND 存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(Single Channel Formation,SCF) 结构形成具有存储功能的存储单元串。沟道孔底部用于与底部选择栅极 (Bottom Select Gate,BSG)接触的外延层形成方式为先形成沟道孔，然后通过沟道孔选择性外延生长(Selective Epitaxial Growth，SEG)形成外延层。
由于沟道孔在叠层结构的各个区域中的分布密度不同，因此对各个区域的蚀刻速率和蚀刻过程中产生的聚合物厚度会出现差异，导致在各个区域内刻蚀形成的沟道孔的宽度和深度不一致，进而导致外延生长的外延层的高度存在差异，对后续工艺产生影响，特别是假沟道孔(dummy CH)，容易出现电流泄露等问题。
期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。
发明内容
鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，通过先形成高度统一的外延层，再形成沟道孔，从而消除了外延层高度不一致导致的问题，提高了器件的良率和可靠性。
根据本发明的一方面，提供一种3D存储器件的制造方法，包括：对半导体衬底的第一表面图案化，以形成多个凸起结构；在所述第一表面上方形成第一绝缘层和第一牺牲层，所述半导体衬底与所述第一牺牲层被所述第一绝缘层隔离；形成外延层，分别覆盖每个所述凸起结构的上表面；对所述外延层和所述第一牺牲层的上表面进行平坦化处理，以获得暴露所述外延层的工艺平面；以及在所述工艺平面上形成栅叠层结构以及贯穿所述栅叠层结构的多个沟道柱，所述多个沟道柱的底端经所述外延层与所述半导体衬底中的公共源区电连接。
优选地，所述第一牺牲层置换形成底部选择栅极，所述外延层连接所述底部选择栅极和所述沟道柱。
优选地，所述形成凸起结构的步骤包括：在所述衬底的第一表面形成掩膜层；对所述掩膜层图案化；通过所述图案化的掩膜层对所述衬底进行蚀刻以形成凸起结构。
优选地，所述凸起结构的截面形状为近似梯形，且所述凸起结构顶部的宽度小于底部的宽度。
优选地，所述形成第一绝缘层和第一牺牲层以及形成外延层的步骤之间还包括：对所述第一绝缘层和所述第一牺牲层的上表面进行平坦化处理，以获得暴露所述第一绝缘层的工艺平面。
优选地，在所述外延层的步骤包括：去除所述凸起结构上表面的第一绝缘层形成凹槽；在所述凹槽中形成所述外延层。
优选地，所述平坦化处理的方法包括化学机械抛光工艺。
优选地，所述衬底和所述公共源区分别为彼此相反的掺杂类型，且所述沟道区为所述衬底的一部分区域。
根据本发明的另一方面，提供一种3D存储器件，包括：半导体衬底，所述半导体衬底的第一表面上具有凸起结构，且所述衬底的第一表面中形成有公共源区；存储单元阵列，所述存储单元阵列包括栅叠层结构、外延层以及贯穿所述栅叠层结构的多个沟道柱，其中，所述外延层具有相同的表面高度，所述多个沟道柱的底端经所述外延层与所述半导体衬底中的公共源区电连接。
优选地，所述栅叠层结构中的底部选择栅通过所述外延层与所述沟道柱连接。
优选地，所述凸起结构的截面形状为近似梯形，且所述凸起结构顶部的宽度小于底部的宽度。
优选地，所述公共源区位于相邻的所述凸起结构之间的所述衬底中。
优选地，所述衬底和所述公共源区分别为彼此相反的掺杂类型，且所述沟道区为所述衬底的一部分区域。
本发明提供的3D存储器件及其制造方法，在衬底上先通过选择性外延生长形成外延层，再在绝缘叠层结构中形成与外延层接触的沟道柱，从而得到了高度一致的外延层，提高了器件的良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和图1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图；
图2示出了本发明实施例的3D存储器件的立体示意图；
图3a至3f示出了本发明实施例的3D存储器件制造方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中，除非特别指出，“半导体结构”指的是包括晶片及其上形成的栅叠层结构的中间结构。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(Single Channel Formation,SCF) 结构形成具有存储功能的存储单元串。在堆叠结构中形成沟道孔之后，由于蚀刻负载效应(Etch loading effect)，会导致各个区域内刻蚀形成的沟道孔的宽度和深度不一致，进而导致外延生长的外延层的高度存在差异，对后续工艺产生影响，特别是假沟道孔(dummy CH)，容易出现电流泄露等问题。
本申请的发明人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件及其制造方法。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4 的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，邻接的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱 110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管 Q1和第二选择晶体管Q2。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112 和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层 111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110 中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2 接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2 的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出了本发明实施例的3D存储器件100的立体示意图，为了清楚起见，在图2中仅仅示出了半导体结构和导电结构，而未示出用于将半导体结构和导电结构彼此隔开的层间绝缘层。
如图2所示，在该实施例中示出的3D包括半导体衬底130和位于半导体衬底130第一表面上的存储单元阵列120。
半导体衬底130例如为P型衬底，衬底中形成有多个阵列共源掺杂区即公共源区131。
在该实施例中，半导体衬底130的第一表面具有多个凸起结构132，该凸起结构的截面形状例如为梯形，且顶部的宽度小于底部的宽度，相邻凸起结构132之间具有开口，公共源区131位于开口底部的衬底130 中。
存储单元阵列120位于半导体衬底130的第一表面，包括位于半导体衬底130上的栅叠层结构、贯穿栅叠层结构的沟道柱110、位于栅叠层结构上的互连结构(图2中未示出)。该互连结构包括多个导电通道，源极线、位线以及至少一个的绝缘层，多个导电通道连接栅极导体与源极线和位线。栅叠层结构例如包括栅极导体121、122和123。栅叠层结构中的多个栅极导体例如形成台阶状，用于提供字线和选择线的导电通道延伸到达相应的栅极导体的空间。
该实施例中，在沟道柱110底部与半导体衬底之间，还包括外延层 126，外延层126位于半导体衬底130第一表面的凸起结构132的表面，用于连接沟道柱110和底部选择栅极BSG 123。
存储单元阵列120包括16*2共计32个存储单元串，每个存储单元串包括4个存储单元，从而形成16*2*4共计128个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在存储单元阵列120中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与图 1b中的存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。
在该实施例中，沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构，并且排列成阵列。半导体衬底 130位于栅叠层结构下方，其中在半导体衬底130的第一表面中形成有公共源区131。沟道柱110的第一端通过沟道区共同连接至公共源区131，沟道柱110的第二端经由导电通道连接至相应的位线。栅叠层结构由栅线缝隙(gate line slit)140分割成不同的栅线。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)140 分割成不同的栅线。同一行的多个沟道柱110的栅线分别经由导电通道连接至相应的布线层。为了清楚起见，在图2中未示出与栅极导体122 连接的导电通道和串选择线。
存储晶体管M1至M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙140分割成不同的栅线，则同一层面的栅线分别经由导电通道连接至相应的字线。为了清楚起见，在图2中未示出与栅极导体121连接的字线及其导电通道。
第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管 Q2的栅极导体123由栅线缝隙140分割成不同的栅线，则栅线分别经由导电通道连接至相应的地选择线。
图3a至图3f示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图，例如，沿图2中AA线所示的方向截取3D存储器件的局部结构获得的截面图。在截面图中不仅示出多个半导体和/或导电结构，而且示出了将多个半导体和/或导电结构彼此隔开的层间绝缘层。
该方法开始于半导体衬底130，衬底的材料可以包括硅(例如单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当材料。
如图3a所示，在半导体衬底130的第一表面形成多个凸起结构132。
在该步骤中，在半导体衬底130的第一表面上形成掩膜，掩膜例如为光致抗蚀剂层，然后图案化掩膜并对半导体衬底130进行各向异性蚀刻，在衬底130中形成多个开口，相邻开口之间未被蚀刻的部分即凸起结构132，凸起结构132的截面形状近似为梯形，且顶部的宽度小于底部的宽度。在该实施例中，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，控制凸起结构132的高度。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
优选地，还包括在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂层。
进一步地，通过相邻凸起结构132之间的开口在半导体衬底130中形成公共源区131，如图3a所示。
在该步骤中，采用离子注入(IMP)工艺，通过相邻凸起结构132 之间的开口底部向半导体衬底130中注入相应的掺杂剂，从而在半导体衬底130中形成与半导体衬底130掺杂类型相反的公共源区131，该公共源区131从半导体衬底较低的表面向半导体衬底130中延伸一定的深度。
进一步地，在半导体表面依次沉积第一绝缘层124和第一牺牲层 101，如图3b所示。
在该步骤中，采用常规的沉积工艺，包括原子层沉积(Atomic Layer Deposition,ALD)，物理气相沉积(PhysicalVapor Deposition,PVD)或化学气相沉积(Chemical VaporDeposition,CVD)等沉积工艺，优选的采用等离子体化学气相沉积。
在该步骤中，还包括对半导体结构进行平坦化处理，使半导体结构表面平坦化，例如采用化学机械抛光(Chemical Mechanical Polishing,CMP) 法，并使得位于凸起结构132上表面部分的第一绝缘层124暴露，如图 3b所示。
在该实施例中，第一绝缘层124的材料例如为氧化硅，作为底部选择栅(BottomSelect Gate,BSG)的绝缘层，第一牺牲层101的材料例如为氮化硅，在后续步骤中将被置换为栅极导体，形成底部选择栅极BSG。
进一步地，去除部分第一绝缘层124，并沉积硅(Si)材料，如图 3c所示。
在该步骤中，使用高选择性的蚀刻方法，通过半导体结构表面去除凸起结构132上表面的第一绝缘层124，形成凹槽，在该实施例中，蚀刻方法包括各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等。例如，通过控制蚀刻时间，使得蚀刻在保证去除凸起结构132上表面的第一绝缘层124后停止。
在该实施例中，还包括在去除部分第一绝缘层124后，采用沉积工艺或外延工艺，在半导体结构中去除第一绝缘层124形成的凹槽中沉积硅材料层，形成外延层126。其中，沉积工艺包括原子层沉积或化学气相沉积等。
外延层126优选为硅选择性外延生长层(Silicon epitaxial growth,SEG)。在该实施例中，位于半导体结构的凸起结构132上表面的外延层126与第一牺牲层101邻接。
在该步骤中，还包括对半导体结构进行平坦化处理，使半导体结构表面平坦化，例如采用化学机械抛光(Chemical Mechanical Polishing,CMP) 法，如图3c所示。
进一步地，在半导体结构的第一表面形成绝缘叠层结构，如图3d 所示。
该绝缘叠层结构包括堆叠的多个第二牺牲层102，相邻的第二牺牲层102由第二绝缘层125彼此隔开，其中，第一牺牲层101与绝缘叠层结构中最靠近衬底130的第二牺牲层102之间由第二绝缘层125彼此隔开。在该实施例中，第二绝缘层125例如由氧化硅组成，第二牺牲层102 例如由氮化硅组成。
如下文所述，第一牺牲层101和第二牺牲层102将置换成栅极导体 121至123，栅极导体122一步连接至串选择线，栅极导体123一步连接至地选择线，栅极导体121一步连接至字线。为了形成从栅极导体121 至123到达选择线和字线的导电通道，多个牺牲层例如图案化为台阶状，即，每个牺牲层的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。在图3d中将多个牺牲层之间的层间绝缘层和覆盖绝缘叠层结构的层间绝缘层整体示出为绝缘层。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层之间及其上方的多个层间绝缘层。
进一步地，在半导体结构的绝缘叠层结构中形成沟道孔，并在沟道孔中形成沟道柱110，如图3e所示。
在该步骤中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在半导体结构的绝缘叠层结构中形成沟道孔，沟道孔位于所述凸起结构132上方对应的绝缘叠层结构中，外延层126作为蚀刻停止层。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，采用选择性的蚀刻剂，使得蚀刻到达凸起结构132上表面的外延层126时停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
接着，在沟道孔中形成沟道柱110。沟道柱110的侧壁包括多个依次围绕芯部的功能层，在该实施例中，功能层例如为沟道层、遂穿介质层、电荷存储层和阻挡介质层，具体结构如图1b所示。
在最终的3D存储器件中，沟道柱110的上端将与位线相连接，从而形成有效的存储单元。所述沟道柱110的结构例如为ONOP(氧化物- 氮化物-氧化物-多晶硅)，即，阻挡介质层、电荷存储层、隧穿介质层和沟道层分别由氧化物、氮化物、氧化物和多晶硅组成。
在该实施例中，沟道柱110还包括作为芯部的绝缘层，沟道层、隧穿介质层、电荷存储层和阻挡介质层形成围绕芯部的叠层结构。在替代的实施例中，沟道柱110中可以省去绝缘层。
进一步地，形成栅线缝隙140，并经由栅线缝隙140将绝缘叠层结构中的第一牺牲层101和第二牺牲层102置换成栅极导体121至123，形成栅叠层结构，如图3f所示。
在该步骤中，在绝缘叠层结构中形成栅线缝隙140(gate line slit， GLS)，栅线缝隙140从绝缘叠层的表面向下延伸至半导体衬底130的第一表面，从而暴露半导体衬底130中的公共源区131的表面。接着，采用第一绝缘层124和第二绝缘层125作为蚀刻停止层，经由栅线缝隙 140通过蚀刻去除第一牺牲层101和第二牺牲层102以形成空腔，以及采用金属层填充空腔以形成栅极导体121至123，形成栅叠层结构，其中，多个栅极导体121至123依次堆叠并且由绝缘层彼此隔开，栅极导体123作为底部选择栅BSG由第一牺牲层101通过置换得到。
在形成栅线缝隙140时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，采用半导体衬底130或半导体衬底130中的公共源区131作为蚀刻停止层，使得蚀刻在半导体衬底130的表面停止。在该实施例中，栅线缝隙140 将栅极导体121至123分割成多条栅线。为此，栅线缝隙140贯穿绝缘叠层结构。
在形成空腔时，利用栅线缝隙140作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
在绝缘叠层结构中的绝缘层124和125以及牺牲层101和102分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙140。绝缘叠层结构中的牺牲层的端部暴露于栅线缝隙140的开口中，因此，牺牲层接触到蚀刻剂。蚀刻剂由栅线缝隙140的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的绝缘层124 和125去除第一牺牲层101和102。
在形成栅极导体121至123时，利用栅线缝隙140作为沉积物通道，采用原子层沉积(ALD)，在空腔中填充金属层，形成栅叠层结构。
在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷 B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
进一步地，通过常规工艺完成3D存储器件的后续步骤。例如采用绝缘材料填充栅线缝隙140，在栅线缝隙140中形成源极导电通道，形成通往栅极导体121至123的导电通道等。
在该实施例中，3D存储器件的外延层126先于沟道孔形成，可以获得高度一致的外延层，避免了先形成沟道孔再形成外延层的工艺中由于沟道孔高度和宽度等差异导致的外延层高度不一致，提高了器件的良率和可靠性。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (13)
1.一种3D存储器件的制造方法，包括：
对半导体衬底的第一表面图案化，以形成多个凸起结构；
在所述第一表面上方形成第一绝缘层和第一牺牲层，所述半导体衬底与所述第一牺牲层被所述第一绝缘层隔离；
形成外延层，分别覆盖每个所述凸起结构的上表面；
对所述外延层和所述第一牺牲层的上表面进行平坦化处理，以获得暴露所述外延层的工艺平面；以及
在所述工艺平面上形成栅叠层结构以及贯穿所述栅叠层结构的多个沟道柱，所述多个沟道柱的底端经所述外延层与所述半导体衬底中的公共源区电连接。
2.根据权利要求1所述的制造方法，其中，所述第一牺牲层置换形成底部选择栅极，所述外延层连接所述底部选择栅极和所述沟道柱。
3.根据权利要求1所述的制造方法，其中，所述形成凸起结构的步骤包括：
在所述衬底的第一表面形成掩膜层；
对所述掩膜层图案化；
通过所述图案化的掩膜层对所述衬底进行蚀刻以形成凸起结构。
4.根据权利要求3所述的制造方法，其中，所述凸起结构的截面形状为近似梯形，且所述凸起结构顶部的宽度小于底部的宽度。
5.根据权利要求1所述的制造方法，其中，所述形成第一绝缘层和第一牺牲层以及形成外延层的步骤之间还包括：
对所述第一绝缘层和所述第一牺牲层的上表面进行平坦化处理，以获得暴露所述第一绝缘层的工艺平面。
6.根据权利要求5所述的制造方法，其中，在所述外延层的步骤包括：
去除所述凸起结构上表面的第一绝缘层形成凹槽；
在所述凹槽中形成所述外延层。
7.根据权利要求1所述的制造方法，其中，所述平坦化处理的方法包括化学机械抛光工艺。
8.根据权利要求1所述的制造方法，其中，所述衬底和所述公共源区分别为彼此相反的掺杂类型，且所述沟道区为所述衬底的一部分区域。
9.一种3D存储器件，包括：
半导体衬底，所述半导体衬底的第一表面上具有凸起结构，且所述衬底的第一表面中形成有公共源区；
存储单元阵列，所述存储单元阵列包括栅叠层结构、外延层以及贯穿所述栅叠层结构的多个沟道柱，
其中，所述外延层具有相同的表面高度，所述多个沟道柱的底端经所述外延层与所述半导体衬底中的公共源区电连接。
10.根据权利要求9所述的3D存储器件，其中，所述栅叠层结构中的底部选择栅通过所述外延层与所述沟道柱连接。
11.根据权利要求9所述的3D存储器件，其中，所述凸起结构的截面形状为近似梯形，且所述凸起结构顶部的宽度小于底部的宽度。
12.根据权利要求9所述的3D存储器件，其中，所述公共源区位于相邻的所述凸起结构之间的所述衬底中。
13.根据权利要求9所述的3D存储器件，其中，所述衬底和所述公共源区分别为彼此相反的掺杂类型，且所述沟道区为所述衬底的一部分区域。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911022008.7A CN110931500B (zh) | 2019-10-25 | 2019-10-25 | 3d存储器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911022008.7A CN110931500B (zh) | 2019-10-25 | 2019-10-25 | 3d存储器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110931500A true CN110931500A (zh) | 2020-03-27 |
| CN110931500B CN110931500B (zh) | 2023-09-05 |
Family
ID=69849801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911022008.7A Active CN110931500B (zh) | 2019-10-25 | 2019-10-25 | 3d存储器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110931500B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111540746A (zh) * | 2020-04-03 | 2020-08-14 | 长江存储科技有限责任公司 | 三维存储器结构及其制备方法 |
| CN111758159A (zh) * | 2020-05-25 | 2020-10-09 | 长江存储科技有限责任公司 | 存储器件及其形成方法 |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140001530A1 (en) * | 2012-06-29 | 2014-01-02 | Industry-University Cooperation Foundation Hanyang University | Nonvolatile memory device, fabrication method thereof and memory system comprising the same |
| CN104022121A (zh) * | 2014-06-23 | 2014-09-03 | 中国科学院微电子研究所 | 三维半导体器件及其制造方法 |
| US20140353718A1 (en) * | 2013-05-31 | 2014-12-04 | International Business Machines Corporation | Silicon-on-nothing transistor semiconductor structure with channel epitaxial silicon-germanium region |
| CN104246985A (zh) * | 2012-03-07 | 2014-12-24 | 硅存储技术公司 | 用于非易失性存储器阵列的自对准叠层栅结构 |
| US20150076580A1 (en) * | 2013-09-15 | 2015-03-19 | SanDisk Technologies, Inc. | Method of integrating select gate source and memory hole for three-dimensional non-volatile memory device |
| US20150076584A1 (en) * | 2013-09-17 | 2015-03-19 | Jayavel Pachamuthu | High aspect ratio memory hole channel contact formation |
| US9768192B1 (en) * | 2016-03-16 | 2017-09-19 | Sandisk Technologies Llc | Three-dimensional memory device containing annular etch-stop spacer and method of making thereof |
| CN107564915A (zh) * | 2017-08-31 | 2018-01-09 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| CN107611135A (zh) * | 2017-08-31 | 2018-01-19 | 长江存储科技有限责任公司 | 一种3dnand存储器件的制造方法 |
| CN107665893A (zh) * | 2016-07-27 | 2018-02-06 | 三星电子株式会社 | 制造半导体器件的方法 |
| CN109860275A (zh) * | 2017-11-30 | 2019-06-07 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| CN110098175A (zh) * | 2018-01-31 | 2019-08-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制造方法 |
| CN110211964A (zh) * | 2019-06-17 | 2019-09-06 | 长江存储科技有限责任公司 | 3d nand存储器及其形成方法 |
-
2019
- 2019-10-25 CN CN201911022008.7A patent/CN110931500B/zh active Active
Patent Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104246985A (zh) * | 2012-03-07 | 2014-12-24 | 硅存储技术公司 | 用于非易失性存储器阵列的自对准叠层栅结构 |
| US20140001530A1 (en) * | 2012-06-29 | 2014-01-02 | Industry-University Cooperation Foundation Hanyang University | Nonvolatile memory device, fabrication method thereof and memory system comprising the same |
| US20140353718A1 (en) * | 2013-05-31 | 2014-12-04 | International Business Machines Corporation | Silicon-on-nothing transistor semiconductor structure with channel epitaxial silicon-germanium region |
| US20150076580A1 (en) * | 2013-09-15 | 2015-03-19 | SanDisk Technologies, Inc. | Method of integrating select gate source and memory hole for three-dimensional non-volatile memory device |
| US20150076584A1 (en) * | 2013-09-17 | 2015-03-19 | Jayavel Pachamuthu | High aspect ratio memory hole channel contact formation |
| CN104022121A (zh) * | 2014-06-23 | 2014-09-03 | 中国科学院微电子研究所 | 三维半导体器件及其制造方法 |
| US9768192B1 (en) * | 2016-03-16 | 2017-09-19 | Sandisk Technologies Llc | Three-dimensional memory device containing annular etch-stop spacer and method of making thereof |
| US20170271352A1 (en) * | 2016-03-16 | 2017-09-21 | Sandisk Technologies Inc. | Three-dimensional memory device containing annular etch-stop spacer and method of making thereof |
| CN107665893A (zh) * | 2016-07-27 | 2018-02-06 | 三星电子株式会社 | 制造半导体器件的方法 |
| CN107564915A (zh) * | 2017-08-31 | 2018-01-09 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| CN107611135A (zh) * | 2017-08-31 | 2018-01-19 | 长江存储科技有限责任公司 | 一种3dnand存储器件的制造方法 |
| CN109860275A (zh) * | 2017-11-30 | 2019-06-07 | 台湾积体电路制造股份有限公司 | 半导体器件及其制造方法 |
| CN110098175A (zh) * | 2018-01-31 | 2019-08-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制造方法 |
| CN110211964A (zh) * | 2019-06-17 | 2019-09-06 | 长江存储科技有限责任公司 | 3d nand存储器及其形成方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111540746A (zh) * | 2020-04-03 | 2020-08-14 | 长江存储科技有限责任公司 | 三维存储器结构及其制备方法 |
| CN111540746B (zh) * | 2020-04-03 | 2021-04-06 | 长江存储科技有限责任公司 | 三维存储器结构及其制备方法 |
| CN111758159A (zh) * | 2020-05-25 | 2020-10-09 | 长江存储科技有限责任公司 | 存储器件及其形成方法 |
| CN111758159B (zh) * | 2020-05-25 | 2021-04-27 | 长江存储科技有限责任公司 | 存储器件及其形成方法 |
| US11239247B2 (en) | 2020-05-25 | 2022-02-01 | Yangtze Memory Technologies Co., Ltd. | Memory device and method for forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110931500B (zh) | 2023-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109037227B (zh) | 3d存储器件及其制造方法 | |
| CN109390348B (zh) | 3d存储器件及其制造方法 | |
| CN110277404B (zh) | 3d存储器件及其制造方法 | |
| CN113206101B (zh) | 3d存储器件及其制造方法 | |
| CN111211130B (zh) | 3d存储器件及其制造方法 | |
| CN110649033B (zh) | 3d存储器件及其制造方法 | |
| CN109192735B (zh) | 3d存储器件及其制造方法 | |
| CN111540753B (zh) | 3d存储器件及其制造方法 | |
| CN109712980B (zh) | 3d存储器件的制造方法及3d存储器件 | |
| CN113224079B (zh) | 3d存储器件及其制造方法 | |
| CN111211131B (zh) | 3d存储器件及其制造方法 | |
| CN110828470B (zh) | 3d存储器件及其制造方法 | |
| CN109119425B (zh) | 3d存储器件 | |
| CN110289259B (zh) | 3d存储器件及其制造方法 | |
| CN110808254B (zh) | 3d存储器件及其制造方法 | |
| CN110379812B (zh) | 3d存储器件及其制造方法 | |
| CN111211128B (zh) | 3d存储器件及其制造方法 | |
| CN110729300A (zh) | 3d存储器件及其制造方法 | |
| CN110676257A (zh) | 3d存储器件及其制造方法 | |
| CN110808252B (zh) | 3d存储器件及其制造方法 | |
| CN110931500B (zh) | 3d存储器件及其制造方法 | |
| CN112614854B (zh) | 3d存储器件及其制造方法 | |
| CN111180458B (zh) | 3d存储器件及其制造方法 | |
| CN109671715B (zh) | 3d存储器件及其制造方法 | |
| CN111211129B (zh) | 3d存储器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |