CN111211128B - 3d存储器件及其制造方法 - Google Patents
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Abstract
公开了一种3D存储器件及其制造方法。器件包括：半导体衬底；位于所述半导体衬底之上的叠层结构；贯穿所述叠层结构的多个沟道柱和多个假沟道柱；以及多个第一外延结构和多个第二外延结构，其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第一外延结构贯穿所述底部选择栅极且所述多个第二外延结构未贯穿所述底部选择栅极。本申请的3D存储器件，第二区域去除了底部选择栅极，避免了假沟道柱与底部选择栅极之间的漏电情况，并且衬底的第一区域低于第二区域，因此在形成假沟道孔时不容易出现蚀刻不到位的情况，提高了器件的良率和可靠性。
Description
技术领域
本发明涉及存储器技术领域，特别涉及一种3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸（CD）越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
现有技术中，在制造3D存储器件时，在对沟道柱底部的ONOP（氧化物-氮化物-氧化物-多晶硅）结构进行蚀刻时，往往采用单步骤的方法直接去除位于外延结构表面的ONOP结构，由于沟道柱的变形或翘曲等原因，会导致外延结构蚀刻不均匀，进而导致台阶区的伪沟道柱底部具有缺陷的外延结构与底部选择栅(Bottom Select Gate,BSG)之间出现电流泄露等性能问题。另外，由于台阶区和核心区的的半导体结构的密度存在差异，因此在形成沟道孔时容易出现虚假蚀刻的现象。
期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。
发明内容
鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，通过去除台阶区的底部选择栅极牺牲层，使得在形成假沟道孔150时更容易，降低了虚假蚀刻或蚀刻不到位的比例，提高了3D存储器件的良率和可靠性。
根据本发明的一方面，提供一种3D存储器件，包括：半导体衬底； 位于所述半导体衬底之上的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层； 贯穿所述叠层结构的多个沟道柱和多个假沟道柱；以及多个第一外延结构和多个第二外延结构，所述多个沟道柱分别经相应的所述第一外延结构与所述半导体衬底电连接，所述多个假沟道柱分别经相应的所述第二外延结构与所述半导体衬底电连接，其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第一外延结构贯穿所述底部选择栅极且所述多个第二外延结构未贯穿所述底部选择栅极。
优选地，所述半导体衬底包括第一区域和第二区域，所述第一区域的第一表面低于所述第二区域的第一表面。
优选地，所述第一区域为所述器件的中间区域，所述第二区域为所述器件的台阶区域。
优选地，所述沟道柱位于所述叠层结构的所述中间区域， 所述假沟道柱位于所述叠层结构的所述中间区域和/或所述台阶区域。
优选地，所述多个第一外延结构和所述多个第二外延结构从所述半导体衬底中延伸至位于所述底部选择栅极上表面的所述层间绝缘层的相应位置。
优选地，所述第二区域没有所述底部选择栅极。
优选地，所述沟道柱和/或所述假沟道柱从芯部依次包括隧穿介质层、电荷存储层、阻挡介质层和沟道层，所述沟道层与所述外延结构连接。
优选地，所述沟道柱和/或所述假沟道柱还包括绝缘芯部。
根据本发明的另一方面，提供一种3D存储器件的制造方法，包括：在半导体衬底上形成绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；形成贯穿所述绝缘叠层结构的多个沟道孔和多个假沟道孔；形成位于所述多个沟道孔底部的多个第一外延结构和多个第二外延结构，所述多个沟道孔分别经相应的所述第一外延结构与所述半导体衬底连接，所述多个假沟道孔分别经相应的所述第二外延结构与所述半导体衬底连接；在所述多个沟道孔中形成沟道柱和在所述多个假沟道孔中形成假沟道柱；以及将所述绝缘叠层结构置换为栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第一外延结构贯穿所述底部选择栅极且所述多个第二外延结构未贯穿所述底部选择栅极。
优选地，所述半导体衬底包括第一区域和第二区域，所述第一区域的第一表面低于所述第二区域的第一表面。
优选地，所述第一区域为所述器件的中间区域，所述第二区域为所述器件的台阶区域。
优选地，所述沟道柱位于所述叠层结构的所述中间区域， 所述假沟道柱位于所述叠层结构的所述中间区域和/或所述台阶区域。
优选地，形成所述绝缘叠层结构的步骤包括：减薄所述半导体衬底的第一区域；在所述半导体衬底得到表面依次沉积第一绝缘层和第一牺牲层；去除所述第二区域的第一牺牲层；交替沉积第二绝缘层和第二牺牲层，其中，所述第一绝缘层、第二绝缘层、第一牺牲层和第二牺牲层组成绝缘叠层结构。
优选地，形成所述绝缘叠层结构的步骤包括：减薄所述半导体衬底的第一区域；在所述半导体衬底得到表面沉积第一绝缘层；遮挡所述第二区域并沉积第一牺牲层；交替沉积第二绝缘层和第二牺牲层，其中，所述第一绝缘层、第二绝缘层、第一牺牲层和第二牺牲层组成绝缘叠层结构。
优选地，所述第一牺牲层置换后形成底部选择栅极。
优选地，所述第二区域没有所述底部选择栅。
优选地，所述多个第一外延结构和所述多个第二外延结构从所述半导体衬底中延伸至位于所述底部选择栅极上表面的所述层间绝缘层的相应位置。
本发明提供的3D存储器件及其制造方法，在第一牺牲层形成过程中，去除了位于第二区域，即假沟道孔相应位置的第一牺牲层，从而在3D存储器件中，沟道柱下方相应位置的外延结构与底部选择栅极邻接，假沟道柱下方相应位置的外延结构与底部选择栅极不邻接。在底部选择栅极牺牲层置换成栅极导体的过程中，从根本上避免了出现栅极导体与外延结构连通而导致的电流泄漏的问题，从而提高3D存储器件的良率和可靠性。
本发明提供的3D存储器件及其制造方法，减薄了第一区域的半导体衬底，同时在第一牺牲层形成过程中，去除了位于第二区域的第一牺牲层，从而在形成3D存储器件的过程中，台阶区域由于减少了一层第一牺牲层，因此在形成假沟道孔时更容易，降低了虚假蚀刻或蚀刻不到位的比例，提高了3D存储器件的良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图；
图2示出根据本发明实施例的3D存储器件的立体视意图；
图3a至3g示出本发明实施例的3D存储器件制造方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，邻接的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，邻接的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至半导体衬底101，第二端经由半导体衬底101形成共源极连接。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)161分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。
图3a至3g示出本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。
该方法开始于半导体衬底101，半导体衬底101包括位于左侧的第一区域和位于右侧的第二区域，第一区域例如为核心区域，第二区域例如为台阶区域。所述第二区域位于所述第一区域的一侧，或所述第二区域与所述第一区域间隔排列在半导体衬底101上。半导体衬底101的材料可以包括硅（例如单晶硅）、硅锗（SiGe）、砷化镓（GaAs）、锗（Ge）、绝缘体上硅（SOI）、绝缘体上锗（GOI）或者任何其他适当材料。半导体衬底101中形成有多个陷区。
如图3a所示，从半导体衬底的第一表面减薄半导体衬底101的第一区域。
在该步骤中，在半导体衬底101的第一表面上形成掩膜，掩膜例如为光致抗蚀剂层，然后图案化掩膜并对半导体衬底101进行各向异性蚀刻，使得半导体衬底101的第一区域减薄。在该实施例中，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，控制半导体衬底101第一区域减薄的厚度。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。
在该实施例中，由于半导体衬底101的第一区域从半导体衬底的第一表面减薄，因此，从半导体衬底101的第一表面看，第一区域的表面低于第二区域的表面，即第一区域的第一表面低于第二区域的第一表面。
进一步地，在半导体结构表面依次沉积第一绝缘层130和第一牺牲层131，如图3b所示。
在该步骤中，采用沉积工艺，例如为原子层沉积(Atomic Layer Deposition,ALD)，物理气相沉积(PhysicalVapor Deposition,PVD)或化学气相沉积(Chemical VaporDeposition,CVD)等工艺形成第一绝缘层130和第一牺牲层131，第一绝缘层130用于形成底部选择栅极氧化层，材料例如为氧化硅，第一牺牲层131用于形成底部选择栅极牺牲层，材料例如为氮化硅。形成第一绝缘层130和第一牺牲层131的方法优选的采用等离子体化学气相沉积。
进一步，去除第二区域的第一牺牲层131，并使半导体结构表面平坦化，如图3c所示。
在该步骤中，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀等，还可以使用化学机械抛光工艺，去除第二区域的第一牺牲层131。采用各向异性蚀刻时例如，通过控制蚀刻时间，使得蚀刻在第二区域的第一绝缘层130的表面附近停止。
当第一区域与第二区域间隔排列时，可以使用图案化的掩膜层去除第二区域的第一牺牲层131。
在其他实施例中，还可以通过在半导体表面沉积一层第一绝缘层130，并通过遮挡第二区域在第一区域中形成第一牺牲层131，实现图3a与图3b所示的过程。
进一步地，在半导体结构得到表面形成绝缘叠层结构，如图3d所示。
在该步骤中，该绝缘叠层结构包括堆叠的多个第二牺牲层132，相邻的第二牺牲层132由第二绝缘层133彼此隔开，其中，第一牺牲层131与绝缘叠层结构中最靠近半导体衬底101的第二牺牲层132之间由第二绝缘层133彼此隔开。在该实施例中，第二绝缘层133例如由氧化硅组成，第二牺牲层132例如由氮化硅组成。
如下文所述，第一牺牲层131和第二牺牲层132将置换成栅极导体121至123，栅极导体122一步连接至串选择线，栅极导体123一步连接至地选择线，栅极导体121一步连接至字线。为了形成从栅极导体121至123到达选择线和字线的导电通道，多个牺牲层例如图案化为台阶状，即，每个牺牲层的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。在图3d之后将多个牺牲层之间的层间绝缘层和覆盖绝缘叠层结构的层间绝缘层整体示出为绝缘层130。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层之间及其上方的多个层间绝缘层。
进一步地，在半导体结构与绝缘叠层结构中形成多个沟道孔140和假沟道孔150，在沟道孔140和假沟道孔150内形成第一外延结构141和第二外延结构142，如图3e所示。
在该实施例中，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面下方附近停止。
在该实施例中，由于第二区域的绝缘叠层结构相较于第一区域的绝缘叠层结构少了一层第一牺牲层131，因此在第二区域中形成假沟道孔150时出现蚀刻不到位或虚假蚀刻的现象或减少，并且从根本上消除了第二区域的第二外延结构142与底部选择栅之间的漏电情况。
外延结构例如为硅选择性外延生长层(Silicon epitaxial growth,SEG)。在该实施例中，位于第二区域的绝缘叠层结构中的用于形成假沟道孔150的沟道孔中的第二外延结构142与第一牺牲层不邻接，位于第一区域的绝缘叠层结构中的沟道孔140中的第一外延结构141与底部第一牺牲层131邻接。
在该实施例中，半导体衬底的第二区域比第一区域少一层第一牺牲层131，并且半导体衬底的第二区域表面高于第一区域的表面，因此在形成假沟道孔150时，第二区域不容易出现蚀刻不到位的情况，提高了器件的良率和可靠性。
进一步地，在沟道孔140和假沟道孔150中形成贯穿绝缘叠层结构的沟道柱110和假沟道柱151，如图3f所示。
在该步骤中，从沟道孔140和假沟道孔150的侧壁上依次沉积形成阻挡介质层114、电荷存储层113、隧穿介质层112、沟道层111。在该实施例中，沟道柱110和假沟道柱151具有相同的结构，以下将不再单独描述假沟道柱151的结构。半导体结构内部形成了如沟道柱110以及沟道柱110内部的ONOP结构(氧化物-氮化物-氧化物-多晶硅)，如图1b所示。
在优选的实施例中，假沟道柱151位于半导体衬底101的第二区域中，优选地，位于绝缘叠层结构的台阶区域(stair-step region)中。
在该实施例中，沟道柱110的下部包括第一外延结构141。进一步地，沟道柱110包括从其上部延伸至第一外延结构141的沟道层111。参考图1b，在沟道柱110的中间部分，沟道柱110包括依次堆叠在沟道层111上的隧穿介质层112、电荷存储层113和阻挡介质层114，在沟道柱110的两端，沟道柱110包括堆叠在沟道层111或第一外延结构141上的阻挡介质层114。沟道柱110的下端与半导体衬底101中的陷区通过第一外延结构141相接触。在最终的3D存储器件中，沟道柱110的上端与位线相连接，从而形成有效的存储单元。
在该实施例中，沟道柱110还包括作为芯部的绝缘层115，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。在替代的实施例中，沟道柱110中可以省去绝缘层115。
假沟道柱151与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3D存储器件中，假沟道柱151并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱151没有形成有效的存储单元。
进一步地，蚀刻沟道柱110和假沟道柱151底部的沟道层，进而蚀刻沟道柱110和假沟道柱151底部的其他结构，使第一外延结构141和第二外延结构142的表面分别从沟道柱110和假沟道柱151的底部暴露，如图3g所示。
在该步骤中，例如采用湿法蚀刻，在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，蚀刻溶剂例如为TMAH或ADM，其中，将半导体结构浸没在蚀刻溶液中。由于蚀刻剂的选择性，使得蚀刻在ONO(氧化物-氮化物-氧化物)结构表面附近停止，并且沟道柱110和假沟道柱151侧壁的多晶硅层被保留。
进一步地，蚀刻ONO结构，利用第一外延结构141和第二外延结构142的上表面作为蚀刻停止层，经沟道柱110和假沟道柱151底部的开口去除位于第一外延结构141和第二外延结构142上方的阻挡介质层、电荷存储层和隧穿介质层，沟道孔侧壁的沟道层作为保护层，保护沟道柱侧壁的ONO结构不被蚀刻。在该步骤中，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在第一外延结构141和第二外延结构142表面附近停止。
在该实施例中，也可以在第一外延结构141和第二外延结构142的表面蚀刻形成凹槽。在该步骤中，例如采用ADM湿法蚀刻，在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，蚀刻溶剂例如为ADM，其中，将半导体结构浸没在蚀刻溶液中。由于采用湿法蚀刻，因此第一外延结构141和第二外延结构142会产生一定深度的凹陷，例如通过控制蚀刻时间，使多个沟道柱110和假沟道柱151内的第一外延结构141和第二外延结构142产生均匀深度的凹槽。
在该实施例中，由于第二区域没有第一牺牲层，因此尽管第二区域的假沟道柱151中的第二外延结构142蚀刻不均匀，也不会造成假沟道柱151与后续的底部选择栅极之间出现漏电情况，提高了器件的良率。
进一步地，在绝缘叠层结构中形成栅线缝隙161(参见图2)，经由栅线缝隙161去除绝缘叠层结构中的牺牲层131和132以形成空腔，以及采用金属层填充空腔以形成栅极导体120。
在形成栅线缝隙161时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。在该实施例中，栅线缝隙161将栅极导体分割成多条栅线。为此，栅线缝隙161贯穿绝缘叠层结构。
在形成空腔时，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层131和132从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
在绝缘叠层结构中的层间绝缘层和牺牲层分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4 F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。绝缘叠层结构中的牺牲层的端部暴露于栅线缝隙161的开口中，因此，牺牲层接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层去除牺牲层。
在形成栅极导体时，利用栅线缝隙161作为沉积物通道，例如采用原子层沉积(ALD)，在栅线缝隙161和空腔中填充金属层。
在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (15)
1.一种3D存储器件，包括：
半导体衬底；
位于所述半导体衬底之上的叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；
贯穿所述叠层结构的多个沟道柱和多个假沟道柱；以及
多个第一外延结构和多个第二外延结构，所述多个沟道柱分别经相应的所述第一外延结构与所述半导体衬底电连接，所述多个假沟道柱分别经相应的所述第二外延结构与所述半导体衬底电连接，
其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第一外延结构贯穿所述底部选择栅极且所述多个第二外延结构未贯穿所述底部选择栅极；
所述半导体衬底包括第一区域和第二区域，所述第二区域没有所述底部选择栅，所述假沟道柱位于所述第二区域。
2.根据权利要求1所述的3D存储器件，其中，所述第一区域的第一表面低于所述第二区域的第一表面。
3.根据权利要求2所述的3D存储器件，其中，所述第一区域为所述器件的中间区域，所述第二区域为所述器件的台阶区域。
4.根据权利要求3所述的3D存储器件，其中，所述沟道柱位于所述叠层结构的所述中间区域，所述假沟道柱位于所述叠层结构的所述中间区域和/或所述台阶区域。
5.根据权利要求1所述的3D存储器件，其中，所述多个第一外延结构和所述多个第二外延结构从所述半导体衬底中延伸至位于所述底部选择栅极上表面的所述层间绝缘层的相应位置。
6.根据权利要求1所述的3D存储器件，其中，所述沟道柱和/或所述假沟道柱从芯部依次包括隧穿介质层、电荷存储层、阻挡介质层和沟道层，所述沟道层与所述外延结构连接。
7.根据权利要求6所述的3D存储器件，其中，所述沟道柱和/或所述假沟道柱还包括绝缘芯部。
8.一种3D存储器件的制造方法，包括：
在半导体衬底上形成绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；
形成贯穿所述绝缘叠层结构的多个沟道孔和多个假沟道孔；
形成位于所述多个沟道孔底部的多个第一外延结构和多个第二外延结构，所述多个沟道孔分别经相应的所述第一外延结构与所述半导体衬底连接，所述多个假沟道孔分别经相应的所述第二外延结构与所述半导体衬底连接；
在所述多个沟道孔中形成沟道柱和在所述多个假沟道孔中形成假沟道柱；以及
将所述绝缘叠层结构置换为栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层，
其中，所述多个栅极导体包括设置在所述多个沟道柱和所述半导体衬底之间的底部选择栅极，所述多个第一外延结构贯穿所述底部选择栅极且所述多个第二外延结构未贯穿所述底部选择栅极；
所述半导体衬底包括第一区域和第二区域，所述第二区域没有所述底部选择栅，所述假沟道柱位于所述第二区域。
9.根据权利要求8所述的制造方法，其中，所述第一区域的第一表面低于所述第二区域的第一表面。
10.根据权利要求9所述的制造方法，其中，所述第一区域为所述器件的中间区域，所述第二区域为所述器件的台阶区域。
11.根据权利要求10所述的制造方法，其中，所述沟道柱位于所述叠层结构的所述中间区域，所述假沟道柱位于所述叠层结构的所述中间区域和/或所述台阶区域。
12.根据权利要求8所述的制造方法，其中，形成所述绝缘叠层结构的步骤包括：
减薄所述半导体衬底的第一区域；
在所述半导体衬底的表面依次沉积第一绝缘层和第一牺牲层；
去除所述第二区域的第一牺牲层；
交替沉积第二绝缘层和第二牺牲层，
其中，所述第一绝缘层、第二绝缘层、第一牺牲层和第二牺牲层组成绝缘叠层结构。
13.根据权利要求8所述的制造方法，其中，形成所述绝缘叠层结构的步骤包括：
减薄所述半导体衬底的第一区域；
在所述半导体衬底得到表面沉积第一绝缘层；
遮挡所述第二区域并沉积第一牺牲层；
交替沉积第二绝缘层和第二牺牲层，
其中，所述第一绝缘层、第二绝缘层、第一牺牲层和第二牺牲层组成绝缘叠层结构。
14.根据权利要求12或13所述的制造方法，其中，所述第一牺牲层置换后形成底部选择栅极。
15.根据权利要求9所述的制造方法，其中，所述多个第一外延结构和所述多个第二外延结构从所述半导体衬底中延伸至位于所述底部选择栅极上表面的所述层间绝缘层的相应位置。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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