CN112331660B - 一种三维存储器及其制作方法 - Google Patents

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Abstract

本发明提供一种三维存储器及其制作方法，该三维存储器包括衬底、底部多晶硅层、底部选择栅氧化层、多个导电层、垂直沟道结构及阵列公共源极结构，其中，所述底部选择栅氧化层由所述底部多晶硅层的顶面氧化而来。本发明在将栅极牺牲层去除以后将底部多晶硅顶面氧化作为底部选择栅氧化层，一方面可以极好的控制底部选择栅氧化层的厚度，极大的改善底部选择栅阈值电压的浮动，另一方面底部选择栅距离沟道层最远的距离固定不变，可以极大地改善电流的浮动；再次，氧化底部多晶硅层作为底部选择栅氧化层，可以进一步减小底部选择栅距离沟道层的距离，有助于提高电流。

Description

一种三维存储器及其制作方法
技术领域
本发明属于半导体集成电路技术领域，涉及一种三维存储器及其制作方法。
背景技术
侧墙多晶硅(Side Wall Poly，简称SWP)结构可以避免3D Nand由于层数增加带来的硅-氧化物-氮化物-氧化物(SONO)刻蚀的挑战。但目前SWP工艺主要采用栅致漏极泄漏电流擦除方式(Gate-Induced Drain Leakage Erase，简称GIDL ERS)，要实现P阱擦除方式，控制底部选择栅极(BSG)氧化物的厚度存在一定的挑战。此外，俘获层/隧穿层去除的量也存在较大的变化。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器及其制作方法，用于解决现有三维存储器的底部选择栅氧化层厚度不均匀，导致底部选择栅的阈值电压浮动的问题。
为实现上述目的及其他相关目的，本发明提供一种三维存储器的制作方法，包括以下步骤：
提供一基底结构，所述基底结构自下而上依次包括衬底、底部牺牲层及叠层结构，所述叠层结构包括交替堆叠的栅极牺牲层与电介质层，且所述叠层结构的最下层为所述栅极牺牲层；
形成垂直沟道结构于所述基底结构中，所述垂直沟道结构上下贯穿所述叠层结构，并往下延伸至所述衬底中，所述垂直沟道结构包括沟道层及环绕于所述沟道层外侧面及外底面的存储叠层；
形成栅线缝隙于所述基底结构中，所述栅线缝隙上下贯穿所述叠层结构，并至少往下延伸至所述底部牺牲层中；
形成侧墙保护层于所述栅线缝隙的侧壁。
可选地，还包括以下步骤：
去除所述底部牺牲层，得到底部横向缝隙；
经由所述底部横向缝隙去除所述存储叠层的一部分以暴露出所述沟道层的一部分；
形成底部多晶硅层于所述底部横向缝隙中；
去除所述栅极牺牲层，得到多条栅极横向缝隙；
形成导电层于所述栅极横向缝隙中；
形成阵列公共源极结构于所述栅线缝隙中。
可选地，形成所述导电层于所述栅极横向缝隙中之前，氧化所述底部多晶硅层的顶面，得到底部选择栅氧化层。
可选地，形成所述垂直沟道结构包括以下步骤：
形成垂直沟道孔于所述基底结构中，所述垂直沟道孔上下贯穿所述叠层结构，并往下延伸至所述衬底中；
形成所述存储叠层于所述垂直沟道孔的侧壁与底面；
形成所述沟道层于所述存储叠层表面。
可选地，在形成所述存储叠层之前，横向扩大所述垂直沟道孔位于所述底部牺牲层中的部分，使得所述垂直沟道孔端部宽度增加。
可选地，所述垂直沟道孔端部呈十字型。
可选地，所述底部牺牲层与所述叠层结构之间设有保护层，在经由所述底部横向缝隙去除所述存储叠层的一部分以暴露出所述沟道层的一部分之后以及形成所述底部多晶硅层之前，还包括去除所述保护层的步骤。
可选地，所述保护层的材质包括氧化铝。
可选地，所述衬底中设有一凹槽，所述底部牺牲层填充进所述凹槽，所述栅线缝隙在所述衬底上的正投影位于所述凹槽内。
可选地，在形成所述底部多晶硅层之后以及去除所述栅极牺牲层之前，还包括形成底部外延层于所述凹槽中的步骤。
可选地，所述底部外延层自下而上依次包括N型外延硅层及P型多晶硅层。
可选地，所述衬底与所述底部牺牲层的界面处设有阻挡层，在去除所述存储叠层的一部分时，还一并去除所述阻挡层。
本发明还提供一种三维存储器，包括：
衬底；
底部多晶硅层，位于所述衬底上；
底部选择栅氧化层，位于所述底部多晶硅层上，所述底部选择栅氧化层由所述底部多晶硅层的顶面氧化而来；
多个导电层，堆叠于所述底部选择栅氧化层上方，相邻所述导电层之间设有电介质层；
垂直沟道结构，上下贯穿多个所述导电层及所述电介质层，并往下延伸至所述衬底中，所述垂直沟道结构包括沟道层及环绕于所述沟道层外侧面及外底面的存储叠层，所述底部多晶硅层横向贯穿所述存储叠层以与所述沟道层连接；
阵列公共源极结构，上下贯穿多个所述导电层及所述电介质层。
可选地，所述垂直沟道结构位于所述底部多晶硅层中的部分的宽度大于所述垂直沟道结构其余部分的宽度。
可选地，所述垂直沟道孔端部呈十字型。
可选地，所述垂直沟道结构的较宽部分的顶面与位于底层的所述导电层的底面之间设有保护层。
可选地，所述保护层的材质包括氧化铝。
可选地，所述阵列公共源极结构下方设有底部外延层，所述底部外延层的侧壁与底面被所述底部多晶硅层及所述衬底包围。
可选地，所述底部外延层自下而上依次包括N型外延硅层及P型多晶硅层，所述N型外延硅层与所述衬底接触，所述P型多晶硅层与所述底部多晶硅层接触。
如上所述，本发明的三维存储器及其制作方法在将栅极牺牲层去除以后将底部多晶硅顶面氧化作为底部选择栅氧化层，一方面可以极好的控制底部选择栅氧化层的厚度，极大的改善底部选择栅阈值电压的浮动，另一方面底部选择栅距离沟道层最远的距离固定不变，可以极大地改善电流的浮动；再次，氧化底部多晶硅层作为底部选择栅氧化层，可以进一步减小底部选择栅距离沟道层的距离，有助于提高电流。此外，在制作过程中，本发明还可以选择性地在底部牺牲层上方沉积氧化铝或其它合适的材料作为存储叠层去除时的保护层；另外，还可将沟道孔位于底部牺牲层中的部分横向扩大，以改变存储叠层与沟道层的方向，减少此处存储叠层去除时对拐角处存储叠层的损伤，从而降低漏电流风险与大的离子浮动。
附图说明
图1显示为本发明的三维存储器的制作方法的工艺流程图。
图2显示为提供一基底结构的示意图。
图3显示为形成垂直沟道孔于所述基底结构中的示意图。
图4显示为通过刻蚀横向扩大所述垂直沟道孔位于所述底部牺牲层中的部分，使得所述垂直沟道孔呈十字型的示意图。
图5显示为形成存储叠层于所述垂直沟道孔的侧壁与底面的示意图。
图6显示为形成栅线缝隙于所述基底结构中的示意图。
图7显示为沉积侧墙保护层于所述栅线缝隙内及所述叠层结构上方的示意图。
图8显示为去除所述侧墙保护层位于所述栅线缝隙底部的部分以暴露出所述底部多晶硅层的至少一部分，并去除所述侧墙保护层位于所述叠层结构上方的部分的示意图。
图9显示为去除所述底部牺牲层，得到底部横向缝隙的示意图。
图10显示为沿着所述底部横向缝隙的侧壁去除所述存储叠层中的所述阻隔层的示意图。
图11显示为去除被暴露的所述存储叠层中的所述存储层及所述隧穿层的示意图。
图12显示为进一步去除所述保护层以暴露出位于底层的所述栅极牺牲层的下表面的示意图。
图13显示为预清洗所述横向缝隙的表面的示意图。
图14显示为沉积底部多晶硅于所述底部横向缝隙中的示意图。
图15显示为去除所述栅线缝隙的侧壁及所述叠层结构的上方的多晶硅材料的示意图。
图16显示为形成底部外延层于所述凹槽中的示意图。
图17显示为去除所述侧墙保护层的示意图。
图18显示为去除所述栅极牺牲层的示意图。
图19显示为氧化所述底部多晶硅层的顶面，得到底部选择栅氧化层的示意图。
图20显示为形成导电层于所述栅极横向缝隙中的示意图。
图21显示为形成阵列公共源极结构于所述栅线缝隙中的示意图。
元件标号说明
S1～S11 步骤
1 衬底
2 底部牺牲层
3 栅极牺牲层
4 电介质层
5 沟道层
6 阻挡层
7 保护层
8 凹槽
9 垂直沟道孔
10 阻隔层
11 存储层
12 隧穿层
13 填充材料
14 半导体接触部
15 覆盖层
16 栅线缝隙
17 氮化硅层
18 氧化硅层
19 氧化铝层
20 底部横向缝隙
21 底部多晶硅层
22 N型外延硅层
23 P型多晶硅层
24 栅极横向缝隙
25 底部选择栅氧化层
26 栅极材料层
27 氧化铝层
28 氮化钛层
29 氮化钛层
30 介质层
31 钨层
32 隔离侧墙
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图21。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本实施例中提供一种三维存储器的制作方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：
S1：提供一基底结构，所述基底结构自下而上依次包括衬底、底部牺牲层及叠层结构，所述叠层结构包括交替堆叠的栅极牺牲层与电介质层，且所述叠层结构的最下层为所述栅极牺牲层。
S2：形成垂直沟道结构于所述基底结构中，所述垂直沟道结构上下贯穿所述叠层结构，并往下延伸至所述衬底中，所述垂直沟道结构包括沟道层及环绕于所述沟道层外侧面及外底面的存储叠层；
S3：形成栅线缝隙于所述基底结构中，所述栅线缝隙上下贯穿所述叠层结构，并至少往下延伸至所述底部牺牲层中；
S4：形成侧墙保护层于所述栅线缝隙的侧壁；
S5：去除所述底部牺牲层，得到底部横向缝隙；
S6：经由所述底部横向缝隙去除所述存储叠层的一部分以暴露出所述沟道层的一部分；
S7：形成底部多晶硅层于所述底部横向缝隙中；
S8：去除所述栅极牺牲层，得到多条栅极横向缝隙；
S9：氧化所述底部多晶硅层的顶面，得到底部选择栅氧化层；
S10：形成导电层于所述栅极横向缝隙中；
S11：形成阵列公共源极结构于所述栅线缝隙中。
首先请参阅图2，执行步骤S1：提供一基底结构，所述基底结构自下而上依次包括衬底1、底部牺牲层2及叠层结构，所述叠层结构包括交替堆叠的栅极牺牲层3与电介质层4，且所述叠层结构的最下层为所述栅极牺牲层3。
作为示例，所述衬底1包括但不限于Si衬底、Ge衬底、SiGe衬底、绝缘体上硅(Silicon On Insulator，SOI)衬底或绝缘体上锗(Germanium On Insulator，GOI)衬底等，其可以为P型掺杂或N型掺杂。所述底部牺牲层2包括但不限于多晶硅层，所述栅极牺牲层3包括但不限于氮化硅层，所述电介质层4包括但不限于氧化硅层。
作为示例，所述衬底1与所述底部牺牲层2的界面处设有阻挡层6，用以保护所述衬底1表面。所述阻挡层6包括但不限于氧化硅层。
作为示例，所述底部牺牲层2与所述叠层结构之间设有保护层7，用以在后续工艺过程中保护底部的栅极牺牲层3，使得后续形成的底部多晶硅层21具有平整的顶面。所述保护层7优选采用与多晶硅、氧化硅及氮化硅刻蚀选择比差异较大的材质，包括但不限于氧化铝。
作为示例，为了扩大后续形成栅线缝隙16的工艺窗口，所述衬底中设有一凹槽8，所述底部牺牲层2填充进所述凹槽8，其中，后续形成的栅线缝隙16在所述衬底上的正投影位于所述凹槽内。
再请参阅图3-图5，执行步骤S2：形成垂直沟道结构于所述基底结构中，所述垂直沟道结构上下贯穿所述叠层结构，并往下延伸至所述衬底1中，所述垂直沟道结构包括沟道层5及环绕于所述沟道层5外侧面及外底面的存储叠层。
具体的，形成所述垂直沟道结构包括以下步骤：
步骤S2-1：如图3所示，通过一个或多个湿法蚀刻和/或干法蚀刻工艺(例如深反应离子蚀刻(DRIE))形成垂直沟道孔9于所述基底结构中，所述垂直沟道孔上下贯穿所述叠层结构，并往下延伸至所述衬底1中。
步骤S2-2：如图4所示，通过刻蚀横向扩大所述垂直沟道孔9位于所述底部牺牲层2中的部分，以改变后续形成的存储叠层与沟道层5在此处的延伸方向，减少此处存储叠层去除时对拐角处存储叠层的损伤，从而降低漏电流风险与离子浮动程度。
在本实施例中，刻蚀横向扩大所述垂直沟道孔使得所述垂直沟道孔9端部呈十字型；在其他实施例中，垂直沟道孔9的端部也可以为球形、椭球形等其他结构。
需要指出的是，步骤S2-2为可选的方案，在其它实施例中，也可以不执行本步骤，使得所述垂直沟道结构9呈一字型(垂直方向)。
步骤S2-3：如图5所示，采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD)中的至少一种形成所述存储叠层于所述垂直沟道孔9的侧壁与底面。所述存储叠层在所述垂直沟道孔的径向上由外而内依次包括阻隔层10、存储层11和隧穿层12，所述阻隔层10包括但不限于氧化硅层、氮氧化硅层、高k介质层中的至少一种，所述存储层11包括但不限于氮化硅层、氮氧化硅层、硅层中的至少一种，所述隧穿层12包括但不限于氧化硅层、氮氧化硅层中的至少一种。
步骤S2-4：采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD)中的至少一种形成所述沟道层5于所述存储叠层表面。所述沟道层5包括但不限于多晶硅层、单晶硅层及非晶硅层中的至少一种。
作为示例，可进一步沉积填充材料13(氧化硅或其它电介质材料)于所述垂直沟道孔的剩余空间中，以完全或部分填充所述垂直沟道孔，并可进一步形成半导体接触部14于所述垂直沟道孔9的上部，所述半导体接触部14的材质包括但不限于多晶硅，其与所述沟道层5连接。为了保护所述垂直沟道结构，可进一步沉积覆盖层15于所述叠层结构上方以覆盖所述垂直沟道结构。
再请参阅图6，执行步骤S3：采用湿法蚀刻工艺和/或干法蚀刻工艺(例如，DRIE)形成栅线缝隙16于所述基底结构中，所述栅线缝隙16上下贯穿所述叠层结构，并至少往下延伸至所述底部牺牲层2中。
具体的，由于所述衬底1中设有所述凹槽8，扩大了形成所述栅线缝隙16的工艺窗口，所述栅线缝隙16的底部不仅可以停留在所述衬底1的顶面上方，也可以停留在所述衬底1的顶面下方。
再请参阅图7及图8，执行步骤S4：形成侧墙保护层于所述栅线缝隙的侧壁，以保护所述叠层结构被所述栅线缝隙暴露的侧壁在后续蚀刻工艺中不被损伤。
具体的，形成所述侧墙保护层包括以下步骤：
步骤S4-1：如图7所示，沉积所述侧墙保护层于所述栅线缝隙内及所述叠层结构上方，其中，所述侧墙保护层可以是单层结构，也可以是叠层结构，以在后续的多次刻蚀工艺中不被完全去除，持续发挥所述叠层结构侧壁的保护作用。本实施例中，所述侧墙保护层在所述栅线缝隙的径向上由外而内依次包括氮化硅层17、氧化硅层18、氧化铝层19。当然，在其它实施例中，所述侧墙保护层的组成可以根据需要进行调整，此处不应过分限制本发明的保护范围。
步骤S4-2：如图8所示，去除所述侧墙保护层位于所述栅线缝隙16底部的部分以暴露出所述底部牺牲层2的至少一部分，并去除所述侧墙保护层位于所述叠层结构上方的部分。
再请参阅图9，执行步骤S5：采用湿法蚀刻工艺和/或干法蚀刻工艺去除所述底部牺牲层2，得到底部横向缝隙20。
再请参阅图10-图11，执行步骤S6：经由所述底部横向缝隙20去除所述存储叠层的一部分以暴露出所述沟道层5的一部分。
具体的，首先沿着所述底部横向缝隙20的侧壁去除所述存储叠层中的所述阻隔层10(如图10所示)，然后继续去除被暴露的所述存储叠层中的所述存储层11及所述隧穿层12(如图11所示)。
需要指出的是，若所述衬底1与所述底部牺牲层2的界面处设有所述阻挡层6，则在去除所述存储叠层的一部分的过程中，所述衬底1表面的所述阻挡层6也一并被去除。若所述垂直沟道结构为十字形，拐角处可能会残留少许所述阻挡层，但不会影响器件性能。
另外，如图12所示，若所述底部牺牲层2与所述叠层结构之间设有所述保护层7，在执行完上述步骤之后，进一步去除所述保护层7以暴露出位于底层的所述栅极牺牲层3的下表面。当然，若所述垂直沟道结构为十字形，拐角处同样可能会残留少许所述保护层，也不会影响器件性能。
本实施例中，所述侧墙保护层中的氧化铝层19在本步骤中也被一同去除。
再请参阅图13-图16，执行S7：形成底部多晶硅层21于所述底部横向缝隙20中。
具体的，形成所述底部多晶硅层21包括以下步骤：
步骤S7-1：如图13所示，预清洗所述横向缝隙的表面，在此过程中，所述侧墙保护层突出于所述底部横向缝隙中的部分一并被去除。
步骤S7-2：如图14所示，采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD)或其它合适的工艺沉积所述底部多晶硅层21于所述底部横向缝隙20中，在此过程中，所述栅线缝隙16的侧壁及所述叠层结构的上方也会沉积有多晶硅材料。
步骤S7-3：如图15所示，去除所述栅线缝隙16的侧壁及所述叠层结构的上方的多晶硅材料。
作为示例，若所述衬底1中形成有所述凹槽8，则在上述步骤S7-3中，同时去除所述凹槽8的侧壁与底面的多晶硅材料，并继续执行步骤S7-4：如图16所示，形成底部外延层于所述凹槽8中。本实施例中，所述底部外延层自下而上依次包括N型外延硅层22及P型多晶硅层23。
在其他实施例中，也可在所述凹槽8中形成多晶硅层，与所述底部多晶硅层21形成一个整体，构成朝着所述凹槽8凸起的底部多晶硅层21。
再请参阅图17-图18，执行步骤S8：去除所述栅极牺牲层3，得到多条栅极横向缝隙24。
具体的，首先去除所述侧墙保护层(如图17所示)，然后采用湿法蚀刻工艺和/或干法蚀刻工艺去除所述栅极牺牲层3(如图18所示)。
需要指出的是，当所述侧墙保护层的最内层材料与所述栅极牺牲层3的材质相同时，在去除所述侧墙保护层时，可仅去除该最内层材料外部的其它材料层。本实施例中，在去除所述侧墙保护层时，仅去除其中的氧化硅层18。
再请参阅图19，执行步骤S9：氧化所述底部多晶硅层21的顶面，得到底部选择栅氧化层25。
作为示例，所述底部选择栅氧化层25的厚度范围是10-30nm。
具体的，采用氧化底部多晶硅顶面的方法形成所述底部选择栅氧化层25，一方面可以极好的控制底部选择栅氧化层的厚度，极大的改善底部选择栅阈值电压的浮动，另一方面底部选择栅距离沟道层最远的距离(底部选择栅靠近沟道层一侧的下顶角至沟道层拐角处的凹顶点)固定不变，可以极大地改善电流的浮动；再次，氧化底部多晶硅层作为底部选择栅氧化层，可以进一步减小底部选择栅距离沟道层的距离，有助于提高电流。
再请参阅图20，执行步骤S10：形成导电层于所述栅极横向缝隙中。
具体的，采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD)或其它合适的工艺依次沉积粘附层与栅极材料层26于所述栅极横向缝隙中作为所述导电层，所述粘附层包括但不限于高k介电材料层(例如氧化铝)、TiN层、Ti层、Ta层及TaN层中的至少一种，所述栅极材料层包括但不限于钨层。本实施例中，所述粘附层选用氧化铝层27及氮化钛层28。
再请参阅图21，执行步骤S11：形成阵列公共源极结构于所述栅线缝隙中。
作为示例，所述阵列共源极结构包括氮化钛层29、包裹于所述氮化钛层29中的介质层30(例如多晶硅等)及位于所述介质层30上方的钨层31，所述钨层31的底部及侧壁被氮化钛层29包裹，以防止钨扩散。本实施例中，所述阵列共源极结构与其周围的叠层结构之间还通过隔离侧墙32隔离。
至此，制作得到了一种三维存储器，本实施例的三维存储器的制作方法在将栅极牺牲层去除以后将底部多晶硅顶面氧化作为底部选择栅氧化层，一方面可以极好的控制底部选择栅氧化层的厚度，极大的改善底部选择栅阈值电压的浮动，另一方面底部选择栅距离沟道层最远的距离固定不变，可以极大地改善电流的浮动；再次，氧化底部多晶硅层作为底部选择栅氧化层，可以进一步减小底部选择栅距离沟道层的距离，有助于提高电流。此外，保护层可以在去除存储叠层时保护底部的栅极牺牲层，使得后续形成的底部多晶硅层具有平整的顶面。另外，将沟道孔位于底部牺牲层中的部分横向扩大，可以改变存储叠层与沟道层的方向，减少此处存储叠层去除时对拐角处存储叠层的损伤，从而降低漏电流风险与大的离子浮动。
实施例二
本实施例中提供一种三维存储器，请参阅图21，显示为该三维存储器的结构示意图，包括衬底1、底部多晶硅层21、底部选择栅氧化层25、多个导电层、垂直沟道结构及阵列公共源极结构，其中，所述底部多晶硅层21位于所述衬底上；所述底部选择栅氧化层25位于所述底部多晶硅层21上，所述底部选择栅氧化层25由所述底部多晶硅层21的顶面氧化而来；多个所述导电层堆叠于所述底部选择栅氧化层25上方，相邻所述导电层之间设有电介质层4；所述垂直沟道结构上下贯穿多个所述导电层及所述电介质层4，并往下延伸至所述衬底1中，所述垂直沟道结构包括沟道层5及环绕于所述沟道层5外侧面及外底面的存储叠层，所述底部多晶硅层21横向贯穿所述存储叠层以与所述沟道层5连接；所述阵列公共源极结构上下贯穿多个所述导电层及所述电介质层4。
作为示例，所述衬底1包括但不限于Si衬底、Ge衬底、SiGe衬底、绝缘体上硅(Silicon On Insulator，SOI)衬底或绝缘体上锗(Germanium On Insulator，GOI)衬底等，所述底部选择栅氧化层25包括氧化硅层，其厚度范围是10-30nm。所述导电层包括粘附层与栅极材料层，所述粘附层包括但不限于高k介电材料层(例如氧化铝)、TiN层、Ti层、Ta层及TaN层中的至少一种，所述栅极材料层包括但不限于钨层。本实施例中，所述粘附层选用氧化铝层27及氮化钛层28。
作为示例，所述存储叠层在所述垂直沟道结构的径向上由外而内依次包括阻隔层10、存储层11和隧穿层12，所述阻隔层10包括但不限于氧化硅层、氮氧化硅层、高k介质层中的至少一种，所述存储层11包括但不限于氮化硅层、氮氧化硅层、硅层中的至少一种，所述隧穿层12包括但不限于氧化硅层、氮氧化硅层中的至少一种。所述沟道层5包括但不限于多晶硅层、单晶硅层及非晶硅层中的至少一种。
作为示例，所述垂直沟道结构位于所述底部多晶硅层21中的部分的宽度大于所述垂直沟道结构其余部分的宽度，使得所述垂直沟道孔9端部呈十字型；在其他实施例中，所述垂直沟道孔9的端部也可以为球形、椭球形等其他结构。
作为示例，所述垂直沟道结构9的较宽部分的顶面与位于底层的所述导电层的底面之间设有保护层，所述保护层的材质包括但不限于氧化铝。
作为示例，所述阵列共源极结构包括氮化钛层29、包裹于所述氮化钛层29中的介质层30(例如多晶硅等)及位于所述介质层30上方的钨层31，所述钨层31的底部及侧壁被氮化钛层29包裹，以防止钨扩散。本实施例中，所述阵列共源极结构与其周围的叠层结构之间还通过隔离侧墙32隔离。
作为示例，所述阵列公共源极结构下方设有底部外延层，所述底部外延层的侧壁与底面被所述底部多晶硅层21及所述衬底1包围。本实施例中，所述底部外延层自下而上依次包括N型外延硅层22及P型多晶硅层23，所述N型外延硅层22与所述衬底1接触，所述P型多晶硅层23与所述底部多晶硅层21接触。在其他实施例中，所述底部外延层也可以是多晶硅层，与所述底部多晶硅层21形成一个整体，构成朝着所述衬底1凸起的底部多晶硅层21。
本实施例的三维存储器中，所述底部选择栅氧化层由所述底部多晶硅层的顶面氧化而来，具有较高的平整度，能够极大的改善底部选择栅阈值电压的浮动。
综上所述，本发明的三维存储器及其制作方法在将栅极牺牲层去除以后将底部多晶硅顶面氧化作为底部选择栅氧化层，一方面可以极好的控制底部选择栅氧化层的厚度，极大的改善底部选择栅阈值电压的浮动，另一方面底部选择栅距离沟道层最远的距离固定不变，可以极大地改善电流的浮动；再次，氧化底部多晶硅层作为底部选择栅氧化层，可以进一步减小底部选择栅距离沟道层的距离，有助于提高电流。此外，在制作过程中，本发明还可以选择性地在底部牺牲层上方沉积氧化铝或其它合适的材料作为存储叠层去除时的保护层；另外，还可将沟道孔位于底部牺牲层中的部分横向扩大，以改变存储叠层与沟道层的方向，减少此处存储叠层去除时对拐角处存储叠层的损伤，从而降低漏电流风险与大的离子浮动。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (17)

1.一种三维存储器的制作方法，其特征在于，包括以下步骤：
提供一基底结构，所述基底结构自下而上依次包括衬底、底部牺牲层及叠层结构，所述叠层结构包括交替堆叠的栅极牺牲层与电介质层，且所述叠层结构的最下层为所述栅极牺牲层；
形成垂直沟道结构于所述基底结构中，所述垂直沟道结构上下贯穿所述叠层结构，并往下延伸至所述衬底中，所述垂直沟道结构包括沟道层及环绕于所述沟道层外侧面及外底面的存储叠层；
形成栅线缝隙于所述基底结构中，所述栅线缝隙上下贯穿所述叠层结构，并至少往下延伸至所述底部牺牲层中；
形成侧墙保护层于所述栅线缝隙的侧壁；
去除所述底部牺牲层，得到底部横向缝隙；
经由所述底部横向缝隙去除所述存储叠层的一部分以暴露出所述沟道层的一部分；
形成底部多晶硅层于所述底部横向缝隙中，所述垂直沟道结构位于所述底部多晶硅层中的部分的宽度大于所述垂直沟道结构其余部分的宽度；
去除所述栅极牺牲层，得到多条栅极横向缝隙；
形成底部选择栅氧化层，所述底部选择栅氧化层由所述底部多晶硅层的顶面氧化而来以减小底部选择栅靠近所述沟道层一侧的下顶角至所述沟道层拐角处的凹顶点之间的距离；
形成导电层于所述栅极横向缝隙中。
2.根据权利要求1所述的三维存储器的制作方法，其特征在于，还包括以下步骤：
形成阵列公共源极结构于所述栅线缝隙中。
3.根据权利要求1所述的三维存储器的制作方法，其特征在于，形成所述垂直沟道结构包括以下步骤：
形成垂直沟道孔于所述基底结构中，所述垂直沟道孔上下贯穿所述叠层结构，并往下延伸至所述衬底中；
形成所述存储叠层于所述垂直沟道孔的侧壁与底面；
形成所述沟道层于所述存储叠层表面。
4.根据权利要求3所述的三维存储器的制作方法，其特征在于：在形成所述存储叠层之前，横向扩大所述垂直沟道孔位于所述底部牺牲层中的部分，使得所述垂直沟道孔端部宽度增加。
5.根据权利要求4所述的三维存储器的制作方法，其特征在于：所述垂直沟道孔端部呈十字型。
6.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述底部牺牲层与所述叠层结构之间设有保护层，在经由所述底部横向缝隙去除所述存储叠层的一部分以暴露出所述沟道层的一部分之后以及形成所述底部多晶硅层之前，还包括去除所述保护层的步骤。
7.根据权利要求6所述的三维存储器的制作方法，其特征在于：所述保护层的材质包括氧化铝。
8.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述衬底中设有一凹槽，所述底部牺牲层填充进所述凹槽，所述栅线缝隙在所述衬底上的正投影位于所述凹槽内。
9.根据权利要求8所述的三维存储器的制作方法，其特征在于：在形成所述底部多晶硅层之后以及去除所述栅极牺牲层之前，还包括形成底部外延层于所述凹槽中的步骤。
10.根据权利要求9所述的三维存储器的制作方法，其特征在于：所述底部外延层自下而上依次包括N型外延硅层及P型多晶硅层。
11.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述衬底与所述底部牺牲层的界面处设有阻挡层，在去除所述存储叠层的一部分时，还一并去除所述阻挡层。
12.一种三维存储器，其特征在于，包括：
衬底；
底部多晶硅层，位于所述衬底上；
底部选择栅氧化层，位于所述底部多晶硅层上，所述底部选择栅氧化层由所述底部多晶硅层的顶面氧化而来以减小底部选择栅靠近所述沟道层一侧的下顶角至所述沟道层拐角处的凹顶点之间的距离；
多个导电层，堆叠于所述底部选择栅氧化层上方，相邻所述导电层之间设有电介质层；
垂直沟道结构，上下贯穿多个所述导电层及所述电介质层，并往下延伸至所述衬底中，所述垂直沟道结构位于所述底部多晶硅层中的部分的宽度大于所述垂直沟道结构其余部分的宽度，所述垂直沟道结构包括沟道层及环绕于所述沟道层外侧面及外底面的存储叠层，所述底部多晶硅层横向贯穿所述存储叠层以与所述沟道层连接；
阵列公共源极结构，上下贯穿多个所述导电层及所述电介质层。
13.根据权利要求12所述的三维存储器，其特征在于：所述垂直沟道孔端部呈十字型。
14.根据权利要求12所述的三维存储器，其特征在于：所述垂直沟道结构的较宽部分的顶面与位于底层的所述导电层的底面之间设有保护层。
15.根据权利要求14所述的三维存储器，其特征在于：所述保护层的材质包括氧化铝。
16.根据权利要求12所述的三维存储器，其特征在于：所述阵列公共源极结构下方设有底部外延层，所述底部外延层的侧壁与底面被所述底部多晶硅层及所述衬底包围。
17.根据权利要求16所述的三维存储器，其特征在于：所述底部外延层自下而上依次包括N型外延硅层及P型多晶硅层，所述N型外延硅层与所述衬底接触，所述P型多晶硅层与所述底部多晶硅层接触。
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