KR20220033587A - 반도체 소자 - Google Patents

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KR20220033587A
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권민우
한상연
김상원
김준수
신현진
이은규
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 반도체 소자는, 활성 영역을 포함하는 기판, 및 상기 기판 내의 게이트 트렌치 내에서 일 방향으로 연장되는 게이트 구조물을 포함하고, 상기 게이트 구조물은, 상기 게이트 트렌치의 바닥면 및 내측면들 상의 게이트 유전층, 상기 게이트 트렌치의 하부에서 상기 게이트 유전층 상에 배치되며, 하부로부터 순차적으로 적층되고 금속 물질을 포함하는 제1 및 제2 금속층들 및 상기 제1 및 제2 금속층들 중 적어도 하나의 외측면 및 하면을 둘러싸며 그래핀을 포함하는 그래핀층을 포함하는 게이트 전극층, 및 상기 게이트 전극층의 상면 상에 배치되는 매립 절연층을 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자, 더욱 상세하게는 매립 게이트들을 가지는 반도체 소자에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 고성능화되고 있다. 이에 따라 전자기기에 사용되는 반도체 소자 또한 고집적화 및 고성능화가 요구되고 있다. 고도로 스케일링(scaling)된 반도체 소자를 제조하기 위해서, 게이트 전극들을 반도체 기판 내에 매립하는 매립 게이트 전극들이 도입되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 소자를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 소자는, 활성 영역을 포함하는 기판, 상기 기판 내의 게이트 트렌치 내에서 제1 방향으로 연장되는 게이트 구조물, 상기 기판 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 게이트 구조물의 일측에서 상기 활성 영역과 연결되는 비트 라인, 및 상기 비트 라인 상에 배치되며, 상기 게이트 구조물의 타측에서 상기 활성 영역과 전기적으로 연결되는 캐패시터를 포함할 수 있다. 상기 게이트 구조물은, 상기 게이트 트렌치의 바닥면 및 내측면들 상의 게이트 유전층, 상기 게이트 트렌치의 하부에서, 상기 게이트 유전층 상에 배치되는 제1 도전층, 상기 제1 도전층의 상면 상에서, 상기 게이트 유전층 상에 배치되는 측벽 절연층들, 상기 제1 도전층의 상부에 배치되고 그래핀(grephene)을 포함하는 제2 도전층, 및 상기 제2 도전층의 상부에서, 상기 측벽 절연층들 사이를 채우는 매립 절연층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 활성 영역을 포함하는 기판, 및 상기 기판 내의 게이트 트렌치 내에서 일 방향으로 연장되는 게이트 구조물을 포함하고, 상기 게이트 구조물은, 상기 게이트 트렌치의 바닥면 및 내측면들 상의 게이트 유전층, 상기 게이트 트렌치의 하부에서 상기 게이트 유전층 상에 배치되며, 하부로부터 순차적으로 적층되고 금속 물질을 포함하는 제1 및 제2 금속층들 및 상기 제1 및 제2 금속층들 중 적어도 하나의 외측면 및 하면을 둘러싸며 그래핀을 포함하는 그래핀층을 포함하는 게이트 전극층, 및 상기 게이트 전극층의 상면 상에 배치되는 매립 절연층을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는, 소스/드레인 영역들을 갖는 활성 영역을 포함하는 기판, 상기 기판에 매립되며, 상기 기판의 상면에 수직한 방향을 따라 중첩되도록 배치된 복수의 금속층들 및 상기 복수의 금속층들 중 어느 하나의 하면을 덮는 그래핀층을 포함하는 게이트 전극층, 및 상기 활성 영역과 상기 게이트 전극층 사이의 게이트 유전층을 포함할 수 있다.
그래핀을 포함하며 최적화된 구조를 갖는 게이트 전극층을 포함함으로써, 신뢰성이 향상된 반도체 소자가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 개략적인 레이아웃도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도들이다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 부분 확대도이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 소자의 부분 확대도들이다.
도 5a 및 도 5b는 각각 예시적인 실시예들에 따른 반도체 소자의 단면도 및 부분 확대도이다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 반도체 소자의 부분 확대도들이다.
도 7a 내지 도 7h는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 소자의 개략적인 레이아웃도이다.
도 2a 및 도 2b는 예시적인 실시예들에 따른 반도체 소자의 개략적인 단면도들이다. 도 2a는 도 1의 절단선 Ⅰ-Ⅰ'를 따른 단면을 도시하고, 도 2b는 도 1의 절단선 Ⅱ-Ⅱ'를 따른 단면을 도시한다.
도 3은 예시적인 실시예들에 따른 반도체 소자의 부분 확대도이다. 도 3은 도 2a의 'A' 영역을 확대하여 도시한다.
도 1 내지 도 3을 참조하면, 반도체 소자(100)는, 활성 영역들(ACT)을 포함하는 기판(101), 기판(101) 내에 매립되어 연장되며 워드 라인(WL)을 각각 포함하는 게이트 구조물들(GS), 기판(101) 상에서 워드 라인(WL)과 교차하여 연장되는 비트 라인들(BL), 비트 라인들(BL)과 활성 영역들(ACT)을 전기적으로 연결하는 다이렉트 콘택들(DC), 비트 라인들(BL)의 상부에 배치되는 캐패시터들(CAP), 및 캐패시터들(CAP)과 활성 영역들(ACT)을 전기적으로 연결하는 스토리지 노드 콘택들(BC)을 포함할 수 있다. 반도체 소자(100)는 활성 영역들(ACT)을 정의하는 소자분리층들(110), 기판(101) 상의 하부 절연층(115)과 층간 절연층(170), 및 비트 라인들(BL)의 측면들 상의 비트 라인 스페이서들(140)을 더 포함할 수 있다. 반도체 소자(100)는 예를 들어, DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array) 영역에 적용될 수 있으나, 이에 한정되는 것은 아니다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 불순물들을 더 포함할 수 있다. 기판(101)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-게르마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
활성 영역들(ACT)은 소자분리층들(110)에 의해 기판(101) 내에 정의될 수 있다. 활성 영역들(ACT)은 바(bar) 형태일 수 있으며, 기판(101) 내에 일 방향, 예를 들어 w 방향으로 연장되는 아일랜드 형상으로 배치될 수 있다. 상기 w 방향은 워드 라인들(WL) 및 비트 라인들(BL)의 연장 방향에 대하여 경사진 방향일 수 있다.
활성 영역들(ACT)은 기판(101)의 상면으로부터 소정 깊이의 불순물 영역(105)을 가질 수 있다. 불순물 영역(105)은 게이트 구조물(GS)에 의한 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 예를 들어, 하나의 활성 영역(ACT)을 가로지르는 두 개의 게이트 구조물들(GS) 사이에는 드레인 영역이 형성될 수 있으며, 상기 두 개의 게이트 구조물들(GS)의 바깥쪽에는 소스 영역이 각각 형성될 수 있다. 상기 소스 영역과 상기 드레인 영역은 실질적으로 동일한 불순물들의 도핑 또는 이온 주입에 의한 불순물 영역(105)에 의해 형성되는 것으로, 최종적으로 형성되는 트랜지스터의 회로 구성에 따라 서로 바뀌어 지칭될 수도 있다. 불순물 영역(105)은 게이트 전극층(GE)의 상면보다 낮은 깊이로 형성될 수 있으나, 이에 한정되지는 않는다. 또한, 예시적인 실시예들에서, 상기 소스 영역과 상기 드레인 영역에서 불순물 영역(105)의 깊이가 서로 다를 수도 있을 것이다.
소자분리층들(110)은 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자분리층들(110)은 활성 영역들(ACT)을 둘러싸면서 이들을 서로 전기적으로 분리할 수 있다. 소자분리층들(110)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물, 또는 그들의 조합일 수 있다.
게이트 구조물들(GS)은 워드 라인들(WL)을 포함하며, 기판(101)의 상면으로부터 연장된 게이트 트렌치들(GT) 내에 배치될 수 있다. 게이트 구조물들(GS)은 기판(101) 내에서 활성 영역들(ACT)을 가로질러 일 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 예를 들어, 한 쌍의 게이트 구조물들(GS)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 게이트 구조물들(GS)은 BCAT(buried channel array transistor)을 구성하는 매립 워드 라인들(WL)을 각각 포함할 수 있다. 각각의 게이트 구조물(GS)은 게이트 유전층(120), 측벽 절연층들(125), 게이트 전극층(GE), 및 매립 절연층(128)을 포함할 수 있다.
게이트 트렌치들(GT)은 활성 영역들(ACT)에서보다 소자분리층들(110)에서 상대적으로 깊은 깊이를 가질 수 있다. 이에 의해, 도 2b에 도시된 것과 같이, 게이트 전극층(GE)이 활성 영역들(ACT)의 상부에서 활성 영역들(ACT)의 측면들을 일부 둘러싸며 연장될 수 있다.
게이트 유전층(120)은 게이트 트렌치(GT)의 바닥면 및 내측면들 상에 배치될 수 있다. 게이트 유전층(120)은 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있다. 게이트 유전층(120)은 예를 들어, 실리콘 산화막 또는 고유전율을 가지는 절연막일 수 있다. 예시적인 실시예들에서, 게이트 유전층(120)은 활성 영역(ACT)을 산화(oxidation)시켜 형성된 층이거나, 증착에 의해 형성된 층일 수 있다.
측벽 절연층들(125)은 게이트 트렌치(GT)의 상부로부터 소정 깊이로 배치될 수 있다. 게이트 트렌치(GT) 내에서, 측벽 절연층들(125)은 제1 도전층(132)의 상면 상에 배치될 수 있으며, 게이트 유전층(120)의 내측면들 상에 배치될 수 있다. 측벽 절연층들(125) 각각은 게이트 유전층(120)의 제1 두께(T1)보다 작은 제2 두께(T2)를 가질 수 있다. 예를 들어, 제1 두께(T1)는 제2 두께(T2)의 약 2 배 내지 약 7 배의 범위일 수 있다. 측벽 절연층들(125)은 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 측벽 절연층들(125)은 실리콘 산화막일 수 있다. 측벽 절연층들(125)은 게이트 유전층(120)과 동일한 물질을 포함하거나 다른 물질을 포함할 수 있다. 측벽 절연층들(125)이 게이트 유전층(120)과 다른 물질로 이루어지는 경우, 게이트 유전층(120)과의 계면은 구분될 수 있다. 측벽 절연층들(125)이 게이트 유전층(120)과 동일한 물질로 이루어지는 경우, 게이트 유전층(120)과의 계면은 구분되지 않을 수 있다. 다만, 이 경우에도, 측벽 절연층들(125)이 형성된 영역은, 측벽 절연층들(125)이 형성되지 않은 영역과의 폭의 차이에 의해 인식될 수 있다.
게이트 전극층(GE)은 게이트 트렌치(GT)의 하부에 배치되는 제1 도전층(132), 제1 도전층(132)의 상면 상에서 게이트 유전층(120) 상에 배치되는 제2 도전층(134), 및 제2 도전층(134) 사이의 영역을 채우는 제3 도전층(136)을 포함할 수 있다.
제1 도전층(132)은 게이트 트렌치(GT)의 하부에서 게이트 유전층(120)의 사이를 채우며, 소정 길이 또는 높이로 배치될 수 있다. 제1 도전층(132)은 금속 물질을 포함하는 제1 금속층으로, 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 도전층(132)은 티타늄(Ti) 및 티타늄 질화물(TiN)의 이중층으로 이루어질 수 있다.
제2 도전층(134)은 측벽 절연층들(125)의 하부에서, 측벽 절연층들(125)의 내측면들 및 제1 도전층(132)의 상면을 덮도록 라이너 형태로 연장될 수 있다. 제2 도전층(134)은 실질적으로 균일한 두께로 연장될 수 있다. 제2 도전층(134)의 상면은 매립 절연층(128)과 접할 수 있다. 제2 도전층(134)은 제1 도전층(132)과 제3 도전층(136)의 사이에 개재되어, 제3 도전층(136)의 외측면들 및 하면을 둘러싸도록 배치될 수 있다. 제2 도전층(134)은 제1 도전층(132), 측벽 절연층들(125), 제3 도전층(136), 및 매립 절연층(128)으로 둘러싸일 수 있다. 측벽 절연층들(125)로 인하여, 제1 도전층(132)과 제2 도전층(134)의 계면에 인접한 영역에서, 제2 도전층(134)의 폭(W2)은 제1 도전층(132)의 폭(W1)보다 작을 수 있다. 제2 도전층(134)은 그래핀(grephene)을 포함하는 그래핀층일 수 있다. 그래핀은 탄소 원자 한 층 또는 복수의 층으로 이루어진 벌집 구조의 2차원 구조를 갖는다. 그래핀은 비저항이 상대적으로 낮은 물질이므로, 제2 도전층(134)에 의해 게이트 전극층(GE) 전체의 저항이 감소될 수 있다. 제2 도전층(134)은 예를 들어, 약 6 Å 내지 약 50 Å의 범위의 제3 두께(T3)를 가질 수 있다.
제3 도전층(136)은 외측면들 및 하면이 제2 도전층(134)으로 둘러싸이도록 배치될 수 있다. 제3 도전층(136)의 상면은 제2 도전층(134)의 상면과 실질적으로 공면을 이룰 수 있다. 제3 도전층(136)은 금속 물질을 포함하는 제2 금속층으로, 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제3 도전층(136)은 제1 도전층(132)과 동일한 물질을 포함하거나, 동일한 물질로 이루어질 수 있다.
게이트 전극층(GE)에서, 제1 도전층(132)은 게이트 유전층(120)과 접하도록 배치되어, 트랜지스터를 구성하는 게이트부를 이룰 수 있다. 게이트 전극층(GE)에서, 측벽 절연층들(125)의 내측에 배치된 제2 도전층(134) 및 제3 도전층(136)은 워드 라인(WL)으로 기능하는 워드 라인부를 이룰 수 있다.
매립 절연층(128)은 제2 도전층(134) 및 제3 도전층(136)의 상부에서 게이트 트렌치(GT)를 채우도록 배치될 수 있다. 매립 절연층(128)은 절연 물질, 예를 들어, 실리콘 질화막으로 이루어질 수 있다.
활성 영역(ACT)에서, 게이트 트렌치들(GT)은 기판의 상면에 수직한 방향, 예를 들어 z 방향을 따라 제1 길이(L1)를 가질 수 있다. 제1 길이(L1)는 예를 들어, 약 900 Å 내지 약 1100 Å의 범위일 수 있다. 본 실시예에서, 제1 길이(L1)를 상대적으로 감소시켜 게이트 구조물(GS)에 휨 등의 불량이 발생하는 것을 방지하면서도, 상대적으로 비저항이 작은 그래핀을 제2 도전층(134)에 적용함으로써, 게이트 전극층(GE)의 저항을 확보할 수 있다. 또한, 측벽 절연층(125)을 게이트 전극층(GE)의 상부 측벽 상에 배치함으로써, 게이트 유도 누설 전류(Gate Induced Drain Leakage, GIDL)의 발생을 최소화할 수 있으며, 이 경우에도 제2 도전층(134)에 의해 저항이 확보될 수 있다.
제1 도전층(132)의 z 방향을 따른 제2 길이(L2)는 제2 도전층(134)의 제3 길이(L3)보다 작을 수 있으며, 제3 도전층(136)의 길이보다 작을 수 있다. 제2 도전층(134)의 제3 길이(L3)는 매립 절연층(128)의 제4 길이(L4)보다 작을 수 있으나, 이에 한정되지는 않는다.
다이렉트 콘택(DC)은 인접하는 두 개의 비트 라인들(BL)의 사이에 배치되며, 활성 영역(ACT)의 드레인 영역에 연결될 수 있다. 다이렉트 콘택(DC)은 하부 절연층(115)을 관통하여, 상기 드레인 영역을 비트 라인(BL)과 전기적으로 연결할 수 있다. 스토리지 노드 콘택(BC)은 활성 영역(ACT)의 소스 영역에 연결될 수 있다. 스토리지 노드 콘택(BC)은 하부 절연층(115) 및 층간 절연층(170)을 관통하여, 상기 소스 영역과 캐패시터(CAP)를 전기적으로 연결할 수 있다. 스토리지 노드 콘택(BC)은 x 방향 및 y 방향을 따라 일열로 배열될 수 있다. 예시적인 실시예들에서, 다이렉트 콘택(DC) 및 스토리지 노드 콘택들(BC)의 형상 및 구조는 다양하게 변경될 수 있다. 예를 들어, 다이렉트 콘택(DC)의 측면들 상에는 별도의 콘택 스페이서가 더 배치될 수 있다. 예를 들어, 스토리지 노드 콘택들(BC)은 기판(101)을 리세스한 형태로 배치될 수 있으며, 상부에 배치되는 랜딩 패드들을 포함할 수 있다.
다이렉트 콘택(DC) 및 스토리지 노드 콘택(BC)은 도전성 물질로 이루어질 수 있으며, 예를 들어, 다결정 실리콘 및/또는 금속 물질을 포함할 수 있다.
하부 절연층(115) 및 층간 절연층(170)은 기판(101)의 상면을 덮을 수 있다. 하부 절연층(115) 및 층간 절연층(170)은 절연 물질을 포함하며, 예를 들어, 산화물, 질화물, 및 산질화물 중 적어도 하나를 포함할 수 있다.
비트 라인들(BL)은 게이트 구조물(GS)과 수직하게 일 방향, 예를 들어 y 방향으로 연장될 수 있다. 비트 라인들(BL)은 제1 비트 라인 도전층(162), 제1 비트 라인 도전층(162) 상의 제2 비트 라인 도전층(164), 및 제2 비트 라인 도전층(164) 상의 캡핑층(166)을 포함할 수 있다. 제1 비트 라인 도전층(162)은 반도체층일 수 있으며, 다이렉트 콘택(DC)의 상면과 접할 수 있다. 제2 비트 라인 도전층(164)은 금속 물질을 포함할 수 있으며, 예를 들어, 금속층 및 금속 실리사이드층의 이중층으로 이루어질 수도 있다. 캡핑층(166)은 절연 물질을 포함할 수 있다.
비트 라인 스페이서들(140)은 비트 라인들(BL)의 양 측벽 상에 배치될 수 있다. 비트 라인 스페이서들(140)은 산화막, 질화막, 에어 스페이서(air spacer), 또는 이들의 조합으로 이루어질 수 있다. 상기 에어 스페이서는 대기 또는 반도체 소자의 제조 공정 중에 존재할 수 있는 가스들을 포함할 수 있다.
캐패시터(CAP)는 하부 전극(182), 캐패시터 유전층(184), 및 상부 전극(186)을 포함할 수 있다. 하부 전극(182) 및 상부 전극(186)은 도핑된 반도체, 금속 질화물, 금속, 및 금속산화물 중에서 적어도 하나를 포함할 수 있다. 하부 전극(182) 및 상부 전극(186)은 예를 들어, 다결정 실리콘, 티타늄 질화물(TiN), 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 캐패시터 유전층(184)은 예를 들어, 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 하프늄 산화물(Hf2O3)과 같은 고유전율 물질 중 적어도 하나를 포함할 수 있다. 캐패시터(CAP)는 실린더(cylinder) 형상으로 도시되었으나 이에 한정되지 않으며, 예시적인 실시예들에서, 필라(pillar)형의 형태를 가질 수도 있을 것이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 소자의 부분 확대도들이다. 도 4a 내지 도 4c는 도 2a의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 4a를 참조하면, 반도체 소자(100a)의 게이트 구조물(GSa)에서, 게이트 전극층(GEa)은 게이트 트렌치(GT)의 하부에 배치되는 제1 도전층(132), 제1 도전층(132)의 상면 상에서 게이트 유전층(120) 상에 배치되는 제3 도전층(136a), 및 제3 도전층(136a) 사이의 영역을 채우는 제2 도전층(134a)을 포함할 수 있다. 제2 도전층(134a)은 제3 도전층(136a) 및 매립 절연층(128)으로 둘러싸일 수 있다.
게이트 전극층(GEa)은, 도 2a 내지 도 3의 실시예와 비교하여, 제2 도전층(134a) 및 제3 도전층(136a)의 배치가 다를 수 있다. 본 실시예에서 제2 도전층(134a)은 제3 도전층(136a)보다 큰 부피를 가질 수 있으나, 이에 한정되지는 않는다. 제2 도전층(134a)과 제3 도전층(136a)의 상대적인 부피는 게이트 전극층(GEa)의 전체 저항, 공정 난이도 등을 고려하여 선택될 수 있을 것이다.
도 4b를 참조하면, 반도체 소자(100b)의 게이트 구조물(GSb)에서, 게이트 전극층(GEb)은 게이트 트렌치(GT)의 하부에 배치되는 제1 도전층(132) 및 제1 도전층(132)의 상면 상에서 게이트 유전층(120) 사이의 영역을 채우는 제2 도전층(134b)을 포함할 수 있다. 제2 도전층(134b)은 제1 도전층(132), 측벽 절연층들(125), 및 매립 절연층(128)으로 둘러싸일 수 있다.
게이트 전극층(GEb)은, 도 2a 내지 도 3의 실시예에 및 도 4a의 실시예에서와 달리, 제3 도전층(136, 136a)을 포함하지 않을 수 있으며, 제2 도전층(134b)이 상대적으로 큰 부피를 갖도록 배치될 수 있다. 이에 따라, 게이트 전극층(GEb)의 저항을 최소화할 수 있어, 게이트 트렌치(GT)의 깊이를 더욱 감소시키거나 폭을 더욱 증가시킬 수 있다. 따라서, 게이트 트렌치(GT)에서 휨이 발생하는 것과 같은 불량을 최소화할 수 있다.
도 4c를 참조하면, 반도체 소자(100c)의 게이트 구조물(GSc)에서, 게이트 전극층(GEc)은 게이트 트렌치(GT)의 하부에 배치되며 제1 층(132A) 및 제2 층(132B)을 포함하는 제1 도전층(132c), 제1 도전층(132)의 상면 상에서 게이트 유전층(120) 상에 배치되는 제2 도전층(134), 및 제2 도전층(134) 사이의 영역을 채우는 제3 도전층(136)을 포함할 수 있다. 게이트 전극층(GEc)은, 도 2a 내지 도 3의 실시예에서와 달리, 제1 도전층(132c)의 서로 다른 물질을 포함하는 복수의 층으로 이루어질 수 있다.
제1 층(132A)은 게이트 유전층(120)의 내측면들 및 상면을 따라 연장되도록 배치되고, 제2 층(132B)은 제1 층(132A) 사이의 공간을 채우도록 배치될 수 있다. 제1 층(132A)은 제2 층(132B)의 상면을 제외한 외측면 및 하면을 둘러싸도록 배치될 수 있다. 제1 층(132A)은 제1 비저항을 갖는 물질을 포함하고, 제2 층(132B)은 상기 제1 비저항보다 작은 제2 비저항을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 층(132A)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함하고, 제2 층(132B)은 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있다.
도 5a 및 도 5b는 각각 예시적인 실시예들에 따른 반도체 소자의 단면도 및 부분 확대도이다. 도 5b는 도 5a의 'B' 영역을 확대하여 도시한다.
도 5a 및 도 5b를 참조하면, 반도체 소자(100d)의 게이트 구조물(GSd)은 게이트 유전층(120), 게이트 전극층(GEd), 및 매립 절연층(128)을 포함할 수 있다. 게이트 전극층(GEd)은 게이트 트렌치(GT)의 하부에서 게이트 유전층(120) 상에 순차적으로 적층되어 배치되는 제1 금속층(131d), 제2 금속층(133d), 및 제3 금속층(135d)을 포함할 수 있다. 게이트 전극층(GEd)은 제1 금속층(131d), 제2 금속층(133d), 및 제3 금속층(135d)의 외측면들 및 제1 금속층(131d)의 하면을 둘러싸는 그래핀층(134d)을 더 포함할 수 있다. 이하에서, 도 1 내지 도 3을 참조하여 상술한 설명과 중복되는 설명은 생략한다.
제1 금속층(131d), 제2 금속층(133d), 및 제3 금속층(135d)은 서로 다른 금속 물질을 포함할 수 있다. 제1 금속층(131d)은 트랜지스터의 문턱 전압을 조절하기 위한 물질을 포함할 수 있으며, 예를 들어, p형 금속을 포함할 수 있다. 제2 금속층(133d)은 비저항이 제1 금속층(131d) 및 제3 금속층(135d)보다 작은 금속 물질을 포함할 수 있다. 제2 금속층(133d)에 의해 워드 라인(WL)의 저항이 감소되도록 조절될 수 있다. 제3 금속층(135d)은 그래핀층(134d)과 함께 일함수(work function)를 조절하기 위한 물질을 포함할 수 있다. 제3 금속층(135d)은 제1 금속층(131d)과 일함수가 다른 물질을 포함할 수 있으며, 예를 들어, n형 금속을 포함할 수 있다.
예를 들어, 상기 n형 금속은 일함수가 4.3 eV 이하인 금속일 수 있으며, 상기 p형 금속은 일함수가 4.4 eV 이상인 금속일 수 있으나, 이에 한정되지는 않는다. 제3 금속층(135d)은 그래핀층(134d)과 결합되어 일함수를 낮출 수 있다. 이는 그래핀과 금속 사이의 전하 이동에 따라 계면 쌍극자(interface dipole)가 형성됨으로써, 금속 표면의 표면 쌍극자(surface dipole)를 억제함에 따른 것이다. 따라서, 제3 금속층(135d)은 일함수가 4.3 eV 이하가 아니더라도, 그래핀층(134d)과 결합되어 전체 일함수를 낮출 수 있는 물질로 선택될 수 있다. 예를 들어, 제3 금속층(135d)은, 그래핀층(134d)과 결합되어 전체 일함수가 약 4.05 eV보다 낮은 물질을 포함할 수 있다. 예를 들어, 제1 금속층(131d)은 티타늄 질화물(TiN), 텅스텐(W), 니켈(Ni), 코발트(Co), 및 팔라듐(Pd) 중 적어도 하나를 포함하고, 제2 금속층(133d)은 텅스텐(W), 구리(Cu), 금(Au), 및 은(Ag) 중 적어도 하나를 포함하며, 제3 금속층(135d)은 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄(Al), 및 크롬(Cr) 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 제1 금속층(131d), 제2 금속층(133d), 및 제3 금속층(135d)의 상대적인 두께는 다양하게 변경될 수 있다.
그래핀층(134d)은 제1 금속층(131d), 제2 금속층(133d), 및 제3 금속층(135d)과, 게이트 유전층(120)의 사이에 개재되어, 상면이 매립 절연층(128)과 접하고 외측면이 게이트 유전층(120)과 접할 수 있다. 그래핀층(134d)의 상면은 제3 금속층(135d)의 상면과 실질적으로 동일할 수 있으나, 이에 한정되지는 않는다. 실시예들에 따라, 그래핀층(134d)의 상면은 제3 금속층(135d)의 상면보다 높거나 낮게 위치할 수 있다. 그래핀층(134d)은 1 금속층(131d), 제2 금속층(133d), 및 제3 금속층(135d) 각각보다 작은 두께를 가질 수 있다. 그 밖에, 그래핀층(134d)에 대해서는, 도 1 내지 도 3을 참조하여 상술한 제2 도전층(134)에 대한 설명이 동일하게 적용될 수 있다.
도 6a 내지 도 6c는 예시적인 실시예들에 따른 반도체 소자의 부분 확대도들이다. 도 6a 내지 도 6c는 도 5a의 'B' 영역에 대응되는 영역을 확대하여 도시한다.
도 6a를 참조하면, 반도체 소자(100e)의 게이트 구조물(GSe)에서, 게이트 전극층(GEe)은 게이트 트렌치(GT)의 하부에서 게이트 유전층(120) 상에 순차적으로 적층되어 배치되는 제1 금속층(131e), 제2 금속층(133e), 및 제3 금속층(135e)을 포함할 수 있으며, 제2 금속층(133e) 및 제3 금속층(135e)의 외측면들 및 제2 금속층(133e)의 하면을 둘러싸는 그래핀층(134e)을 더 포함할 수 있다. 그래핀층(134e)은 제1 금속층(131e)의 상면 및 제2 금속층(133e)의 하면과 접하도록, 제1 금속층(131e)과 제2 금속층(133e)의 사이로 연장될 수 있다.
도 6b를 참조하면, 반도체 소자(100f)의 게이트 구조물(GSf)에서, 게이트 전극층(GEf)은 게이트 트렌치(GT)의 하부에서 게이트 유전층(120) 상에 순차적으로 적층되어 배치되는 제1 금속층(131f) 및 제3 금속층(135f)을 포함할 수 있으며, 제1 금속층(131f) 및 제3 금속층(135f)의 외측면들 및 제1 금속층(131f)의 하면을 둘러싸는 그래핀층(134f)을 더 포함할 수 있다.
도 6c를 참조하면, 반도체 소자(100g)의 게이트 구조물(GSg)에서, 게이트 전극층(GEg)은 게이트 트렌치(GT)의 하부에서 게이트 유전층(120) 상에 순차적으로 적층되어 배치되는 제1 금속층(131g) 및 제3 금속층(135g)을 포함할 수 있으며, 제3 금속층(135g)의 외측면들 및 하면을 둘러싸는 그래핀층(134g)을 더 포함할 수 있다. 그래핀층(134g)은 제1 금속층(131g)의 상면 및 제3 금속층(135g)의 하면과 접하도록, 제1 금속층(131g)과 제3 금속층(135g)의 사이로 연장될 수 있다.
도 6a 내지 도 6c의 실시예들에서와 같이, 게이트 전극층(GEe, GEf, GEg)을 구성하는 금속층들의 개수 및 그래핀층의 배치 형태는 게이트 전극층(GEe, GEf, GEg)의 사이즈, 문턱 전압, 비저항 등을 고려하여 이와 같이 다양하게 변경될 수 있다. 예시적인 실시예들에서, 게이트 전극층(GEe, GEf, GEg)을 구성하는 금속층들 및 그래핀층의 상대적인 두께는 다양하게 변경될 수 있을 것이다.
도 7a 내지 도 7h는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 7a를 참조하면, 기판(101)에 소자분리층들(110)을 형성하여 활성 영역들(ACT)을 정의할 수 있다.
먼저, 쉘로우 트렌치 소자 분리(STI) 공정에 따라, 마스크층을 이용하여 기판(101)을 이방성 식각하여 트렌치들을 형성할 수 있다. 상기 트렌치들 내에 절연 물질들을 증착한 후 평탄화 공정을 수행함으로써 소자분리층들(110)을 형성할 수 있다. 소자분리층들(110)의 형성 전에 기판(101)에 불순물들을 주입하여 불순물 영역(105)을 형성할 수 있다. 다만, 실시예들에 따라, 불순물 영역(105)은 소자분리층들(110)의 형성 후 또는 다른 공정 단계에서 형성될 수도 있다.
도 7b를 참조하면, 기판(101) 내로 연장되는 게이트 트렌치들(GT)을 형성할 수 있다.
게이트 트렌치들(GT)은 마스크층(ML)을 이용하여 기판(101)을 이방성 식각함으로써 형성할 수 있으며, 예를 들어 플라즈마 식각 공정을 이용하여 형성할 수 있다. 게이트 트렌치들(GT)은 x 방향으로 연장되도록 활성 영역들(ACT) 및 소자분리층들(110)을 가로지를 수 있다. 게이트 트렌치들(GT)은 y 방향 및 w 방향을 따라 실질적으로 동일한 폭을 가질 수 있으며, 동일한 이격 거리로 형성될 수 있다. 게이트 트렌치들(GT)은 소자분리층들(110) 내에서 상대적으로 깊은 깊이로 형성될 수 있다. 이러한 깊이의 차이는 식각 물질이 다른 데에 따른 식각 속도의 차이로 인한 것일 수 있으나, 도 2b에 도시된 것과 같이 활성 영역들(ACT)을 핀(fin) 형태로 이용하기 위하여 의도된 것일 수 있다.
본 단계에서, 게이트 트렌치들(GT)은 상대적으로 작은 깊이로 형성될 수 있다. 예를 들어, 게이트 트렌치들(GT)의 깊이는 약 900 Å 내지 약 1100 Å의 범위일 수 있다. 이와 같이 게이트 트렌치들(GT)의 깊이를 낮게 형성하여 휨 등의 불량 발생을 방지하면서도, 후속에 형성되는 게이트 구조물(GS)의 구조를 최적화함으로써, GIDL의 발생을 최소화하고 게이트 전극(GE)의 저항을 확보할 수 있다.
도 7c를 참조하면, 게이트 트렌치들(GT) 내에 게이트 유전층(120)을 형성할 수 있다.
게이트 유전층(120)은 게이트 트렌치들(GT)의 내측벽 및 바닥면 상에 실질적으로 균일한 두께를 갖도록 형성될 수 있다. 게이트 유전층(120)은 활성 영역(ACT)의 산화 공정에 의하거나, 유전 물질의 증착 공정에 의하여 형성할 수 있다. 상기 산화 공정은, 예를 들어, 열산화 공정일 수 있으며, 활성 영역(ACT)을 산화 분위기에서 가열함으로써 이루어질 수 있다. 상기 유전 물질의 증착 공정은, 예를 들어, 물리 기상 증착법(Physical Vapor Deposition, PVD), 화학 기상 증착법(Chemical Vapor Deposition, CVD), 또는 원자층 증착법(Atomic Layer Deposition, ALD)에 의하여 수행될 수 있다.
도 7d를 참조하면, 게이트 트렌치들(GT) 내에서, 게이트 유전층(120) 상에 제1 도전층들(132)을 형성할 수 있다.
제1 도전층들(132)은 게이트 트렌치들(GT) 내에 도전성 물질을 증착하고, 상부로부터 소정 깊이로 리세스함으로써 형성될 수 있다. 제1 도전층들(132)은 게이트 트렌치들(GT)의 하부에 소정 높이를 갖도록 형성될 수 있다. 활성 영역들(ACT) 및 소자분리층들(110)에서, 제1 도전층들(132)의 상면들은 실질적으로 동일한 높에 레벨에 위치할 수 있다.
도 7e를 참조하면, 게이트 트렌치들(GT) 내에서, 제1 도전층들(132) 상에 측벽 절연층들(125)을 형성할 수 있다.
측벽 절연층들(125)은 예를 들어, 도 7c를 참조하여 상술한 유전 물질의 증착 공정을 이용하여 형성할 수 있다. 측벽 절연층들(125)은 게이트 유전층들(120)보다 상대적으로 얇은 두께로 형성될 수 있다. 측벽 절연층들(125)이 게이트 유전층들(120)과 동일한 물질로 이루어지는 경우, 그 사이의 경계는 명확히 구분되지 않을 수 있다. 다만, 측벽 절연층들(125)이 게이트 유전층들(120)과 다른 물질로 이루어지거나, 동일한 물질로 이루어지더라도 물성이 상이한 경우, 그 사이의 경계가 구분되어 인식될 수 있을 것이다.
도 7f를 참조하면, 게이트 트렌치들(GT) 내에서, 제1 도전층들(132) 및 측벽 절연층들(125) 상에 예비 제2 도전층들(134) 및 예비 제3 도전층들(136)을 형성할 수 있다.
먼저, 예비 제2 도전층들(134)은 제1 도전층들(132) 및 측벽 절연층들(125)을 따라 연장되도록 형성할 수 있다. 예비 제2 도전층(134)은 그래핀층일 수 있으며, 실질적으로 균일한 두께로 측벽 절연층들(125)의 내측면들 및 제1 도전층(132)의 상면을 따라 연장되도록 형성될 수 있다. 예비 제3 도전층들(136)은 게이트 트렌치들(GT)을 채우도록 형성될 수 있다.
도 7g를 참조하면, 예비 제2 도전층들(134) 및 예비 제3 도전층들(136)을 일부 리세스할 수 있다.
예비 제2 도전층들(134) 및 예비 제3 도전층들(136)은 기판(101)의 상면으로부터 소정 깊이로 리세스되어 제거될 수 있다. 이에 의해, 제2 도전층들(134) 및 제3 도전층들(136)이 형성될 수 있으며, 제1 도전층(132), 제2 도전층(134), 및 제3 도전층(136)을 각각 포함하는 게이트 전극층들(GE)이 형성될 수 있다.
도 7h를 참조하면, 게이트 트렌치들(GT) 내에 매립 절연층들(128)을 형성하여 게이트 구조물들(GS)을 형성하고, 게이트 구조물들(GS)의 상부에 비트 라인(BL)을 형성할 수 있다.
매립 절연층들(128)은 게이트 트렌치들(GT)을 채우도록 증착된 후 평탄화 공정에 의해 형성될 수 있다. 이에 의해, 게이트 유전층(120), 측벽 절연층들(125), 게이트 전극층(GE), 및 매립 절연층(128)을 각각 포함하는 게이트 구조물들(GS)이 형성될 수 있다.
비트 라인(BL)은, 기판(101) 상에 하부 절연층(115)을 형성한 후, 제1 비트 라인 도전층(162), 제2 비트 라인 도전층(164), 및 캡핑층(166)을 순차적으로 적층하고 패터닝함으로써 형성될 수 있다. 제1 비트 라인 도전층(162)의 형성 시에, 기판(101)이 일부 제거된 영역에서 다이렉트 콘택(DC)이 함께 형성될 수 있다. 다음으로, 비트 라인(BL)의 측면들을 덮는 비트 라인 스페이서들(140)을 형성하고, 층간 절연층(170)을 형성할 수 있다. 다음으로, 하부 절연층(115) 및 층간 절연층(170)을 관통하여 활성 영역들(ACT)과 연결되는 스토리지 노드 콘택들(BC)을 형성할 수 있다.
다음으로, 도 2a를 함께 참조하면, 층간 절연층(170) 상에 캐패시터(CAP)를 형성할 수 있다. 이에 의해, 최종적으로 도 2a 내지 도 3의 반도체 소자(100)가 제조될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 불순물 영역
110: 소자분리층 115: 하부 절연층
120: 게이트 유전층 131: 제1 금속층
132: 제1 도전층 133: 제2 금속층
134: 제2 도전층, 그래핀층 135: 제3 금속층
136: 제3 도전층 140: 비트 라인 스페이서
162: 제1 비트 라인 도전층 164: 제2 비트 라인 도전층
166: 캡핑층 170: 층간 절연층
182: 하부 전극 184: 캐패시터 유전층
186: 상부 전극

Claims (20)

  1. 활성 영역을 포함하는 기판;
    상기 기판 내의 게이트 트렌치 내에서 제1 방향으로 연장되는 게이트 구조물;
    상기 기판 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 게이트 구조물의 일측에서 상기 활성 영역과 연결되는 비트 라인; 및
    상기 비트 라인 상에 배치되며, 상기 게이트 구조물의 타측에서 상기 활성 영역과 전기적으로 연결되는 캐패시터를 포함하고,
    상기 게이트 구조물은,
    상기 게이트 트렌치의 바닥면 및 내측면들 상의 게이트 유전층;
    상기 게이트 트렌치의 하부에서, 상기 게이트 유전층 상에 배치되는 제1 도전층;
    상기 제1 도전층의 상면 상에서, 상기 게이트 유전층 상에 배치되는 측벽 절연층들;
    상기 제1 도전층의 상부에 배치되고 그래핀(grephene)을 포함하는 제2 도전층; 및
    상기 제2 도전층의 상부에서, 상기 측벽 절연층들 사이를 채우는 매립 절연층을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 기판의 상면에 수직한 방향을 따라, 상기 제1 도전층은 제1 길이를 갖고, 상기 제2 도전층은 상기 제1 길이보다 긴 제2 길이를 갖는 반도체 소자.
  3. 제1 항에 있어서,
    상기 게이트 유전층은 제1 두께를 갖고, 상기 측벽 절연층들 각각은 상기 제1 두께보다 작은 제2 두께를 갖는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제2 도전층은 6 Å 내지 50 Å의 범위의 두께를 갖는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제2 도전층은, 상기 제1 도전층, 상기 측벽 절연층들, 및 상기 매립 절연층으로 둘러싸이는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제2 도전층은, 상기 제1 도전층의 상부에서 상기 측벽 절연층들 상에 배치되고,
    상기 게이트 구조물은, 상기 제1 도전층의 상부에서 상기 제2 도전층의 사이를 채우는 제3 도전층을 더 포함하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 제2 도전층은, 상기 제1 도전층, 상기 측벽 절연층들, 상기 제3 도전층, 및 상기 매립 절연층으로 둘러싸이는 반도체 소자.
  8. 제1 항에 있어서,
    상기 게이트 구조물은, 상기 제1 도전층의 상부에서 상기 측벽 절연층들 상에 배치되는 제3 도전층을 더 포함하고,
    상기 제2 도전층은, 상기 제1 도전층의 상부에서 상기 제3 도전층의 사이를 채우는 반도체 소자.
  9. 제8 항에 있어서,
    상기 제2 도전층은, 상기 제3 도전층 및 상기 매립 절연층으로 둘러싸이는 반도체 소자.
  10. 제1 항에 있어서,
    상기 제1 도전층은, 상기 게이트 유전층에 접하며 연장되는 제1 층 및 상기 제1 층 사이를 채우는 제2 층을 포함하고,
    상기 제2 층은 상기 제1 층보다 작은 비저항을 갖는 물질을 포함하는 반도체 소자.
  11. 활성 영역을 포함하는 기판; 및
    상기 기판 내의 게이트 트렌치 내에서 일 방향으로 연장되는 게이트 구조물을 포함하고,
    상기 게이트 구조물은,
    상기 게이트 트렌치의 바닥면 및 내측면들 상의 게이트 유전층;
    상기 게이트 트렌치의 하부에서 상기 게이트 유전층 상에 배치되며, 하부로부터 순차적으로 적층되고 금속 물질을 포함하는 제1 및 제2 금속층들 및 상기 제1 및 제2 금속층들 중 적어도 하나의 외측면 및 하면을 둘러싸며 그래핀을 포함하는 그래핀층을 포함하는 게이트 전극층; 및
    상기 게이트 전극층의 상면 상에 배치되는 매립 절연층을 포함하는 반도체 소자.
  12. 제11 항에 있어서,
    상기 그래핀층의 상면은 상기 매립 절연층과 접하는 반도체 소자.
  13. 제11 항에 있어서,
    상기 그래핀층의 외측면은 상기 게이트 유전층과 접하는 반도체 소자.
  14. 제11 항에 있어서,
    상기 제1 및 제2 금속층들은 서로 다른 일함수(work function)를 갖는 물질을 포함하는 반도체 소자.
  15. 제11 항에 있어서,
    상기 그래핀층은 상기 제1 금속층의 상면과 상기 제2 금속층의 하면의 사이로 연장되는 반도체 소자.
  16. 제11 항에 있어서,
    상기 게이트 전극층은, 상기 제2 금속층 상에 배치되며 측면들이 상기 그래핀층으로 덮이는 제3 금속층을 더 포함하는 반도체 소자.
  17. 제11 항에 있어서,
    상기 제1 및 제2 금속층들은 서로 다른 폭을 갖는 반도체 소자.
  18. 제17 항에 있어서,
    상기 게이트 구조물은, 상기 제1 금속층의 상면 상에서 상기 게이트 유전층 상에 배치되는 측벽 절연층들을 더 포함하는 반도체 소자.
  19. 소스/드레인 영역들을 갖는 활성 영역을 포함하는 기판;
    상기 기판에 매립되며, 상기 기판의 상면에 수직한 방향을 따라 중첩되도록 배치된 복수의 금속층들 및 상기 복수의 금속층들 중 어느 하나의 하면을 덮는 그래핀층을 포함하는 게이트 전극층; 및
    상기 활성 영역과 상기 게이트 전극층 사이의 게이트 유전층을 포함하는 반도체 소자.
  20. 제19 항에 있어서,
    상기 그래핀층은 상기 복수의 금속층들의 사이에 개재되는 반도체 소자.
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US18/298,230 US12127394B2 (en) 2020-09-08 2023-04-10 Semiconductor devices having buried gates

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220293608A1 (en) * 2021-03-15 2022-09-15 Nanya Technology Corporation Semiconductor structure having buried word lines and method of manufacturing the same
US11688783B1 (en) * 2021-12-07 2023-06-27 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
US11895830B2 (en) 2021-12-03 2024-02-06 Nanya Technology Corporation Method for manufacturing semiconductor device
US20230301072A1 (en) * 2022-03-16 2023-09-21 Nanya Technology Corporation Method for manufacturing memory device having word line with dual conductive materials
US20230298998A1 (en) * 2022-03-16 2023-09-21 Nanya Technology Corporation Memory device having word line with dual conductive materials
TWI825735B (zh) * 2022-03-16 2023-12-11 南亞科技股份有限公司 具有雙導電材料之字元線的記憶體元件
KR20230143478A (ko) * 2022-04-05 2023-10-12 삼성전자주식회사 반도체 메모리 소자
KR20240000724A (ko) * 2022-06-24 2024-01-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법
TWI838929B (zh) * 2022-10-28 2024-04-11 世界先進積體電路股份有限公司 半導體裝置及其製造方法
US20240222370A1 (en) 2022-12-29 2024-07-04 Nanya Technology Corporation Semiconductor device with work function layer

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2406617B (en) 2003-10-03 2006-01-11 Rolls Royce Plc Cooling jets
US7612406B2 (en) 2006-09-08 2009-11-03 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
KR100899393B1 (ko) * 2007-09-07 2009-05-27 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR101129919B1 (ko) 2010-04-15 2012-03-23 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
US9513244B2 (en) 2011-04-14 2016-12-06 Regents Of The University Of Minnesota Ultra-compact, passive, varactor-based wireless sensor using quantum capacitance effect in graphene
US8455365B2 (en) 2011-05-19 2013-06-04 Dechao Guo Self-aligned carbon electronics with embedded gate electrode
WO2013139350A1 (en) 2012-03-21 2013-09-26 Telefonaktiebolaget L M Ericsson (Publ) Technique for operating a network node in a heterogeneously deployed network
KR101983309B1 (ko) 2012-10-26 2019-05-29 삼성전자주식회사 메모리 소자 및 이의 제조방법
KR102055333B1 (ko) 2014-01-29 2020-01-22 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102162733B1 (ko) 2014-05-29 2020-10-07 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102336033B1 (ko) 2015-04-22 2021-12-08 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102511942B1 (ko) 2016-12-16 2023-03-23 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
JP6821263B2 (ja) 2017-05-26 2021-01-27 株式会社ディスコ チップの曲率を測定する方法及び測定する装置
KR102399497B1 (ko) * 2017-05-29 2022-05-19 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
KR102279732B1 (ko) * 2017-07-21 2021-07-22 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102457515B1 (ko) 2018-02-22 2022-10-21 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
KR102505229B1 (ko) * 2018-10-02 2023-03-06 삼성전자주식회사 반도체 소자 및 반도체 소자 제조 방법
CN110176498B (zh) 2019-04-30 2022-06-14 东南大学 一种低导通电阻的沟槽碳化硅功率器件及其制造方法

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Publication number Publication date
TW202230731A (zh) 2022-08-01
US20220077154A1 (en) 2022-03-10
TWI803874B (zh) 2023-06-01
US20230247824A1 (en) 2023-08-03
CN114156270A (zh) 2022-03-08
DE102021113443B4 (de) 2023-09-28
DE102021113443A1 (de) 2022-03-10
US11626409B2 (en) 2023-04-11

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