CN114156270A - 具有掩埋栅极的半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，该半导体器件包括：包括有源区的衬底、设置在衬底中的栅极沟槽中的栅极结构、设置在衬底上并在栅极结构的一侧电连接到有源区的位线以及设置在位线上并在栅极结构的另一侧电连接到有源区的电容器。栅极结构包括：设置在栅极沟槽的底表面和内侧表面上的栅极电介质层、在栅极沟槽的下部中设置在栅极电介质层上的导电层、在导电层的上表面上设置在栅极电介质层上的侧壁绝缘层、设置在导电层上的石墨烯层以及设置在石墨烯层上在侧壁绝缘层之间的掩埋绝缘层。

Description

具有掩埋栅极的半导体器件
技术领域
本公开涉及半导体器件，更具体地，涉及具有掩埋栅极的半导体器件。
背景技术
随着电子工业不断发展和用户需求增加，电子设备变得更加紧凑和更高性能。因此，在电子设备中使用的半导体器件被设计为具有高集成度和高性能。将栅电极埋在半导体衬底内是一种可以使半导体更高度集成的方法。
发明内容
一种半导体器件可以包括：包括有源区的衬底；栅极结构，在衬底中的栅极沟槽中沿第一方向延伸；位线，在衬底上沿与第一方向相交的第二方向延伸并且在栅极结构的一侧电连接到有源区；以及电容器，设置在位线上，并且在栅极结构的另一侧电连接到有源区。栅极结构可以包括：栅极电介质层，设置在栅极沟槽的底表面和内侧表面上；第一导电层，在栅极沟槽的下部中设置在栅极电介质层上；侧壁绝缘层，在第一导电层的上表面上设置在栅极电介质层上；第二导电层，设置在第一导电层上并且包括石墨烯；以及掩埋绝缘层，填充在第二导电层上在侧壁绝缘层之间的空间。
一种半导体器件可以包括包含有源区的衬底以及设置在衬底中的栅极沟槽中的栅极结构。栅极结构可以包括设置在栅极沟槽的底表面和内侧表面上的栅极电介质层。栅电极层在栅极沟槽的下部中设置在栅极电介质层上。栅电极层包括顺序堆叠的包含金属材料的第一金属层和第二金属层以及至少部分地围绕第一金属层和第二金属层中的至少一个的外侧表面和下表面且包含石墨烯的石墨烯层。掩埋绝缘层设置在栅电极层的上表面上。
一种半导体器件可以包括：包含具有源极/漏极区的有源区的衬底；栅电极层，被掩埋在衬底中，并且包括掩埋在衬底中且被设置为在垂直于衬底的上表面的方向上至少部分地重叠的多个金属层以及至少部分地覆盖所述多个金属层中的任一个的下表面的石墨烯层。栅极电介质层设置在有源区与栅电极层之间。
附图说明
对本公开及其许多附带方面的更完整的评价将被容易地获得，因为其将从结合附图进行的以下详细描述被更清楚地理解，附图中：
图1是示出根据本公开的示例实施方式的半导体器件的示意性布局图；
图2A和图2B是示出根据本公开的示例实施方式的半导体器件的示意性剖视图；
图3是示出根据本公开的示例实施方式的半导体器件的局部放大图；
图4A、图4B和图4C是示出根据示例实施方式的半导体器件的局部放大图；
图5A和图5B是示出根据示例实施方式的半导体器件的剖视图和局部放大图；
图6A至图6C是示出根据示例实施方式的半导体器件的局部放大图；以及
图7A至图7H是示出根据示例实施方式的制造半导体器件的方法的示意性剖视图。
具体实施方式
在下文中，将参照附图描述本发明构思的实施方式。
图1是示出根据示例实施方式的半导体器件的示意性布局图。图2A和图2B是示出根据示例实施方式的半导体器件的示意性剖视图。图2A是沿图1的切割线I-I'截取的剖视图，图2B是沿图1的切割线II-II'截取的剖视图。图3是示出根据示例实施方式的半导体器件的局部放大图。图3是示出图2A的区域‘A’的放大图。为了图示简洁，在图3中省略了在栅极结构上方的元件。
参照图1至图3，半导体器件100可以包括衬底101，其包括有源区ACT、掩埋在衬底101中并在衬底101中延伸的栅极结构GS。半导体器件100可以进一步包括字线WL、与字线WL相交的位线BL、将位线BL和有源区ACT彼此电连接的直接接触DC、设置在位线BL的上部上的电容器CAP以及将电容器CAP和有源区ACT彼此电连接的存储节点接触BC。半导体器件100可以进一步包括限定有源区ACT的器件隔离层110、设置在衬底101上的下绝缘层115和层间绝缘层170、以及在位线BL的侧壁上的位线间隔物140。半导体器件100可以应用于例如动态随机存取存储器(DRAM)的单元阵列区，但本发明不必限于此。
衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101可以包括半导体材料，诸如IV族半导体、III-V族化合物半导体和/或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。衬底101可以掺有杂质或离子注入有杂质。衬底101可以是绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、硅锗衬底、或包括外延层的衬底。
有源区ACT可以由器件隔离层110限定在衬底101中。有源区ACT可以具有条形并且可以以在一个方向上(例如，在W方向上)延伸的岛形设置在衬底101中。W方向可以是相对于字线WL和位线BL的延伸方向倾斜的方向。
有源区ACT可以具有距衬底101的上表面有预定深度的杂质区105。杂质区105可以被提供为由栅极结构GS构成的晶体管的源极/漏极区。例如，漏极区可以形成在与一个有源区ACT相交的两个栅极结构GS之间，源极区可以分别形成在所述两个栅极结构GS的外侧。源极区和漏极区由通过掺杂或离子注入基本相同的杂质而形成的杂质区105形成，并且可以根据最终要形成的晶体管的电路构造被可互换地称呼。杂质区105可以被形成至低于栅电极层GE的上表面的深度，但本发明不必限于此。在示例实施方式中，源极区和漏极区中的杂质区105的深度可以彼此不同。
器件隔离层110可以通过浅沟槽隔离(STI)工艺形成。器件隔离层110可以至少部分地围绕有源区ACT并且将有源区ACT彼此电隔离。器件隔离层110可以由绝缘材料(例如氧化物、氮化物或其组合)制成。
栅极结构GS可以包括字线WL，并且可以设置在从衬底101的上表面延伸的栅极沟槽GT中。栅极结构GS可以在衬底101中跨越有源区ACT沿一个方向(例如沿X方向)延伸。例如，一对栅极结构GS可以与一个有源区ACT相交。栅极结构GS可以分别包括构成掩埋沟道阵列晶体管(BCAT)的掩埋字线WL。每个栅极结构GS可以包括栅极电介质层120、侧壁绝缘层125、栅电极层GE和掩埋绝缘层128。
栅极沟槽GT在器件隔离层110中可以具有比在有源区ACT中大的深度。因此，如图2B所示，栅电极层GE可以在有源区ACT的上部上延伸同时部分地围绕有源区ACT的侧表面。
栅极电介质层120可以设置在栅极沟槽GT的底表面和内侧表面上。栅极电介质层120可以包括氧化物、氮化物和氮氧化物中的至少一种。栅极电介质层120可以是例如硅氧化物膜或具有高介电常数(例如，比硅氧化物的介电常数大的介电常数)的绝缘膜(这里可以被称为“高k”材料)。在示例实施方式中，栅极电介质层120可以是通过有源区ACT的氧化形成的层或通过沉积形成的层。
侧壁绝缘层125可以设置在距栅极沟槽GT的上部的预定深度处。在栅极沟槽GT中，侧壁绝缘层125可以设置在第一导电层132的上表面上并且可以设置在栅极电介质层120的内侧表面上。每个侧壁绝缘层125可以具有比栅极电介质层120的第一厚度T1小的第二厚度T2。例如，第一厚度T1可以在从第二厚度T2的约2倍至约7倍的范围内。侧壁绝缘层125可以包括氧化物、氮化物和氮氧化物中的至少一种。例如，侧壁绝缘层125可以是硅氧化物层。侧壁绝缘层125可以包括与栅极电介质层120相同的材料或者可以包括与其不同的材料。当侧壁绝缘层125由与栅极电介质层120相同的材料制成时，与栅极电介质层120的界面可能不是可区分的。然而，即使在这种情况下，在其中形成侧壁绝缘层125的区域也可以通过厚度方面的差异从在其中未形成侧壁绝缘层125的区域被识别。
栅电极层GE可以包括设置在栅极沟槽GT的下部中的第一导电层132、设置在第一导电层132的上表面上在栅极电介质层120上的第二导电层134、以及填充在第二导电层134内的区域的第三导电层136。
第一导电层132可以填充在栅极沟槽GT的下部中在栅极电介质层120之间的区域，并且可以具有预定的厚度或高度。第一导电层132是包括金属材料的第一金属层，并且可以包括例如钛(Ti)、钛氮化物(TiN)、钽(Ta)和钽氮化物(TaN)中的至少一种。例如，第一导电层132可以由钛(Ti)和钛氮化物(TiN)的双层形成。
第二导电层134可以在侧壁绝缘层125的下部中以衬垫的形式延伸以覆盖侧壁绝缘层125的内侧表面和第一导电层132的上表面。第二导电层134可以以基本均匀的厚度延伸。第二导电层134的上表面可以接触掩埋绝缘层128。第二导电层134可以插置在第一导电层132和第三导电层136之间，并且可以至少部分地围绕第三导电层136的外侧表面和下表面。第二导电层134可以被第一导电层132、侧壁绝缘层125、第三导电层136和掩埋绝缘层128至少部分地围绕。由于侧壁绝缘层125，在邻近第一导电层132与第二导电层134之间的界面的区域中，第二导电层134的宽度W2可以小于第一导电层132的第一宽度W1。第二导电层134可以是包括石墨烯的石墨烯层。石墨烯具有由一层或更多层碳原子组成的二维蜂窝结构。由于石墨烯是具有相对低电阻率的材料，所以栅电极层GE的总电阻可以通过第二导电层134降低。例如，第二导电层134可以具有在从约
Figure BDA0003250147600000051
至约
Figure BDA0003250147600000052
的范围内的第三厚度T3。
第三导电层136可以被设置为使得其外侧表面和下表面由第二导电层134至少部分地围绕。第三导电层136的上表面可以与第二导电层134的上表面基本共面。第三导电层136可以包括例如钛(Ti)、钛氮化物(TiN)、钽(Ta)和钽氮化物(TaN)中的至少一种作为包括金属材料的第二金属层。例如，第三导电层136可以包括与第一导电层132相同的材料或者可以由不同的材料制成。
在栅电极层GE中，第一导电层132可以设置为与栅极电介质层120接触，以构成晶体管的栅极部分。在栅电极层GE中，设置在侧壁绝缘层125内侧的第二导电层134和第三导电层136可以构成用作字线WL的字线部分。
掩埋绝缘层128可以设置在第二导电层134和第三导电层136上以填充栅极沟槽GT。掩埋绝缘层128可以由绝缘材料(例如硅氮化物层)制成。
在有源区ACT中，栅极沟槽GT在垂直于衬底的上表面的方向(例如，Z方向)上可以具有第一长度L1。例如，第一长度L1可以在约
Figure BDA0003250147600000053
至约
Figure BDA0003250147600000054
的范围内。在本实施方式中，具有较低电阻率的石墨烯可以被应用于第二导电层134，同时通过相对减小第一长度L1来防止栅极结构GS中的诸如弯曲等的缺陷，使得栅电极层GE的电阻率可以被确保。另外，通过在栅电极层GE的上侧壁上设置侧壁绝缘层125，可以最小化栅极感应漏极泄漏电流(GIDL)的发生，即使在这种情况下，电阻率也可以通过第二导电层134被确保。
第一导电层132在Z方向上的第二长度L2可以小于第二导电层134的第三长度L3。第一导电层132的第二长度L2可以小于第三导电层136的长度。第二导电层134的第三长度L3可以小于掩埋绝缘层128的第四长度L4，但本发明不必限于此。
直接接触DC可以设置在位线BL下方，并且可以连接到有源区ACT的漏极区。直接接触DC可以穿透下绝缘层115，以将漏极区电连接到位线BL。存储节点接触BC可以连接到有源区ACT的源极区。存储节点接触BC可以穿透下绝缘层115和层间绝缘层170，以电连接源极区和电容器CAP。存储节点接触BC可以在X方向和Y方向上排列成行。在示例实施方式中，直接接触DC和存储节点接触BC的形状和结构可以各种各样地改变。例如，单独的接触间隔物可以进一步设置在直接接触DC的侧表面上。例如，存储节点接触BC可以以其中衬底101凹入的形式设置，并且可以包括设置在其上的落着垫。
直接接触DC和存储节点接触BC可以由导电材料制成，并且可以包括例如多晶硅和/或金属材料。
下绝缘层115和层间绝缘层170可以至少部分地覆盖衬底101的上表面。下绝缘层115和层间绝缘层170可以包括绝缘材料，并且可以包括例如氧化物、氮化物和氮氧化物中的至少一种。
位线BL可以在垂直于栅极结构GS的一个方向(例如Y方向)上延伸。位线BL可以包括第一位线导电层162、在第一位线导电层162上的第二位线导电层164以及在第二位线导电层164上的盖层166。
第一位线导电层162可以是半导体层，并且可以接触直接接触DC的上表面。第二位线导电层164可以包括金属材料，并且也可以由例如包括金属层和金属硅化物层的双层形成。盖层166可以包括绝缘材料。
位线间隔物140可以设置在位线BL的相反侧壁上。位线间隔物140可以由氧化物膜、氮化物膜、空气间隔物或其组合形成。空气间隔物可以包括可存在于大气中的气体或在半导体器件的制造工艺期间产生的气体。
电容器CAP可以包括下电极182、电容器电介质层184和上电极186。下电极182和上电极186可以包括掺杂半导体、金属氮化物、金属和金属氧化物中的至少一种。下电极182和上电极186可以包括例如多晶硅、钛氮化物(TiN)、钨(W)、钛(Ti)、钌(Ru)和钨氮化物(WN)中的至少一种。电容器电介质层184可以包括至少一种高k材料，例如，诸如锆氧化物(ZrO2)、铝氧化物(Al2O3)和铪氧化物(Hf2O3)。电容器CAP被示出为具有圆筒形状，但不限于此，并且在示例实施方式中，电容器CAP也可以具有柱形状。
图4A至图4C是示出根据示例实施方式的半导体器件的局部放大图。图4A至图4C是示出与图2A的区域‘A’对应的区域的放大图。为了图示简洁，在栅极结构上方的元件在图4A-4C中被省略。
参照图4A，在半导体器件100a的栅极结构GSa中，栅电极层GEa可以包括设置在栅极沟槽GT的下部中的第一导电层132、设置在第一导电层132的上表面上在栅极电介质层120上的第三导电层136a以及填充在第三导电层136a内的区域的第二导电层134a。第二导电层134a可以被第三导电层136a和掩埋绝缘层128至少部分地围绕。
与图2A至图3的实施方式相比，栅电极层GEa可以具有第二导电层134a和第三导电层136a的不同设置。在本实施方式中，第二导电层134a可以具有比第三导电层136a大的体积，但本发明不必限于此。可以考虑栅电极层GEa的总电阻和工艺难度来选择第二导电层134a和第三导电层136a的相对体积。
参照图4B，在半导体器件100b的栅极结构GSb中，栅电极层GEb可以包括设置在栅极沟槽GT的下部中的第一导电层132以及在第一导电层132的上表面上填充在栅极电介质层120内的区域的第二导电层134b。第二导电层134b可以由第一导电层132、侧壁绝缘层125和掩埋绝缘层128至少部分地围绕。
不同于图2A至图3及图4A所示的布置，栅电极层GEb可以不包括第三导电层136和136a，并且可以被设置成使得第二导电层134b具有相对大的体积。因此，可以最小化栅电极层GEb的电阻，并且可以进一步减小栅极沟槽GT的深度或者可以进一步增大其宽度。因此，可以最小化栅极沟槽GT中出现的诸如弯曲的缺陷。
参照图4C，在半导体器件100c的栅极结构GSc中，栅电极层GEc可以包括设置在栅极沟槽GT的下部中并且包括第一层132A和第二层132B的第一导电层132c、设置在第一导电层132c的上表面上在栅极电介质层120上的第二导电层134以及填充在第二导电层134内的区域的第三导电层136。与图2A至图3所示的布置不同，栅电极层GEc可以包括由包括不同材料的多个层形成的第一导电层132c。
第一层132A可以沿着栅极电介质层120的内侧表面和上表面延伸，并且第二层132B可以填充在第一层132A内的空间。除了第二层132B的上表面之外，第一层132A可以至少部分地围绕第二层132B的外侧表面和下表面。第一层132A可以包括具有第一电阻率的材料，第二层132B可以包括具有比第一电阻率低的第二电阻率的材料。例如，第一层132A可以包括钛(Ti)、钛氮化物(TiN)、钽(Ta)和钽氮化物(TaN)中的至少一种，第二层132B可以包括钨(W)、铝(Al)和铜(Cu)中的至少一种。
图5A和图5B分别是示出根据示例实施方式的半导体器件的剖视图和局部放大图。图5B是图5A的区域‘B’的放大图。为了图示简洁，在栅极结构上方的元件在图5B中被省略。
参照图5A和图5B，半导体器件100d的栅极结构GSd可以包括栅极电介质层120、栅电极层GEd和掩埋绝缘层128。栅电极层GEd可以包括第一金属层131d、第二金属层133d和第三金属层135d，其在栅极沟槽GT的下部中顺序地堆叠和设置在栅极电介质层120上。栅电极层GEd可以进一步包括至少部分地围绕第一金属层131d、第二金属层133d和第三金属层135d的外侧表面以及第一金属层131d的下表面的石墨烯层134d。就一个或更多个元件的详细描述被省略的程度而言，可以假设那些元件至少类似于本公开中别处讨论的对应元件。
第一金属层131d、第二金属层133d和第三金属层135d可以各自包括不同的金属材料，并且可以具有不同的宽度。例如，第一金属层131d可以包括用于调节晶体管的阈值电压的材料，并且可以包括例如p型金属。第二金属层133d可以包括具有比第一金属层131d和第三金属层135d的电阻率低的电阻率的金属材料。第二金属层133d可以调节字线WL的电阻率。第三金属层135d可以包括与石墨烯层134d一起用于调节功函数的材料。第三金属层135d可以包括具有与第一金属层131d的功函数不同的功函数的材料，并且可以包括例如n型金属。
例如，n型金属可以是具有4.3eV或更小的功函数的金属，p型金属可以是具有4.4eV或更大的功函数的金属，但本发明不必限于此。第三金属层135d可以与石墨烯层134d结合以降低功函数。这是因为界面偶极子根据石墨烯和金属之间的电荷转移形成，从而抑制金属表面的表面偶极子。因此，即使功函数不是4.3eV或更小，第三金属层135d也可以被选择为能够通过与石墨烯层134d结合而降低总功函数的材料。例如，第三金属层135d可以包括通过与石墨烯层134d结合而具有低于约4.05eV的总功函数的材料。例如，第一金属层131d可以包括钛氮化物(TiN)、钨(W)、镍(Ni)、钴(Co)和钯(Pd)中的至少一种，第二金属层133d可以包括钨(W)、铜(Cu)、金(Au)和银(Ag)中的至少一种，第三金属层135d可以包括钛(Ti)、钛氮化物(TiN)、铝(Al)和铬(Cr)中的至少一种。在示例实施方式中，第一金属层131d、第二金属层133d和第三金属层135d的相对厚度可以被各种各样地改变。
石墨烯层134d可以插置在第一金属层131d、第二金属层133d和第三金属层135d与栅极电介质层120之间，使得上表面可以与掩埋绝缘层128接触，并且外侧表面可以与栅极电介质层120接触。石墨烯层134d的上表面可以与第三金属层135d的上表面基本共面，但本发明不必限于此。根据示例实施方式，石墨烯层134d的上表面可以定位得高于或低于第三金属层135d的上表面。石墨烯层134d可以具有比第一金属层131d、第二金属层133d和第三金属层135d中的每个小的厚度。另外，对于石墨烯层134d，以上参照图1至图3描述的第二导电层134的描述可以被同等地应用。
图6A至图6C是根据示例实施方式的半导体器件的局部放大图。图6A至图6C是对应于图5A的区域‘B’的区域的放大图。为了图示简洁，在栅极结构上方的元件在图6A-6C中被省略。
参照图6A，在半导体器件100e的栅极结构GSe中，栅电极层GEe可以包括第一金属层131e、第二金属层133e和第三金属层135e，其在栅极沟槽GT的下部中顺序地堆叠和设置在栅极电介质层120上，并且可以进一步包括至少部分地围绕第二金属层133e和第三金属层135e的外侧表面以及第二金属层133e的下表面的石墨烯层134e。石墨烯层134e可以在第一金属层131e与第二金属层133e之间延伸，从而接触第一金属层131e的上表面和第二金属层133e的下表面。
参照图6B，在半导体器件100f的栅极结构GSf中，栅电极层GEf可以包括第一金属层131f和第三金属层135f，其在栅极沟槽GT的下部中顺序地堆叠在栅极电介质层120上，并且可以进一步包括至少部分地围绕第一金属层131f和第三金属层135f的外侧表面以及第一金属层131f的下表面的石墨烯层134f。
参照图6C，在半导体器件100g的栅极结构GSg中，栅电极层GEg可以包括第一金属层131g和第三金属层135g，其在栅极沟槽GT的下部中顺序地堆叠并设置在栅极电介质层120上，并且可以进一步包括至少部分地围绕第三金属层135g的外侧表面和下表面的石墨烯层134g。石墨烯层134g可以在第一金属层131g与第三金属层135g之间延伸，从而接触第一金属层131g的上表面和第三金属层135g的下表面。
如在图6A至图6C的实施方式中那样，考虑到栅电极层GEe、GEf和GEg的尺寸、阈值电压和电阻率，构成栅电极层GEe、GEf和GEg的金属层的数量以及石墨烯层的设置形式可以被如上所述地各种各样地改变。在示例实施方式中，构成栅电极层GEe、GEf和GEg的金属层和石墨烯层的相对厚度可以被各种各样地改变。
图7A至图7H是示出根据示例实施方式的制造半导体器件的方法的示意性剖视图。
参照图7A，可以在衬底101上形成器件隔离层110以限定有源区ACT。
首先，可以根据浅沟槽隔离(STI)工艺通过使用掩模层各向异性地蚀刻衬底101来形成沟槽。可以通过在沟槽中沉积绝缘材料然后执行平坦化工艺来形成器件隔离层110。可以在形成器件隔离层110之前通过将杂质注入到衬底101中来形成杂质区105。然而，根据示例实施方式，可以在形成器件隔离层110之后或在其他处理步骤中形成杂质区105。
参照图7B，可以形成延伸到衬底101中的栅极沟槽GT。
栅极沟槽GT可以通过使用掩模层ML各向异性地蚀刻衬底101形成，并且可以例如使用等离子体蚀刻工艺形成。栅极沟槽GT可以与有源区ACT和器件隔离层110相交并且可以在X方向上延伸。栅极沟槽GT在Y方向上可以具有基本相同的宽度并且可以具有相同的分离距离，并且栅极沟槽GT在W方向上可以具有基本相同的宽度并且可以在W方向上具有相同的分离距离。栅极沟槽GT可以在器件隔离层110中形成至更大的深度。该深度的差异可能是由于不同的蚀刻材料导致的蚀刻速率的差异所致，但是可以旨在以鳍的形式使用有源区ACT，如图2B所示。
在本步骤中，栅极沟槽GT可以具有较小的深度。例如，栅极沟槽GT的深度可以在约
Figure BDA0003250147600000101
至约
Figure BDA0003250147600000102
的范围内。如上所述，栅极沟槽GT可以具有较小的深度以防止诸如弯曲等的缺陷，同时优化随后将要形成的栅极结构GS的结构，可以最小化GIDL的发生并且可以确保栅电极层GE的电阻。
参照图7C，可以在栅极沟槽GT中形成栅极电介质层120。
栅极电介质层120可以形成为在栅极沟槽GT的内壁和底表面上具有基本均匀的厚度。栅极电介质层120可以通过有源区ACT的氧化工艺或电介质材料的沉积工艺形成。
参照图7D，在栅极沟槽GT中，可以在栅极电介质层120上形成第一导电层132。
第一导电层132可以通过在栅极沟槽GT中沉积导电材料并将导电材料从上方凹入至预定深度而形成。第一导电层132可以在栅极沟槽GT的下部上形成至具有预定高度。在有源区ACT和器件隔离层110中，第一导电层132的上表面可以定位在基本相同的高度水平。
参照图7E，可以在栅极沟槽GT中在第一导电层132上形成侧壁绝缘层125。
侧壁绝缘层125可以使用例如以上参照图7C描述的电介质材料的沉积工艺形成。侧壁绝缘层125可以形成为具有比栅极电介质层120小的厚度。当侧壁绝缘层125由与栅极电介质层120相同的材料制成时，其间的边界可能是无法清楚地区分的。然而，当侧壁绝缘层125由与栅极电介质层120不同的材料形成，或者即使在它们由相同材料制成的情况下也具有不同的物理特性时，其间的边界可以被区分和识别。
参照图7F，在栅极沟槽GT中，可以在第一导电层132和侧壁绝缘层125上形成初始第二导电层134P和初始第三导电层136P。
首先，初始第二导电层134P可以形成为沿着第一导电层132和侧壁绝缘层125延伸。初始第二导电层134P可以是石墨烯层，并且可以沿着侧壁绝缘层125的内侧表面和第一导电层132的上表面以基本均匀的厚度延伸。初始第三导电层136P可以形成为至少部分地填充栅极沟槽GT。
参照图7G，初始第二导电层134P和初始第三导电层136P均可以被部分地凹入。
初始第二导电层134P和初始第三导电层136P均可以通过从衬底101的上表面凹入至预定深度而被部分地去除。因此，可以形成第二导电层134和第三导电层136，并且可以形成分别包括第一导电层132、第二导电层134和第三导电层136的栅电极层GE。
参照图7H，可以通过在栅极沟槽GT中形成掩埋绝缘层128来形成栅极结构GS，并且可以在栅极结构GS上形成位线BL。
掩埋绝缘层128可以被沉积以填充栅极沟槽GT，然后可以经受平坦化工艺。因此，可以形成分别包括栅极电介质层120、侧壁绝缘层125、栅电极层GE和掩埋绝缘层128的栅极结构GS。
位线BL可以通过在衬底101上形成下绝缘层115，然后顺序堆叠第一位线导电层162、第二位线导电层164和盖层166以及图案化第一位线导电层162、第二位线导电层164和盖层166来形成。当形成第一位线导电层162时，可以在其中衬底101被部分地去除的区域中一起形成直接接触DC。接着，可以形成覆盖位线BL的侧表面的位线间隔物140，并且可以形成层间绝缘层170。接着，可以穿过下绝缘层115和层间绝缘层170形成连接到有源区ACT的存储节点接触BC。
接着，可以在层间绝缘层170上形成电容器CAP(如图2A所示)。因此，可以最终制造图2A至图3的半导体器件100。
如上所述，通过包括包含石墨烯并具有优化结构的栅电极层，可以提供具有增加的可靠性的半导体器件。
本发明构思的各个方面和要素不必限于以上描述。
虽然上面已经示出和描述了示例实施方式，但是对于本领域技术人员来说将明显的是，可以在不脱离本发明构思的范围的情况下进行修改和变化。
本申请要求享有2020年9月8日在韩国知识产权局提交的韩国专利申请第10-2020-0114405号的权益和优先权，本申请的公开内容通过引用其全文合并于此。

Claims (20)

1.一种半导体器件，包括：
包括有源区的衬底；
栅极结构，在所述衬底中的栅极沟槽中沿第一方向延伸；
位线，在所述衬底上沿与所述第一方向相交的第二方向延伸，所述位线在所述栅极结构的第一侧电连接到所述有源区；以及
电容器，设置在所述位线上，并且在所述栅极结构的第二侧电连接到所述有源区，
其中所述栅极结构包括：
栅极电介质层，设置在所述栅极沟槽的底表面和内侧表面上；
第一导电层，在所述栅极沟槽的下部中设置在所述栅极电介质层上；
侧壁绝缘层，在所述第一导电层的上表面上设置在所述栅极电介质层上；
第二导电层，设置在所述第一导电层上并且包括石墨烯；以及
掩埋绝缘层，在所述第二导电层上至少部分地填充在所述侧壁绝缘层之间的空间。
2.如权利要求1所述的半导体器件，其中在垂直于所述衬底的上表面的方向上，所述第一导电层具有第一长度，所述第二导电层具有比所述第一长度长的第二长度。
3.如权利要求1所述的半导体器件，其中所述栅极电介质层具有第一厚度，并且所述侧壁绝缘层的每个具有小于所述第一厚度的第二厚度。
4.如权利要求1所述的半导体器件，其中所述第二导电层具有在
Figure FDA0003250147590000012
至
Figure FDA0003250147590000011
的范围内的厚度。
5.如权利要求1所述的半导体器件，其中所述第二导电层被所述第一导电层、所述侧壁绝缘层和所述掩埋绝缘层至少部分地围绕。
6.如权利要求1所述的半导体器件，其中所述第二导电层设置在所述第一导电层上在所述侧壁绝缘层上，以及
其中所述栅极结构进一步包括至少部分地填充在所述第一导电层上的所述第二导电层内的空间的第三导电层。
7.如权利要求6所述的半导体器件，其中所述第二导电层被所述第一导电层、所述侧壁绝缘层、所述第三导电层和所述掩埋绝缘层至少部分地围绕。
8.如权利要求1所述的半导体器件，其中所述栅极结构进一步包括设置在所述第一导电层上在所述侧壁绝缘层上的第三导电层，以及
其中所述第二导电层至少部分地填充在所述第一导电层上的所述第三导电层内的空间。
9.如权利要求8所述的半导体器件，其中所述第二导电层被所述第三导电层和所述掩埋绝缘层至少部分地围绕。
10.如权利要求1所述的半导体器件，其中所述第一导电层包括与所述栅极电介质层接触的第一层以及至少部分地填充所述第一层内的空间的第二层，以及
其中所述第二层包括具有比所述第一层的电阻率低的电阻率的材料。
11.一种半导体器件，包括：
包括有源区的衬底；以及
设置在所述衬底中的栅极沟槽中的栅极结构，
其中所述栅极结构包括：
栅极电介质层，设置在所述栅极沟槽的底表面和内侧表面上；
栅电极层，在所述栅极沟槽的下部中设置在所述栅极电介质层上，并且包括第一金属层和第二金属层以及至少部分地围绕所述第一金属层和所述第二金属层中的至少一个的外侧表面和下表面的石墨烯层；以及
设置在所述栅电极层的上表面上的掩埋绝缘层。
12.如权利要求11所述的半导体器件，其中所述石墨烯层的上表面与所述掩埋绝缘层接触。
13.如权利要求11所述的半导体器件，其中所述石墨烯层的外侧表面与所述栅极电介质层接触。
14.如权利要求11所述的半导体器件，其中所述第一金属层和所述第二金属层具有彼此不同的功函数。
15.如权利要求11所述的半导体器件，其中所述石墨烯层在所述第一金属层的上表面与所述第二金属层的下表面之间延伸。
16.如权利要求11所述的半导体器件，其中所述栅电极层进一步包括第三金属层，所述第三金属层设置在所述第二金属层上并且具有被所述石墨烯层覆盖的侧表面。
17.如权利要求11所述的半导体器件，其中所述第一金属层和所述第二金属层具有彼此不同的宽度。
18.如权利要求17所述的半导体器件，其中所述栅极结构进一步包括侧壁绝缘层，所述侧壁绝缘层设置在所述栅极电介质层上在所述第一金属层的上表面上。
19.一种半导体器件，包括：
包括具有源极/漏极区的有源区的衬底；
栅电极层，被掩埋在所述衬底中，并且包括在垂直于所述衬底的上表面的方向上彼此重叠的多个金属层以及至少部分地覆盖所述多个金属层中的任一个的下表面的石墨烯层；以及
设置在所述有源区与所述栅电极层之间的栅极电介质层。
20.如权利要求19所述的半导体器件，其中所述石墨烯层插置在所述多个金属层的至少部分之间。
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